JP2000035982A - Ｌｓｉ設計用検証装置 - Google Patents
Ｌｓｉ設計用検証装置Info
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- JP2000035982A JP2000035982A JP10205267A JP20526798A JP2000035982A JP 2000035982 A JP2000035982 A JP 2000035982A JP 10205267 A JP10205267 A JP 10205267A JP 20526798 A JP20526798 A JP 20526798A JP 2000035982 A JP2000035982 A JP 2000035982A
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Abstract
(57)【要約】
【課題】 回路シミュレーション結果から最小の配線幅
では、許容電流値が違反となる配線を検出し、レイアウ
トパターン設計上の許容電流容量ミスを防止できるＬＳ
Ｉ設計用検証装置を得る。 【解決手段】 電流容量値を検証するＬＳＩ設計用検証
装置において、最小配線幅の許容電流値を算出し、許容
電流値を超えるディバイス端子を検出する手段７と、回
路図とレイアウトパターンの接続情報を比較検証し、許
容電流値を超えるディバイス端子を検出する手段７で検
出した端子に繋がるレイアウト図上の配線を強調表示す
る手段８を有する。
では、許容電流値が違反となる配線を検出し、レイアウ
トパターン設計上の許容電流容量ミスを防止できるＬＳ
Ｉ設計用検証装置を得る。 【解決手段】 電流容量値を検証するＬＳＩ設計用検証
装置において、最小配線幅の許容電流値を算出し、許容
電流値を超えるディバイス端子を検出する手段７と、回
路図とレイアウトパターンの接続情報を比較検証し、許
容電流値を超えるディバイス端子を検出する手段７で検
出した端子に繋がるレイアウト図上の配線を強調表示す
る手段８を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ設計のた
めに配線の電流容量を検証するＬＳＩ設計用検証装置に
関するものである。
めに配線の電流容量を検証するＬＳＩ設計用検証装置に
関するものである。
【０００２】
【従来の技術】図４は、従来のＬＳＩ設計用検証装置を
示すブロック図である。図４において、１は回路情報を
入力する回路情報入力手段であり、２はレイアウトパタ
ーン情報を入力するレイアウトパターン情報入力手段で
ある。３はレイアウト情報２１からディバイス，配線を
認識するディバイス認識手段（以下、ｅｘｔｒａｃｔと
略す）であり、４は回路情報１１または、レイアウトパ
ターン認識情報２２からディバイス情報および各ディバ
イスの接続情報（以下、ネットリストと呼ぶ）を抽出す
るネットリスト抽出手段である。５は回路シミュレーシ
ョン実行手段であり、６は回路ネットリスト情報１２と
レイアウトパターンネットリスト２３の情報比較手段
（以下、ＬＶＳと略す）であり、９は表示手段である。
示すブロック図である。図４において、１は回路情報を
入力する回路情報入力手段であり、２はレイアウトパタ
ーン情報を入力するレイアウトパターン情報入力手段で
ある。３はレイアウト情報２１からディバイス，配線を
認識するディバイス認識手段（以下、ｅｘｔｒａｃｔと
略す）であり、４は回路情報１１または、レイアウトパ
ターン認識情報２２からディバイス情報および各ディバ
イスの接続情報（以下、ネットリストと呼ぶ）を抽出す
るネットリスト抽出手段である。５は回路シミュレーシ
ョン実行手段であり、６は回路ネットリスト情報１２と
レイアウトパターンネットリスト２３の情報比較手段
（以下、ＬＶＳと略す）であり、９は表示手段である。
【０００３】次に、動作について説明する。ＬＳＩ設計
者は、回路ネットリスト１２を用い、回路シミュレーシ
ョン実行手段５により、回路の動作及び電気的特性を検
証し、回路設計を行う。回路設計完了後、レイアウトパ
ターン情報２１と回路情報１１が一致しているかその整
合性を検証する。
者は、回路ネットリスト１２を用い、回路シミュレーシ
ョン実行手段５により、回路の動作及び電気的特性を検
証し、回路設計を行う。回路設計完了後、レイアウトパ
ターン情報２１と回路情報１１が一致しているかその整
合性を検証する。
【０００４】
【発明が解決しようとする課題】従来のＬＳＩ設計用検
証装置は、以上のように構成されているので、レイアウ
トパターン設計上問題となる製造プロセスで規定された
最小配線幅での許容電流値を超える配線の検証ができ
ず、配線幅不足による電流容量ミスが原因となるＬＳＩ
特性の不良を起こすといった問題点があった。
証装置は、以上のように構成されているので、レイアウ
トパターン設計上問題となる製造プロセスで規定された
最小配線幅での許容電流値を超える配線の検証ができ
ず、配線幅不足による電流容量ミスが原因となるＬＳＩ
特性の不良を起こすといった問題点があった。
【０００５】この発明は、上記のような問題点を解消す
るためになされたものであり、回路シミュレーション結
果から最小の配線幅では、許容電流値が違反となる配線
を検出し、レイアウトパターン設計上の許容電流容量ミ
スを防止できるＬＳＩ設計用検証装置を得ることを目的
としている。
るためになされたものであり、回路シミュレーション結
果から最小の配線幅では、許容電流値が違反となる配線
を検出し、レイアウトパターン設計上の許容電流容量ミ
スを防止できるＬＳＩ設計用検証装置を得ることを目的
としている。
【０００６】
【課題を解決するための手段】第１の発明に係わるＬＳ
Ｉ設計用検証装置は、回路シミュレーションを実行し、
そのシミュレーション結果からトランジスタ，抵抗等の
各ディバイス端子の電流値を抽出し、半導体を製造する
ウエハプロセスで規定された最小配線幅での許容電流値
を算出し、各ディバイス端子の電流値と、算出した最小
配線幅での許容電流値を比較し、許容電流値を超えるデ
ィバイス端子を検出し、ＬＶＳを実行後、許容電流値を
超えるディバイス端子に繋がるレイアウト図上の配線を
強調表示し、レイアウトパターン設計者に許容電流値が
違反となる配線を警告できるようにしたものであり、以
下の手段を有するものである。 （ａ）回路シミュレーション対象となる回路構成及び接
続情報を入力し、回路シミュレーションを実行し、その
シミュレーション結果からトランジスタ、抵抗等の各デ
ィバイス端子の電流値を抽出する手段と、（ｂ）半導体
を製造するウエハプロセスで規定された最小配線幅の許
容電流値を算出する手段と、（ｃ）上記（ａ）の各ディ
バイス端子の電流値を抽出する手段で抽出した電流値
と、上記（ｂ）の最小配線幅の許容電流値を算出する手
段で算出した許容電流値を比較し、許容電流値を超える
ディバイス端子を検出する手段と、（ｄ）回路図とレイ
アウト図の接続情報を比較検証し、上記（ｃ）の許容電
流値を超えるディバイス端子を検出する手段で検出した
端子に繁がるレイアウト図上の配線を強調表示する手
段。
Ｉ設計用検証装置は、回路シミュレーションを実行し、
そのシミュレーション結果からトランジスタ，抵抗等の
各ディバイス端子の電流値を抽出し、半導体を製造する
ウエハプロセスで規定された最小配線幅での許容電流値
を算出し、各ディバイス端子の電流値と、算出した最小
配線幅での許容電流値を比較し、許容電流値を超えるデ
ィバイス端子を検出し、ＬＶＳを実行後、許容電流値を
超えるディバイス端子に繋がるレイアウト図上の配線を
強調表示し、レイアウトパターン設計者に許容電流値が
違反となる配線を警告できるようにしたものであり、以
下の手段を有するものである。 （ａ）回路シミュレーション対象となる回路構成及び接
続情報を入力し、回路シミュレーションを実行し、その
シミュレーション結果からトランジスタ、抵抗等の各デ
ィバイス端子の電流値を抽出する手段と、（ｂ）半導体
を製造するウエハプロセスで規定された最小配線幅の許
容電流値を算出する手段と、（ｃ）上記（ａ）の各ディ
バイス端子の電流値を抽出する手段で抽出した電流値
と、上記（ｂ）の最小配線幅の許容電流値を算出する手
段で算出した許容電流値を比較し、許容電流値を超える
ディバイス端子を検出する手段と、（ｄ）回路図とレイ
アウト図の接続情報を比較検証し、上記（ｃ）の許容電
流値を超えるディバイス端子を検出する手段で検出した
端子に繁がるレイアウト図上の配線を強調表示する手
段。
【０００７】また、第２の発明に係わるＬＳＩ設計用検
証装置はさらに、許容電流値を超えるディバイス端子を
検出すると同時に端子電流に対応する適正な配線幅を算
出し、レイアウト図上の対応する配線幅と比較し、その
誤差を検証できることを特徴とする。
証装置はさらに、許容電流値を超えるディバイス端子を
検出すると同時に端子電流に対応する適正な配線幅を算
出し、レイアウト図上の対応する配線幅と比較し、その
誤差を検証できることを特徴とする。
【０００８】また、第３の発明に係わる上記ＬＳＩ設計
用検証装置は、第２の発明により検証したディバイスの
端子電流値，適正な配線幅，レイアウト図の配線幅，誤
差率をレイアウト図上の対応する配線上に表示できるこ
とを特徴とする。
用検証装置は、第２の発明により検証したディバイスの
端子電流値，適正な配線幅，レイアウト図の配線幅，誤
差率をレイアウト図上の対応する配線上に表示できるこ
とを特徴とする。
【０００９】第１の発明におけるＬＳＩ設計用検証装置
は、回路シミュレーション結果から半導体を製造するウ
エハプロセスで規定された最小配線幅の許容電流を超え
るディバイス端子を検出し、ＬＶＳを実行後、許容電流
値を超えるディバイス端子に繋がるレイアウト図上の配
線を強調表示できるようにしたものであり、レイアウト
パターン設計者に許容電流値が違反となる配線を警鐘で
き、許容電流容量ミスによるＬＳＩ特性不良を防止する
ことができる。
は、回路シミュレーション結果から半導体を製造するウ
エハプロセスで規定された最小配線幅の許容電流を超え
るディバイス端子を検出し、ＬＶＳを実行後、許容電流
値を超えるディバイス端子に繋がるレイアウト図上の配
線を強調表示できるようにしたものであり、レイアウト
パターン設計者に許容電流値が違反となる配線を警鐘で
き、許容電流容量ミスによるＬＳＩ特性不良を防止する
ことができる。
【００１０】第２の発明におけるＬＳＩ設計用検証装置
は、許容電流値を超えるディバイス端子を検出する場
合、検出と同時に端子電流に対応する適正な配線幅を算
出し、レイアウト図上の対応する配線幅と比較し、その
誤差を検証できるようにしたものであり、検証結果をも
とにレイアウトパターンの修正ガイダンスができる。
は、許容電流値を超えるディバイス端子を検出する場
合、検出と同時に端子電流に対応する適正な配線幅を算
出し、レイアウト図上の対応する配線幅と比較し、その
誤差を検証できるようにしたものであり、検証結果をも
とにレイアウトパターンの修正ガイダンスができる。
【００１１】第３の発明におけるＬＳＩ設計用検証装置
は、第２の発明により検証したディバイスの端子電流
値，適正な配線幅，レイアウト図の配線幅，誤差率をレ
イアウト図上に表示できるようにしたものであり、検証
結果を視覚的に確認できる。
は、第２の発明により検証したディバイスの端子電流
値，適正な配線幅，レイアウト図の配線幅，誤差率をレ
イアウト図上に表示できるようにしたものであり、検証
結果を視覚的に確認できる。
【００１２】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図について説明する。図１において、１
は回路情報入力手段、２はレイアウトパターン入力手段
であり、３はレイアウトパターンからディバイス、配線
を認識するディバイス認識手段（以下、ｅｘｔｒａｃｔ
と略す）、４は回路情報保持部１１またはレイアウトパ
ターン認識情報保持部２２からディバイス情報および各
ディバイスの接続情報（以下、ネットリストと呼ぶ）を
抽出するネットリスト抽出手段、５は回路シミュレーシ
ョン実行手段、６は回路ネットリスト情報保持部１２と
レイアウトパターンネットリスト情報保持部２３との情
報比較手段（以下ＬＶＳと略す）である。７は回路シミ
ュレーション結果保持部２４から最小配線幅の許容電流
値を超える電流が流れるディバイス端子を検出する手
段、８はネットリスト比較結果保持部２５と許容電流値
検証結果保持部２６とから検出したディバイス端子に繋
がるレイアウト図上の配線を強調表示する手段、９は表
示手段である。
実施の形態１を図について説明する。図１において、１
は回路情報入力手段、２はレイアウトパターン入力手段
であり、３はレイアウトパターンからディバイス、配線
を認識するディバイス認識手段（以下、ｅｘｔｒａｃｔ
と略す）、４は回路情報保持部１１またはレイアウトパ
ターン認識情報保持部２２からディバイス情報および各
ディバイスの接続情報（以下、ネットリストと呼ぶ）を
抽出するネットリスト抽出手段、５は回路シミュレーシ
ョン実行手段、６は回路ネットリスト情報保持部１２と
レイアウトパターンネットリスト情報保持部２３との情
報比較手段（以下ＬＶＳと略す）である。７は回路シミ
ュレーション結果保持部２４から最小配線幅の許容電流
値を超える電流が流れるディバイス端子を検出する手
段、８はネットリスト比較結果保持部２５と許容電流値
検証結果保持部２６とから検出したディバイス端子に繋
がるレイアウト図上の配線を強調表示する手段、９は表
示手段である。
【００１３】次に、この発明に係わるＬＳＩ設計用検証
装置の動作の一例について、図２のフローチャートを用
いて説明する。まず、回路シミュレーションを実行する
（Ｓ１）。次に、最小の配線幅での許容電流値を算出す
る（Ｓ２）。次に、回路シミュレーション結果から最小
配線幅での許容電流値を超える電流が流れるディバイス
端子を検出する（Ｓ３）。最小配線幅での許容電流値
は、式（１）により求められる。 （許容電流値）＝（最小配線幅）×（配線層厚）×（単位面積当たりの許容 電流密度） ………… 式（１）
装置の動作の一例について、図２のフローチャートを用
いて説明する。まず、回路シミュレーションを実行する
（Ｓ１）。次に、最小の配線幅での許容電流値を算出す
る（Ｓ２）。次に、回路シミュレーション結果から最小
配線幅での許容電流値を超える電流が流れるディバイス
端子を検出する（Ｓ３）。最小配線幅での許容電流値
は、式（１）により求められる。 （許容電流値）＝（最小配線幅）×（配線層厚）×（単位面積当たりの許容 電流密度） ………… 式（１）
【００１４】次に、ＬＶＳ手段により回路情報とレイア
ウトパターン情報の整合性を確認する（Ｓ４）。次に、
上記Ｓ３にて検出した許容電流値違反となるディバイス
端子に繋がる配線を検索し、レイアウトパターン上で強
調表示する（Ｓ５）。
ウトパターン情報の整合性を確認する（Ｓ４）。次に、
上記Ｓ３にて検出した許容電流値違反となるディバイス
端子に繋がる配線を検索し、レイアウトパターン上で強
調表示する（Ｓ５）。
【００１５】以上のように、この実施の形態１は、電流
容量値を検証するＬＳＩ設計用検証装置において、最小
配線幅の許容電流値を算出し、許容電流値を超えるディ
バイス端子を検出する手段７と、回路図とレイアウトパ
ターンの接続情報を比較検証し、許容電流値を超えるデ
ィバイス端子を検出する手段７で検出した端子に繋がる
レイアウト図上の配線を強調表示する手段８を有するこ
とを特徴とする。
容量値を検証するＬＳＩ設計用検証装置において、最小
配線幅の許容電流値を算出し、許容電流値を超えるディ
バイス端子を検出する手段７と、回路図とレイアウトパ
ターンの接続情報を比較検証し、許容電流値を超えるデ
ィバイス端子を検出する手段７で検出した端子に繋がる
レイアウト図上の配線を強調表示する手段８を有するこ
とを特徴とする。
【００１６】この実施の形態１は、いかにして配線幅不
足による許容電流ミスに起因したＬＳＩ特性不良を防止
できるように検証するかを主眼にしたものであり、その
特徴は、回路シミュレーション結果から半導体を製造す
るウエハプロセスで規定された最小配線幅の許容電流値
を超えるディバイス端子を検出し、ＬＶＳを実行後、許
容電流を超えるディバイス端子に繋がるレイアウト図上
の配線を強調表示できるようにし、レイアウトパターン
設計者に許容電流値が違反となる配線を警鐘できる点に
ある。
足による許容電流ミスに起因したＬＳＩ特性不良を防止
できるように検証するかを主眼にしたものであり、その
特徴は、回路シミュレーション結果から半導体を製造す
るウエハプロセスで規定された最小配線幅の許容電流値
を超えるディバイス端子を検出し、ＬＶＳを実行後、許
容電流を超えるディバイス端子に繋がるレイアウト図上
の配線を強調表示できるようにし、レイアウトパターン
設計者に許容電流値が違反となる配線を警鐘できる点に
ある。
【００１７】実施の形態２．上記実施の形態１では、製
造するウエハプロセスで規定された最小配線幅の許容電
流値を超えるディバイス端子を検出し、ＬＶＳを実行
後、許容電流を超えるディバイス端子に繋がるレイアウ
ト図上の配線を強調表示する場合であったが、この実施
の形態２によるＬＳＩ設計用検証装置は、許容電流値を
超えるディバイス端子の検出と同時に端子電流に対応す
る適正な配線幅を算出して、レイアウト図上の対応する
配線幅と比較し、その誤差を検証する手段も有する。
造するウエハプロセスで規定された最小配線幅の許容電
流値を超えるディバイス端子を検出し、ＬＶＳを実行
後、許容電流を超えるディバイス端子に繋がるレイアウ
ト図上の配線を強調表示する場合であったが、この実施
の形態２によるＬＳＩ設計用検証装置は、許容電流値を
超えるディバイス端子の検出と同時に端子電流に対応す
る適正な配線幅を算出して、レイアウト図上の対応する
配線幅と比較し、その誤差を検証する手段も有する。
【００１８】端子電流に対応する適正な配線幅は、式
（２）により算出する。 （適正な配線幅）＝（ディバイスの端子電流値）／（配線層厚）×（単位面 積当たりの許容電流密度） ………… 式（２）
（２）により算出する。 （適正な配線幅）＝（ディバイスの端子電流値）／（配線層厚）×（単位面 積当たりの許容電流密度） ………… 式（２）
【００１９】以上のように、この実施の形態２は、端子
電流に対応する適正な配線幅を算出し、レイアウト図上
の対応する配線幅と比較し、その誤差を検証することを
特徴とする。
電流に対応する適正な配線幅を算出し、レイアウト図上
の対応する配線幅と比較し、その誤差を検証することを
特徴とする。
【００２０】この実施の形態２は、いかにして検証結果
をもとにレイアウトパターンの修正ガイダンスができ、
かつ許容電流違反となる配線の修正漏れを防止すること
を主眼にしたものであり、その特徴は、端子電流に対応
する適正な配線幅を算出し、レイアウト図上の対応する
配線幅と比較する点にある。
をもとにレイアウトパターンの修正ガイダンスができ、
かつ許容電流違反となる配線の修正漏れを防止すること
を主眼にしたものであり、その特徴は、端子電流に対応
する適正な配線幅を算出し、レイアウト図上の対応する
配線幅と比較する点にある。
【００２１】実施の形態３．上記実施の形態１，２で
は、最小配線幅での許容電流値を超える電流が流れるデ
ィバイスの端子を検出し、その端子電流に対応する適正
な配線幅を算出し、レイアウトパターン上の対応するデ
ィバイス端子に繋がる配線との比較を行い違反した配線
を強調表示するまたは比較検証する場合を説明したが、
この実施の形態３によるＬＳＩ設計用検証装置は、図３
に示すようにレイアウトパターン上に検証したディバイ
スの端子電流値，それに対応する適正な配線幅，レイア
ウト図の配線幅，誤差率を表示する手段も有する。
は、最小配線幅での許容電流値を超える電流が流れるデ
ィバイスの端子を検出し、その端子電流に対応する適正
な配線幅を算出し、レイアウトパターン上の対応するデ
ィバイス端子に繋がる配線との比較を行い違反した配線
を強調表示するまたは比較検証する場合を説明したが、
この実施の形態３によるＬＳＩ設計用検証装置は、図３
に示すようにレイアウトパターン上に検証したディバイ
スの端子電流値，それに対応する適正な配線幅，レイア
ウト図の配線幅，誤差率を表示する手段も有する。
【００２２】この実施の形態３は、以上の手段により、
いかにしてレイアウト設計者に検証結果を視覚的に警鐘
することができ、かつ配線修正漏れを防止するかを主眼
においたものであり、その特徴は、検証結果であるレイ
アウトパターン上に検証したディバイスの端子電流値，
それに対応する適正な配線幅，レイアウト図の配線幅，
誤差率をレイアウトパターン上に表示する点にある。
いかにしてレイアウト設計者に検証結果を視覚的に警鐘
することができ、かつ配線修正漏れを防止するかを主眼
においたものであり、その特徴は、検証結果であるレイ
アウトパターン上に検証したディバイスの端子電流値，
それに対応する適正な配線幅，レイアウト図の配線幅，
誤差率をレイアウトパターン上に表示する点にある。
【００２３】
【発明の効果】以上のように、第１の発明によれば、回
路シミュレーションを実行し、回路シミュレーション結
果から最小配線幅での許容電流値を超える電流が流れる
ディバイス端子を検出し、ＬＶＳ手段により回路情報と
レイアウトパターン情報の整合性を確認した後、検出し
た許容電流値違反となるディバイス端子に繋がる配線を
検索し、レイアウトパターン上で強調表示できるように
構成したので、レイアウトパターン設計者に許容電流値
が違反となる配線を視覚的に警鐘でき、配線幅不足によ
る許容電流ミスが起因となるＬＳＩ特性不良を防止する
ことができる効果がある。
路シミュレーションを実行し、回路シミュレーション結
果から最小配線幅での許容電流値を超える電流が流れる
ディバイス端子を検出し、ＬＶＳ手段により回路情報と
レイアウトパターン情報の整合性を確認した後、検出し
た許容電流値違反となるディバイス端子に繋がる配線を
検索し、レイアウトパターン上で強調表示できるように
構成したので、レイアウトパターン設計者に許容電流値
が違反となる配線を視覚的に警鐘でき、配線幅不足によ
る許容電流ミスが起因となるＬＳＩ特性不良を防止する
ことができる効果がある。
【００２４】第２の発明によれば、最小配線幅での許容
電流値を超えるディバイスの端子電流に対応する適正な
配線幅を算出し、レイアウト図上の対応する配線幅と比
較し、その誤差を検証できるように構成したので、レイ
アウト設計者に検証結果を視覚的に警鐘または修正ガイ
ダンスをすることができ、配線修正漏れを防止できる効
果がある。
電流値を超えるディバイスの端子電流に対応する適正な
配線幅を算出し、レイアウト図上の対応する配線幅と比
較し、その誤差を検証できるように構成したので、レイ
アウト設計者に検証結果を視覚的に警鐘または修正ガイ
ダンスをすることができ、配線修正漏れを防止できる効
果がある。
【００２５】第３の発明によれば、検証結果であるレイ
アウトパターン上に検証したディバイスの端子電流値，
それに対応する適正な配線幅，レイアウト図の配線幅，
誤差率をレイアウトパターン上に表示することにより、
レイアウト設計者に検証結果を視覚的に警鐘することが
でき、かつ配線修正漏れを防止することができる効果が
ある。
アウトパターン上に検証したディバイスの端子電流値，
それに対応する適正な配線幅，レイアウト図の配線幅，
誤差率をレイアウトパターン上に表示することにより、
レイアウト設計者に検証結果を視覚的に警鐘することが
でき、かつ配線修正漏れを防止することができる効果が
ある。
【図１】 この発明の実施の形態１によるＬＳＩ設計用
検証装置を示すブロック図である。
検証装置を示すブロック図である。
【図２】 この発明の実施の形態１によるＬＳＩ設計用
検証装置の動作を示すフローチャート図である。
検証装置の動作を示すフローチャート図である。
【図３】 この発明の実施の形態３によるＬＳＩ設計用
検証装置の検証結果表示例を示す図である。
検証装置の検証結果表示例を示す図である。
【図４】 従来のＬＳＩ設計用検証装置を示すブロック
図である。
図である。
１ 回路情報入力手段、２ レイアウトパターン入力手
段、３ ディバイス認識手段、４ ネットリスト抽出手
段、５ 回路シミュレーション実行手段、６情報比較手
段、７ 許容電流値を超えるディバイス端子検出手段、
８ レイアウト図上の配線の強調表示手段。
段、３ ディバイス認識手段、４ ネットリスト抽出手
段、５ 回路シミュレーション実行手段、６情報比較手
段、７ 許容電流値を超えるディバイス端子検出手段、
８ レイアウト図上の配線の強調表示手段。
Claims (3)
- 【請求項１】 以下の要素を有するＬＳＩ設計用検証装
置。 （ａ）回路シミュレーション対象となる回路構成及び接
続情報を入力し、回路シミュレーションを実行し、その
シミュレーション結果からトランジスタ，抵抗等の各デ
ィバイス端子の電流値を抽出する手段と、 （ｂ）半導体を製造するウエハプロセスで規定された最
小配線幅の許容電流値を算出する手段と、 （ｃ）上記（ａ）の各ディバイス端子の電流値を抽出す
る手段で抽出した電流値と、上記（ｂ）の最小配線幅の
許容電流値を算出する手段で算出した許容電流値を比較
し、許容電流値を超えるディバイス端子を検出する手段
と、 （ｄ）回路図とレイアウト図の接続情報を比較検証し、
上記（ｃ）の許容電流値を超えるディバイス端子を検出
する手段で検出した端子に繁がるレイアウト図上の配線
を強調表示する手段。 - 【請求項２】 許容電流値を超えるディバイス端子を検
出する場合、検出と同時に端子電流に対応する適正な配
線幅を算出し、レイアウト図上の対応する配線幅と比較
し、その誤差を検証できることを特徴とする請求項１に
記載のＬＳＩ設計用検証装置。 - 【請求項３】 検証したディバイスの端子の電流値，適
正な配線幅，レイアウト図の配線幅，誤差率をレイアウ
ト図上の対応する配線上に表示することを特徴とする請
求項２に記載のＬＳＩ設計用検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205267A JP2000035982A (ja) | 1998-07-21 | 1998-07-21 | Ｌｓｉ設計用検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205267A JP2000035982A (ja) | 1998-07-21 | 1998-07-21 | Ｌｓｉ設計用検証装置 |
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|---|---|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100844496B1 (ko) | 2006-11-21 | 2008-07-08 | 삼성전기주식회사 | Ｅｍ 시뮬레이션을 이용한 ｒｆｉｃ의 성능 열화 보상 방법 |
| WO2009113297A1 (ja) * | 2008-03-13 | 2009-09-17 | 本田技研工業株式会社 | 電子マニュアル表示装置 |
| WO2014041665A1 (ja) * | 2012-09-13 | 2014-03-20 | 株式会社日立製作所 | プリント基板設計検証システム、プリント基板設計検証方法及び記録媒体 |
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-
1998
- 1998-07-21 JP JP10205267A patent/JP2000035982A/ja active Pending
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|---|---|---|---|---|
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| JP5834144B2 (ja) * | 2012-09-13 | 2015-12-16 | 株式会社日立製作所 | プリント基板設計検証システム、プリント基板設計検証方法及び記録媒体 |
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