JP2009276905A - レイアウト検証装置、レイアウト検証方法、及びプログラム - Google Patents

Abstract

【課題】配線幅やビアの個数がＥＳＤサージが印加されたときに流れる電流に対して充分であるかを検証する際に、ＥＳＤサージが印加されたときの電流の振舞いを簡便に再現するための技術を提供する。
【解決手段】レイアウト検証装置が、半導体集積回路の回路図に対応する回路図データ１１から、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データ１２を生成する回路図エディタと、変更回路図データ１２に対して回路シミュレーションを行う回路シミュレータと、前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び／又はビアの数の適正さを検証する検証ツール（レイアウト・回路図照合ツール、抵抗網抽出ツール、及び配線／ビア検証ツール）とを具備している。
【選択図】図１

Description

本発明は、レイアウト検証装置、レイアウト検証方法及びプログラムに関しており、特に、配線幅及び／又はビア（コンタクト）の個数の適正さを検証するための技術に関する。

半導体集積回路のレイアウト検証においては、配線幅やビアの個数が、半導体集積回路の動作時に流れる動作電流に対して充分であるかを検証することが望ましい。動作時に流れる電流に比べ配線幅が不十分であると、エレクトロマイグレーションによる故障が起こり得る。このような場合には当該配線を太くするようにレイアウトを変更する必要がある。同様に、動作時に流れる電流に比べビアの個数が不十分である場合には、ビアの個数を多くするようにレイアウトを変更する必要がある。このような観点でのレイアウトの検証は、信頼性の高い半導体集積回路の設計に必要不可欠である。

特開平７−７４２６２号公報は、半導体集積回路の動作時に各配線に流れる電流値が、配線幅によって決まる許容電流値よりも低いかを検証するための技術を開示している。この技術では、半導体集積回路の回路図データに基づいて回路シミュレーションを行って素子の端子を流れる電流の電流値を求める一方で、当該半導体集積回路のレイアウトパターンデータから、検証の対象となるレイアウトパターンを抽出する。更に、レイアウトパターンデータと端子を流れる電流の電流値から、各配線に流れる電流の電流値が求められ、各配線に流れる電流の電流値と配線幅で決まる許容電流値とが比較される。
特開平７−７４２６２号公報

近年では、半導体集積回路の微細化に伴い、動作時に流れる電流の大きさのみならず、ＥＳＤ（electrostatic discharge）によるサージの印加時に流れる電流の大きさが問題になってきている。しかしながら、上記の従来のレイアウト検証方法は、ＥＳＤサージの印加時に流れる電流の検証に使用するには問題がある。一つの問題は、ＥＳＤサージが印加されたときの電流の振舞いを再現できないことである。ＥＳＤサージの印加時には、一般には、特定の電流経路（例えば、２つのパッド間の電流経路）に限定的に電流が流れる。しかしながら、通常動作時を想定した上記の検証方法では、特定の経路に限定的に電流が流れる現象を再現することが困難である。

一つのアプローチとしては、半導体集積回路に与えられるバイアスを適切に設定することにより、ＥＳＤサージが印加されたときの起こる現象を再現することが考えられる。しかしながら、半導体集積回路の各ノードに与えるべきバイアスを適切に決定することは、必ずしも容易なことではない。

他のアプローチとしては、ＭＯＳ素子のシミュレーションモデルをＥＳＤサージの印加時の現象を再現可能なモデルに置き換えることが考えられる。しかしながら、どのようなモデルを使用すべきかを決定することは、必ずしも容易なことではない。

したがって、ＥＳＤサージが印加されたときに流れる電流に対して配線幅やビアの個数が充分であるかを検証する際に、ＥＳＤサージが印加されたときの電流の振舞いを簡便に再現することができる技術の提供が望まれている。

本発明の一の観点では、レイアウト検証装置が、半導体集積回路の回路図に対応する回路図データから、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データを生成する変更回路図生成手段と、前記変更回路図データに対して回路シミュレーションを行うシミュレーション手段と、前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び／又はビアの数の適正さを検証する検証手段とを具備している。前記変更回路図生成手段は、前記回路図にＥＳＤサージが印加されたときに電流が流れる電流経路上に電流源を追加すると共に、前記電流経路上の素子の端子のうち前記電流経路から外れる端子に接続された抵抗素子を追加することにより、前記回路図データから前記変更回路図データを生成する。

このようなレイアウト検証装置では、電流経路上に電流源が追加されると共に、前記電流経路上の素子の端子のうち前記電流経路から外れる端子に接続された抵抗素子が追加された変更後回路図に基づいて回路シミュレーションが行われる。したがって、回路シミュレーションにおいてＥＳＤサージが印加されたときの電流の振舞いを簡便に再現することができる。

本発明によれば、配線幅やビアの個数が、ＥＳＤサージが印加されたときに流れる電流に対して充分であるかを検証する際に、ＥＳＤサージが印加されたときの電流の振舞いを簡便に再現するための技術が提供される。

図１は、本発明の一実施形態におけるレイアウト検証手法を説明するフローチャートである。本実施形態では、回路図データ１１とレイアウトデータ１４とを用いてレイアウト検証が行われる。ここで、回路図データ１１とは、検証対象の半導体集積回路の検証対象の部分における素子及びパッドの間の接続関係をグラフィカルに図示するデータであり、本実施形態では、検証対象のＥＳＤ保護回路の回路図のデータが回路図データ１１として使用される。一方、レイアウトデータ１４とは、半導体集積回路の形状をグラフィカルに示すデータであり、本実施形態では、検証対象のＥＳＤ保護回路のレイアウトパターンのデータが、レイアウトデータ１４として使用される。

本実施形態のレイアウト検証手法では、回路図データ１１とレイアウトデータ１４とに対して下記の処理が行われる：
Ｓ０１：回路図変更処理
Ｓ０２：回路シミュレーション
Ｓ０３：レイアウト・回路図照合処理
Ｓ０４：抵抗網データ抽出処理
Ｓ０５：抵抗網解析処理
Ｓ０６：許容電流検証処理
以上の処理により、最終的には、ＥＳＤ保護回路の配線の配線幅及び／又はビアの個数がＥＳＤサージの印加時に流れる電流に対して充分か否かが検証される。

図２は、図１のレイアウト検証手法を実行するためのレイアウト検証装置１０の構成の例を示すブロック図である。本実施形態では、レイアウト検証装置１０は、コンピュータ装置として構成されており、ＣＰＵ（central processing unit）のような演算装置１と、キーボート、マウス等の入力装置２と、モニタ、プリンタ等の出力装置３と、ＨＤＤ（hard disc drive）等の記憶装置４とを備えている。

記憶装置４には、回路図エディタ５と、回路シミュレータ６と、レイアウト・回路図照合ツール７と、抵抗網抽出ツール８と、配線／ビア検証ツール９とがインストールされている。回路図エディタ５は、回路図変更処理（Ｓ０１）を行うためのソフトウェアプログラムであり、回路シミュレータ６は、回路シミュレーション（Ｓ０２）を行うためのソフトウェアプログラムである。一方、レイアウト・回路図照合ツール７は、レイアウト・回路図照合処理（Ｓ０３）を行うためのソフトウェアプログラムであり、抵抗網抽出ツール８は、抵抗網データ抽出処理（Ｓ０４）を行うためのソフトウェアプログラムである。また、配線／ビア検証ツール９は、抵抗網解析処理（Ｓ０５）及び許容電流検証処理（Ｓ０６）を行うためのソフトウェアプログラムである。回路図データ１１とレイアウトデータ１４とがレイアウト検証装置１０に与えられると、レイアウト検証装置１０は、回路図データ１１とレイアウトデータ１４に対して上記のＳ０１〜Ｓ０６の処理を行う。

以下、図１のレイアウト検証手法の各処理について詳細に説明する。

Ｓ０１：回路図変更処理
図１を参照して、本実施形態のレイアウト検証手法では、回路図データ１１に対して回路図変更処理が行われる。回路図変更処理とは、回路図データ１１に示されている回路図に対して、ＥＳＤサージが印加されたときの電流経路と電流の大きさを考慮して電流源及び抵抗素子を追加する処理のことである。

より具体的には、回路図変更処理では、ＥＳＤサージが印加されたときの電流経路上に電流源が挿入されると共に、電流経路上にある素子の端子のうち電流経路から外れている端子に接続する抵抗素子が追加される。追加される抵抗素子の抵抗値は、電流が流れないように充分に大きな値に設定される。これらの電流源と抵抗素子は、ＥＳＤサージが印加されたときの電流の振る舞いを回路シミュレーションにおいて仮想的に再現するためのものであり、半導体集積回路に実際に集積化されるのではない。

以下では、図３に示されているＥＳＤ保護回路を例にとって回路図変更処理を説明する。図３のＥＳＤ保護回路では、ＶＤＤパッド２１が電源線２４に接続され、信号パッド２２が信号線２５に接続され、ＧＮＤパッド２３が接地線２６に接続されている。ＥＳＤ保護回路は、電源線２４と信号線２５の間に接続されたＰＭＯＳトランジスタ２７と、信号線２５と接地線２６の間に接続されたＮＭＯＳトランジスタ２９とを備えている。さらに、抵抗素子２８がＰＭＯＳトランジスタ２７のゲートと電源線２４の間に接続され、抵抗素子３０がＮＭＯＳトランジスタ２９のゲートと接地線２６の間に接続されている。

回路図エディタ５は、回路図データ１１に対応する回路図を表示し、更に、検証対象の電流経路を指定する機能を有している。回路図変更処理が開始されると、回路図エディタ５は、レイアウト検証装置１０のオペレータに、検証対象の電流経路を指定することを要求する画面を表示する。オペレータは、入力装置２を用いて、検証対象の電流経路を指定することができる。一例では、図４Ａに示されているように、ＧＮＤパッド２３から、接地線２６、ＮＭＯＳトランジスタ２９のバックゲート、ドレイン、及び信号線２５を介して信号パッド２２に達する経路を、検証対象の電流経路として指定することができる。他の例では、図４Ｂに示されているように、信号パッド２２から、信号線２５、ＮＭＯＳトランジスタ２９のドレイン、ソース、及び接地線２６を介してＧＮＤパッド２３に達する経路を検証対象の電流経路として指定することができる。

電流経路が指定されると、回路図エディタ５は、指定された電流経路上のいずれかの位置に電流源を追加すると共に、電流経路上にある素子の端子のうち電流経路から外れている端子に接続された抵抗値が充分に大きな抵抗素子を追加する。電流源が流す電流の向きは電流経路の向きに一致され、電流の大きさは検証条件によって決定される。

図４Ａの例では、ＮＭＯＳトランジスタ２９のドレインから信号線２５に電流を流す電流源３１が追加される。加えて、ＮＭＯＳトランジスタ２９のゲートと抵抗素子３０の間に抵抗素子３２が追加されると共に、ＮＭＯＳトランジスタ２９のソースと接地線２６の間に抵抗素子３３が追加される。これにより、ＥＳＤサージの印加時に、電流がＧＮＤパッド２３から、接地線２６、ＮＭＯＳトランジスタ２９のバックゲート、ドレイン、及び信号線２５を介して信号パッド２２に流れる振る舞いが再現可能になる。

一方、図４Ｂの例では、信号線２５からＮＭＯＳトランジスタ２９のドレインに電流を流す電流源３１が追加される。加えて、ＮＭＯＳトランジスタ２９のゲートと抵抗素子３０の間に抵抗素子３５が追加され、ＮＭＯＳトランジスタ２９のソースと接地線２６の間抵抗素子３６が追加される。これにより、ＥＳＤサージの印加時に、電流がＧＮＤパッド２３から、接地線２６、ＮＭＯＳトランジスタ２９のバックゲート、ドレイン、及び信号線２５を介して信号パッド２２に流れる振る舞いが再現可能になる。

電流源と抵抗素子が追加された回路図に対応する回路図データは、変更回路図データ１２として記憶装置４に保存される。

本実施形態のレイアウト検証手法の特徴の一つは、上記の回路図変更処理にある。本実施形態では、ＥＳＤサージが印加されたときの電流経路上に電流源が挿入されると共に、電流経路上にある素子の端子のうち電流経路から外れている端子に接続する抵抗素子が追加された回路図に対応する変更回路図データ１２が作成され、変更回路図データ１２に対して後述の回路シミュレーションが行われる。これにより、ＥＳＤサージの印加時の電流の振る舞いを、簡便に再現することができる。以下では、回路シミュレーション及び、回路シミュレーションの結果を用いたレイアウト検証について説明する。

Ｓ０２：回路シミュレーション
変更回路図データ１２に対して回路シミュレータ６によって回路シミュレーションが行われ、これにより、電流経路上にある各素子の各端子における電流値が算出される。本実施形態では、回路シミュレータ６としてＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）が使用される。算出された各素子の各端子における電流値は、ノード電流データ１３として記憶装置４に保存される。ステップＳ０２の回路シミュレーションでは、電流経路上にある素子の電流経路から外れた端子については、必ずしも電流値を算出する必要はない。電流経路上にある素子の電流経路上にある端子の電流値のみが算出されることも可能である。

以上の処理によって、電流経路上の各素子を流れる電流は算出可能であるが、配線幅やビアの数の適正さを検証するためには、半導体集積回路のレイアウトパターンの各位置における電流を算出する必要がある。以下では、半導体集積回路のレイアウトパターンの各位置における電流を算出するための処理が行われる。

Ｓ０３：レイアウト・回路図照合処理
まず、レイアウト・回路図照合ツール７によってレイアウト・回路図照合処理が行われる。レイアウト・回路図照合処理では、回路図データ１１に示されている回路図の各素子と、レイアウトデータ１４に示されているレイアウトパターンとの対応付けが行われる。レイアウト・回路図照合ツール７としては、例えば、一般的なＬＶＳ（Layout versus schematic）ツールが使用可能である。

Ｓ０４：抵抗網データ抽出処理
更に、抵抗網抽出ツール８によって抵抗網データ抽出処理が行われる。抵抗網抽出ツール８とは、レイアウトデータ１４に示されているレイアウトパターンから、検証対象とし指定されたノード（検証対象ノード）の配線及びビア／コンタクトを抽出し、その検証対象ノードの配線及びビアを抵抗網として表現する抵抗網データ１５を生成する処理である。生成された抵抗網データ１５は、記憶装置４に記憶される。

以下では、図５のレイアウトパターンを例にとって抵抗網データ抽出処理について詳細に説明する。抵抗網データ抽出処理の説明の前に、図５のレイアウトパターンの説明を行う。図５のレイアウトパターンにおいて、符号４１は、ＭＯＳトランジスタの活性領域を示している。この活性領域４１を横断するように、ＭＯＳトランジスタのゲート電極となるポリシリコン電極４２が形成されている。図５のレイアウトパターンでは、４つのポリシリコン電極４２を用いて４つのＭＯＳトランジスタＴｒ１〜Ｔｒ４が形成されている。活性領域４１のＭＯＳトランジスタＴｒ１〜Ｔｒ４のソースとして機能する部分にビア４４が形成され、接地配線４３がビア４４を介してＭＯＳトランジスタＴｒ１〜Ｔｒ４のソースに接続されている。一方、活性領域４１のＭＯＳトランジスタＴｒ１〜Ｔｒ４のドレインとして機能する部分にビア４６が形成され、第１層配線４５がビア４６を介してＭＯＳトランジスタＴｒ１〜Ｔｒ４のドレインに接続されている。第１層配線４５は、ビア４８を介して第２層配線４７に接続されている。第２層配線４７は、信号パッドに接続される配線である。図５のレイアウトパターンでは、接地配線４３、及び第１層配線４５が、第１配線層（最も下層に位置する配線層）に位置しており、第２層配線４７は、第２配線層（第１配線層の直上に位置する配線層）に位置している。

以下では、第１層配線４５、ビア４６、第２層配線４７、及びビア４８が、検証対象ノードに属する配線及びビアであるとして説明が行われる。

まず、検証対象ノードのレイアウトパターンが抽出される。図５のレイアウトパターンについては、第１層配線４５、ビア４６、第２層配線４７、及びビア４８のレイアウトパターンが抽出される。

続いて、そのレイアウトパターンに対応する配線の配線幅及びビアの個数が抽出される。本実施形態では、第１層配線４５及び第２層配線４７が、矩形形状の分枝に分割され、その分枝それぞれの配線幅が抽出される。更に、ビアが形成されている配線の分岐点のそれぞれについて、当該分岐点に形成されているビアの個数が抽出される。図５のレイアウトについては、図６に示されているように、下記の配線幅、ビアの個数が抽出される：
（１）分枝４５ａ〜４５ｉの配線幅
（２）ビア４６ａ、及びビア４６ｂの個数
（３）分枝４７ａ〜４７ｃの配線幅
（４）ビア４８ａ〜４８ｃの個数
ここで、ビア４６ａとは、分枝４５ｈと活性領域４１の間に接続されているコンタクトであり、ビア４６ｂとは、分枝４５ｉと活性領域４１の間に接続されているコンタクトである。一方、ビア４８ａとは、分枝４７ａ及び４７ｂの接続点と、分枝４５ａの間に接続されるビアであり、ビア４８ｂとは、分枝４７ｂ及び４７ｃの接続点と、分枝４５ｂの間に接続されるビアであり、ビア４８ｃとは、分枝４７ｃと分枝４５ｃの間に接続されるビアである。

その一方で、検証対象ノードのレイアウトパターンから抵抗網が抽出される。抵抗網の抽出は、抽出された抵抗網がレイアウトパターンのトポロジーに対応するトポロジーを有するように行われる。抽出された抵抗網の各抵抗素子の抵抗値は、各抵抗素子に対応する分枝の配線幅及びビアの個数で決定される。

図７、図８に示されているように、本実施形態では、第１層配線４５、ビア４６、第２層配線４７、及びビア４８に対応するトポロジーを有する抵抗網が抽出される。図７では、抵抗網を構成する抵抗素子が、レイアウトパターンに重ねて図示されており、図８では、抵抗網が、抵抗素子のみで図示されている。

図７、図８の例では、抽出された抵抗網は、抵抗素子５１ａ〜５１ｇと、抵抗素子５２ａ〜５２ｃから構成される。抵抗素子５１ａは、ビア４８ａ、分枝４５ａ、４５ｄに対応付けられており、抵抗素子５１ａの抵抗値は、ビア４８ａの個数、及び分枝４５ａ、４５ｄの配線幅で決定される。抵抗素子５１ｂは、ビア４８ｂ及び分枝４５ｂに対応しており、抵抗素子５１ｂの抵抗値は、ビア４８ｂの個数及び分枝４５ｂの配線幅から決定される。他の抵抗素子についても同様に、抵抗素子の抵抗値は、対応するビアの個数及び／又は分枝の配線幅から決定される。

抽出された抵抗網のトポロジー及び各抵抗の抵抗値は、抵抗網データ１５として記憶装置４に保存される。以上の手順により、抵抗網データ抽出処理（Ｓ０４）が完了する。

Ｓ０５：抵抗網解析処理
抵抗網解析処理（Ｓ０５）では、ノード電流データ１３と抵抗網データ１５とから、抵抗網の各抵抗素子に流れる電流が算出される。ノード電流データ１３には、電流経路上の各素子の端子の電流、即ち、電流経路上の各素子の端子と検証対象ノードとの接続点における電流の電流値が記述されている。ノード電流データ１３に記述される電流値から、抵抗網の各抵抗素子に流れる電流が算出される。

以下、図７、図８の抵抗網を例に挙げて説明する。ノード電流データ１３には、ステップＳ０２の回路シミュレーションで得られたＭＯＳトランジスタＴｒ１〜Ｔｒ４のドレイン端子の電流が記述されている。そこで、図９に示されているように、ＭＯＳトランジスタＴｒ１、Ｔｒ２のドレイン端子が抵抗素子５１ｆに接続され、ＭＯＳトランジスタＴｒ３、Ｔｒ４のドレイン端子が、抵抗素子５１ｇに接続されているとして抵抗網の各抵抗素子に流れる電流が算出される。ここで、抵抗素子５１ｆは、ＭＯＳトランジスタＴｒ１、Ｔｒ２のドレイン端子に接続されたビア４６ａ及び分枝４５ｈに対応付けられており、抵抗素子５１ｇは、ＭＯＳトランジスタＴｒ３、Ｔｒ４のドレイン端子に接続されたビア４６ｂ及び分枝４５ｉに対応付けられていることに留意されたい。抵抗素子５１ｆを流れる電流は、ＭＯＳトランジスタＴｒ１、Ｔｒ２のドレイン端子の電流の和であり、抵抗素子５１ｇを流れる電流は、ＭＯＳトランジスタＴｒ３、Ｔｒ４のドレイン端子の電流の和である。抵抗網のトポロジー及び各抵抗素子の抵抗値から、他の抵抗素子を流れる電流の電流値も算出可能であることは、当業者であれば容易に理解できよう。

抵抗網の各抵抗素子を流れる電流の電流値は、対応する配線の分枝及びビアを流れる電流の電流値に一致している。したがって、抵抗網解析処理（Ｓ０５）により、配線の各分枝及びビアを流れる電流の電流値が算出されることになる。

Ｓ０６：許容電流検証処理
更に、抵抗網解析処理によって算出された配線の各分枝及びビアを流れる電流の電流値から、検証対象ノードのレイアウトの配線幅及びビアの数が、単位幅当たり、又は、ビア一つ当たりの許容電流値を満足するように決定されているか否かが検証される。詳細には、配線の各分枝を流れる電流を配線幅で割ることによって各分枝のそれぞれについて単位幅あたりの電流値が算出され、算出された電流値が許容電流値よりも小さいかが判定される。更に、ビアを流れる電流をビアの個数で割ることにより、ビア一つ当たりの電流値が算出され、算出された電流値が許容電流値よりも小さいかが判定される。以上の手順により、配線の配線幅、及びビアの数の検証が完了する。

以上に説明されているように、本実施形態のレイアウト検証方法では、電流経路上に電流源が挿入されると共に、電流経路から外れている端子に接続する抵抗素子が追加された回路図が作成され、この回路図に対応する変更回路図データ１２に対して回路シミュレーションが行われる。この回路シミュレーションによって得られた各素子の各端子における電流の電流値と、レイアウトデータから、配線の各分枝及びビアに流れる電流が算出され、配線幅及びビアの数の適正さが検証される。

このようなレイアウト検証方法によれば、回路シミュレーションの際にＥＳＤサージの印加時の電流の振る舞いを簡便に再現しながら、ＥＳＤサージの印加時に流れる電流に対する配線幅及び／又はビアの個数の適正さを検証することができる。

図１は、本発明の一実施形態におけるレイアウト検証方法を示すフローチャートである。 図２は、本発明の一実施形態におけるレイアウト検証装置を示すブロック図である。 図３は、回路図データに示されている回路図の一例である。 図４Ａは、変更回路図データに示されている変更後回路図の一例である。 図４Ｂは、変更回路図データに示されている変更後回路図の他の例である。 図５は、レイアウトデータに示されているレイアウトパターンの一例である。 図６は、レイアウトデータから抽出される配線幅及びビアの個数の例を示す概念図である。 図７は、抽出された抵抗網をレイアウトパターンと重ねて示す図である。 図８は、抵抗網データに示されている抵抗網の例を示す図である。 図９は、配線の各分枝及びビアを流れる電流の算出法について説明する図である。

符号の説明

１０：レイアウト検証装置
１：演算装置
２：入力装置
３：出力装置
４：記憶装置
５：回路図エディタ
６：回路シミュレータ
７：レイアウト・回路図照合ツール
８：抵抗網抽出ツール
９：配線／ビア検証ツール
１１：回路図データ
１２：変更回路図データ
１３：ノード電流データ
１４：レイアウトデータ
１５：抵抗網データ
２１：ＶＤＤパッド
２２：信号パッド
２３：ＧＮＤパッド
２４：電源線
２５：信号線
２６：接地線
２７：ＰＭＯＳトランジスタ
２８：抵抗素子
２９：ＮＭＯＳトランジスタ
３０：抵抗素子
３１：電流源
３２、３３：抵抗素子
３４：電流源
３５、３６：抵抗素子
４１：活性領域
４２：ポリシリコン電極
４３：接地配線
４４：ビア
４５：第１層配線
Ｔｒ１〜Ｔｒ４：ＭＯＳトランジスタ
４５ａ〜４５ｉ：分枝
４６、４６ａ、４６ｂ：ビア
４７：第２層配線
４７ａ〜４７ｃ：分枝
４８、４８ａ〜４８ｃ：ビア
５１ａ〜５１ｇ、５２ａ〜５２ｃ：抵抗素子

Claims (6)

1. 半導体集積回路の回路図に対応する回路図データから、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データを生成する変更回路図生成手段と、
   前記変更回路図データに対して回路シミュレーションを行うシミュレーション手段と、
   前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び／又はビアの数の適正さを検証する検証手段
   とを具備し、
   前記変更回路図生成手段は、前記回路図にＥＳＤサージが印加されたときに電流が流れる電流経路上に電流源を追加すると共に、前記電流経路上の素子の端子のうち前記電流経路から外れる端子に接続された抵抗素子を追加することにより、前記回路図データから前記変更回路図データを生成する
   レイアウト検証装置。
2. 請求項１に記載のレイアウト検証装置であって、
   前記回路シミュレーションでは、前記電流経路上の各素子の、前記電流経路上の端子における電流の電流値を示すノード電流データが作成され、
   前記検証手段は、前記ノード電流データと前記レイアウトデータとから前記半導体集積回路の配線の配線幅及び／又はビアの数の適正さを検証する
   レイアウト検証装置。
3. 請求項２に記載のレイアウト検証装置であって、
   前記検証手段は、前記レイアウトデータから前記レイアウトパターンのトポロジーに対応するトポロジーを有する抵抗網に対応する抵抗網データを生成し、
   前記抵抗網データの抵抗網を構成する抵抗素子の抵抗値は、前記半導体集積回路の前記配線の各分枝の配線幅及び前記ビアの数から決定され、
   前記検証手段は、前記ノード電流データと前記抵抗網データとから、前記配線の各分枝及び前記ビアを流れる電流の電流値を算出し、前記配線の各分枝及び前記ビアを流れる電流の電流値に基づいて前記半導体集積回路の配線の配線幅及び／又はビアの数の適正さを検証する
   レイアウト検証装置。
4. 請求項１乃至３のいずれかに記載のレイアウト検証装置であって、
   更に、入力手段を備え、
   前記電流経路は、前記入力手段に対するオペレータによる操作によって指定される
   レイアウト検証装置。
5. 変更回路図生成手段とシミュレーション手段と検証手段とを備えるレイアウト検証装置によって半導体集積回路のレイアウトを検証するレイアウト検証方法であって、
   前記変更回路図生成手段が、前記半導体集積回路の回路図に対応する回路図データから、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データを生成するステップと、
   前記シミュレーション手段が、前記変更回路図データに対して回路シミュレーションを行うステップと、
   前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び／又はビアの数の適正さを検証する検証手段
   とを具備し、
   前記変更回路図データを生成するステップでは、前記回路図にＥＳＤサージが印加されたときに電流が流れる電流経路上に電流源を追加すると共に、前記電流経路上の素子の端子のうち前記電流経路から外れる端子に接続された抵抗素子を追加することによって前記回路図データから前記変更回路図データが生成される
   レイアウト検証方法。
6. コンピュータを、
   半導体集積回路の回路図に対応する回路図データから、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データを生成する変更回路図生成手段と、
   前記変更回路図データに対して回路シミュレーションを行うシミュレーション手段と、
   前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び／又はビアの数の適正さを検証する検証手段
   として機能させるためのプログラムであって、
   前記変更回路図データの前記回路図データからの生成は、前記回路図にＥＳＤサージが印加されたときに電流が流れる電流経路上に電流源を追加すると共に、前記電流経路上の素子の端子のうち前記電流経路から外れる端子に接続された抵抗素子を追加することによって行われる
   プログラム。

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