JP2009276905A - レイアウト検証装置、レイアウト検証方法、及びプログラム - Google Patents
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Abstract
【課題】配線幅やビアの個数がESDサージが印加されたときに流れる電流に対して充分であるかを検証する際に、ESDサージが印加されたときの電流の振舞いを簡便に再現するための技術を提供する。
【解決手段】レイアウト検証装置が、半導体集積回路の回路図に対応する回路図データ11から、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データ12を生成する回路図エディタと、変更回路図データ12に対して回路シミュレーションを行う回路シミュレータと、前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び/又はビアの数の適正さを検証する検証ツール(レイアウト・回路図照合ツール、抵抗網抽出ツール、及び配線/ビア検証ツール)とを具備している。
【選択図】図1
【解決手段】レイアウト検証装置が、半導体集積回路の回路図に対応する回路図データ11から、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データ12を生成する回路図エディタと、変更回路図データ12に対して回路シミュレーションを行う回路シミュレータと、前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び/又はビアの数の適正さを検証する検証ツール(レイアウト・回路図照合ツール、抵抗網抽出ツール、及び配線/ビア検証ツール)とを具備している。
【選択図】図1
Description
本発明は、レイアウト検証装置、レイアウト検証方法及びプログラムに関しており、特に、配線幅及び/又はビア(コンタクト)の個数の適正さを検証するための技術に関する。
半導体集積回路のレイアウト検証においては、配線幅やビアの個数が、半導体集積回路の動作時に流れる動作電流に対して充分であるかを検証することが望ましい。動作時に流れる電流に比べ配線幅が不十分であると、エレクトロマイグレーションによる故障が起こり得る。このような場合には当該配線を太くするようにレイアウトを変更する必要がある。同様に、動作時に流れる電流に比べビアの個数が不十分である場合には、ビアの個数を多くするようにレイアウトを変更する必要がある。このような観点でのレイアウトの検証は、信頼性の高い半導体集積回路の設計に必要不可欠である。
特開平7−74262号公報は、半導体集積回路の動作時に各配線に流れる電流値が、配線幅によって決まる許容電流値よりも低いかを検証するための技術を開示している。この技術では、半導体集積回路の回路図データに基づいて回路シミュレーションを行って素子の端子を流れる電流の電流値を求める一方で、当該半導体集積回路のレイアウトパターンデータから、検証の対象となるレイアウトパターンを抽出する。更に、レイアウトパターンデータと端子を流れる電流の電流値から、各配線に流れる電流の電流値が求められ、各配線に流れる電流の電流値と配線幅で決まる許容電流値とが比較される。
特開平7−74262号公報
近年では、半導体集積回路の微細化に伴い、動作時に流れる電流の大きさのみならず、ESD(electrostatic discharge)によるサージの印加時に流れる電流の大きさが問題になってきている。しかしながら、上記の従来のレイアウト検証方法は、ESDサージの印加時に流れる電流の検証に使用するには問題がある。一つの問題は、ESDサージが印加されたときの電流の振舞いを再現できないことである。ESDサージの印加時には、一般には、特定の電流経路(例えば、2つのパッド間の電流経路)に限定的に電流が流れる。しかしながら、通常動作時を想定した上記の検証方法では、特定の経路に限定的に電流が流れる現象を再現することが困難である。
一つのアプローチとしては、半導体集積回路に与えられるバイアスを適切に設定することにより、ESDサージが印加されたときの起こる現象を再現することが考えられる。しかしながら、半導体集積回路の各ノードに与えるべきバイアスを適切に決定することは、必ずしも容易なことではない。
他のアプローチとしては、MOS素子のシミュレーションモデルをESDサージの印加時の現象を再現可能なモデルに置き換えることが考えられる。しかしながら、どのようなモデルを使用すべきかを決定することは、必ずしも容易なことではない。
したがって、ESDサージが印加されたときに流れる電流に対して配線幅やビアの個数が充分であるかを検証する際に、ESDサージが印加されたときの電流の振舞いを簡便に再現することができる技術の提供が望まれている。
本発明の一の観点では、レイアウト検証装置が、半導体集積回路の回路図に対応する回路図データから、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データを生成する変更回路図生成手段と、前記変更回路図データに対して回路シミュレーションを行うシミュレーション手段と、前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び/又はビアの数の適正さを検証する検証手段とを具備している。前記変更回路図生成手段は、前記回路図にESDサージが印加されたときに電流が流れる電流経路上に電流源を追加すると共に、前記電流経路上の素子の端子のうち前記電流経路から外れる端子に接続された抵抗素子を追加することにより、前記回路図データから前記変更回路図データを生成する。
このようなレイアウト検証装置では、電流経路上に電流源が追加されると共に、前記電流経路上の素子の端子のうち前記電流経路から外れる端子に接続された抵抗素子が追加された変更後回路図に基づいて回路シミュレーションが行われる。したがって、回路シミュレーションにおいてESDサージが印加されたときの電流の振舞いを簡便に再現することができる。
本発明によれば、配線幅やビアの個数が、ESDサージが印加されたときに流れる電流に対して充分であるかを検証する際に、ESDサージが印加されたときの電流の振舞いを簡便に再現するための技術が提供される。
図1は、本発明の一実施形態におけるレイアウト検証手法を説明するフローチャートである。本実施形態では、回路図データ11とレイアウトデータ14とを用いてレイアウト検証が行われる。ここで、回路図データ11とは、検証対象の半導体集積回路の検証対象の部分における素子及びパッドの間の接続関係をグラフィカルに図示するデータであり、本実施形態では、検証対象のESD保護回路の回路図のデータが回路図データ11として使用される。一方、レイアウトデータ14とは、半導体集積回路の形状をグラフィカルに示すデータであり、本実施形態では、検証対象のESD保護回路のレイアウトパターンのデータが、レイアウトデータ14として使用される。
本実施形態のレイアウト検証手法では、回路図データ11とレイアウトデータ14とに対して下記の処理が行われる:
S01:回路図変更処理
S02:回路シミュレーション
S03:レイアウト・回路図照合処理
S04:抵抗網データ抽出処理
S05:抵抗網解析処理
S06:許容電流検証処理
以上の処理により、最終的には、ESD保護回路の配線の配線幅及び/又はビアの個数がESDサージの印加時に流れる電流に対して充分か否かが検証される。
S01:回路図変更処理
S02:回路シミュレーション
S03:レイアウト・回路図照合処理
S04:抵抗網データ抽出処理
S05:抵抗網解析処理
S06:許容電流検証処理
以上の処理により、最終的には、ESD保護回路の配線の配線幅及び/又はビアの個数がESDサージの印加時に流れる電流に対して充分か否かが検証される。
図2は、図1のレイアウト検証手法を実行するためのレイアウト検証装置10の構成の例を示すブロック図である。本実施形態では、レイアウト検証装置10は、コンピュータ装置として構成されており、CPU(central processing unit)のような演算装置1と、キーボート、マウス等の入力装置2と、モニタ、プリンタ等の出力装置3と、HDD(hard disc drive)等の記憶装置4とを備えている。
記憶装置4には、回路図エディタ5と、回路シミュレータ6と、レイアウト・回路図照合ツール7と、抵抗網抽出ツール8と、配線/ビア検証ツール9とがインストールされている。回路図エディタ5は、回路図変更処理(S01)を行うためのソフトウェアプログラムであり、回路シミュレータ6は、回路シミュレーション(S02)を行うためのソフトウェアプログラムである。一方、レイアウト・回路図照合ツール7は、レイアウト・回路図照合処理(S03)を行うためのソフトウェアプログラムであり、抵抗網抽出ツール8は、抵抗網データ抽出処理(S04)を行うためのソフトウェアプログラムである。また、配線/ビア検証ツール9は、抵抗網解析処理(S05)及び許容電流検証処理(S06)を行うためのソフトウェアプログラムである。回路図データ11とレイアウトデータ14とがレイアウト検証装置10に与えられると、レイアウト検証装置10は、回路図データ11とレイアウトデータ14に対して上記のS01〜S06の処理を行う。
以下、図1のレイアウト検証手法の各処理について詳細に説明する。
S01:回路図変更処理
図1を参照して、本実施形態のレイアウト検証手法では、回路図データ11に対して回路図変更処理が行われる。回路図変更処理とは、回路図データ11に示されている回路図に対して、ESDサージが印加されたときの電流経路と電流の大きさを考慮して電流源及び抵抗素子を追加する処理のことである。
図1を参照して、本実施形態のレイアウト検証手法では、回路図データ11に対して回路図変更処理が行われる。回路図変更処理とは、回路図データ11に示されている回路図に対して、ESDサージが印加されたときの電流経路と電流の大きさを考慮して電流源及び抵抗素子を追加する処理のことである。
より具体的には、回路図変更処理では、ESDサージが印加されたときの電流経路上に電流源が挿入されると共に、電流経路上にある素子の端子のうち電流経路から外れている端子に接続する抵抗素子が追加される。追加される抵抗素子の抵抗値は、電流が流れないように充分に大きな値に設定される。これらの電流源と抵抗素子は、ESDサージが印加されたときの電流の振る舞いを回路シミュレーションにおいて仮想的に再現するためのものであり、半導体集積回路に実際に集積化されるのではない。
以下では、図3に示されているESD保護回路を例にとって回路図変更処理を説明する。図3のESD保護回路では、VDDパッド21が電源線24に接続され、信号パッド22が信号線25に接続され、GNDパッド23が接地線26に接続されている。ESD保護回路は、電源線24と信号線25の間に接続されたPMOSトランジスタ27と、信号線25と接地線26の間に接続されたNMOSトランジスタ29とを備えている。さらに、抵抗素子28がPMOSトランジスタ27のゲートと電源線24の間に接続され、抵抗素子30がNMOSトランジスタ29のゲートと接地線26の間に接続されている。
回路図エディタ5は、回路図データ11に対応する回路図を表示し、更に、検証対象の電流経路を指定する機能を有している。回路図変更処理が開始されると、回路図エディタ5は、レイアウト検証装置10のオペレータに、検証対象の電流経路を指定することを要求する画面を表示する。オペレータは、入力装置2を用いて、検証対象の電流経路を指定することができる。一例では、図4Aに示されているように、GNDパッド23から、接地線26、NMOSトランジスタ29のバックゲート、ドレイン、及び信号線25を介して信号パッド22に達する経路を、検証対象の電流経路として指定することができる。他の例では、図4Bに示されているように、信号パッド22から、信号線25、NMOSトランジスタ29のドレイン、ソース、及び接地線26を介してGNDパッド23に達する経路を検証対象の電流経路として指定することができる。
電流経路が指定されると、回路図エディタ5は、指定された電流経路上のいずれかの位置に電流源を追加すると共に、電流経路上にある素子の端子のうち電流経路から外れている端子に接続された抵抗値が充分に大きな抵抗素子を追加する。電流源が流す電流の向きは電流経路の向きに一致され、電流の大きさは検証条件によって決定される。
図4Aの例では、NMOSトランジスタ29のドレインから信号線25に電流を流す電流源31が追加される。加えて、NMOSトランジスタ29のゲートと抵抗素子30の間に抵抗素子32が追加されると共に、NMOSトランジスタ29のソースと接地線26の間に抵抗素子33が追加される。これにより、ESDサージの印加時に、電流がGNDパッド23から、接地線26、NMOSトランジスタ29のバックゲート、ドレイン、及び信号線25を介して信号パッド22に流れる振る舞いが再現可能になる。
一方、図4Bの例では、信号線25からNMOSトランジスタ29のドレインに電流を流す電流源31が追加される。加えて、NMOSトランジスタ29のゲートと抵抗素子30の間に抵抗素子35が追加され、NMOSトランジスタ29のソースと接地線26の間抵抗素子36が追加される。これにより、ESDサージの印加時に、電流がGNDパッド23から、接地線26、NMOSトランジスタ29のバックゲート、ドレイン、及び信号線25を介して信号パッド22に流れる振る舞いが再現可能になる。
電流源と抵抗素子が追加された回路図に対応する回路図データは、変更回路図データ12として記憶装置4に保存される。
本実施形態のレイアウト検証手法の特徴の一つは、上記の回路図変更処理にある。本実施形態では、ESDサージが印加されたときの電流経路上に電流源が挿入されると共に、電流経路上にある素子の端子のうち電流経路から外れている端子に接続する抵抗素子が追加された回路図に対応する変更回路図データ12が作成され、変更回路図データ12に対して後述の回路シミュレーションが行われる。これにより、ESDサージの印加時の電流の振る舞いを、簡便に再現することができる。以下では、回路シミュレーション及び、回路シミュレーションの結果を用いたレイアウト検証について説明する。
S02:回路シミュレーション
変更回路図データ12に対して回路シミュレータ6によって回路シミュレーションが行われ、これにより、電流経路上にある各素子の各端子における電流値が算出される。本実施形態では、回路シミュレータ6としてSPICE(Simulation Program with Integrated Circuit Emphasis)が使用される。算出された各素子の各端子における電流値は、ノード電流データ13として記憶装置4に保存される。ステップS02の回路シミュレーションでは、電流経路上にある素子の電流経路から外れた端子については、必ずしも電流値を算出する必要はない。電流経路上にある素子の電流経路上にある端子の電流値のみが算出されることも可能である。
変更回路図データ12に対して回路シミュレータ6によって回路シミュレーションが行われ、これにより、電流経路上にある各素子の各端子における電流値が算出される。本実施形態では、回路シミュレータ6としてSPICE(Simulation Program with Integrated Circuit Emphasis)が使用される。算出された各素子の各端子における電流値は、ノード電流データ13として記憶装置4に保存される。ステップS02の回路シミュレーションでは、電流経路上にある素子の電流経路から外れた端子については、必ずしも電流値を算出する必要はない。電流経路上にある素子の電流経路上にある端子の電流値のみが算出されることも可能である。
以上の処理によって、電流経路上の各素子を流れる電流は算出可能であるが、配線幅やビアの数の適正さを検証するためには、半導体集積回路のレイアウトパターンの各位置における電流を算出する必要がある。以下では、半導体集積回路のレイアウトパターンの各位置における電流を算出するための処理が行われる。
S03:レイアウト・回路図照合処理
まず、レイアウト・回路図照合ツール7によってレイアウト・回路図照合処理が行われる。レイアウト・回路図照合処理では、回路図データ11に示されている回路図の各素子と、レイアウトデータ14に示されているレイアウトパターンとの対応付けが行われる。レイアウト・回路図照合ツール7としては、例えば、一般的なLVS(Layout versus schematic)ツールが使用可能である。
まず、レイアウト・回路図照合ツール7によってレイアウト・回路図照合処理が行われる。レイアウト・回路図照合処理では、回路図データ11に示されている回路図の各素子と、レイアウトデータ14に示されているレイアウトパターンとの対応付けが行われる。レイアウト・回路図照合ツール7としては、例えば、一般的なLVS(Layout versus schematic)ツールが使用可能である。
S04:抵抗網データ抽出処理
更に、抵抗網抽出ツール8によって抵抗網データ抽出処理が行われる。抵抗網抽出ツール8とは、レイアウトデータ14に示されているレイアウトパターンから、検証対象とし指定されたノード(検証対象ノード)の配線及びビア/コンタクトを抽出し、その検証対象ノードの配線及びビアを抵抗網として表現する抵抗網データ15を生成する処理である。生成された抵抗網データ15は、記憶装置4に記憶される。
更に、抵抗網抽出ツール8によって抵抗網データ抽出処理が行われる。抵抗網抽出ツール8とは、レイアウトデータ14に示されているレイアウトパターンから、検証対象とし指定されたノード(検証対象ノード)の配線及びビア/コンタクトを抽出し、その検証対象ノードの配線及びビアを抵抗網として表現する抵抗網データ15を生成する処理である。生成された抵抗網データ15は、記憶装置4に記憶される。
以下では、図5のレイアウトパターンを例にとって抵抗網データ抽出処理について詳細に説明する。抵抗網データ抽出処理の説明の前に、図5のレイアウトパターンの説明を行う。図5のレイアウトパターンにおいて、符号41は、MOSトランジスタの活性領域を示している。この活性領域41を横断するように、MOSトランジスタのゲート電極となるポリシリコン電極42が形成されている。図5のレイアウトパターンでは、4つのポリシリコン電極42を用いて4つのMOSトランジスタTr1〜Tr4が形成されている。活性領域41のMOSトランジスタTr1〜Tr4のソースとして機能する部分にビア44が形成され、接地配線43がビア44を介してMOSトランジスタTr1〜Tr4のソースに接続されている。一方、活性領域41のMOSトランジスタTr1〜Tr4のドレインとして機能する部分にビア46が形成され、第1層配線45がビア46を介してMOSトランジスタTr1〜Tr4のドレインに接続されている。第1層配線45は、ビア48を介して第2層配線47に接続されている。第2層配線47は、信号パッドに接続される配線である。図5のレイアウトパターンでは、接地配線43、及び第1層配線45が、第1配線層(最も下層に位置する配線層)に位置しており、第2層配線47は、第2配線層(第1配線層の直上に位置する配線層)に位置している。
以下では、第1層配線45、ビア46、第2層配線47、及びビア48が、検証対象ノードに属する配線及びビアであるとして説明が行われる。
まず、検証対象ノードのレイアウトパターンが抽出される。図5のレイアウトパターンについては、第1層配線45、ビア46、第2層配線47、及びビア48のレイアウトパターンが抽出される。
続いて、そのレイアウトパターンに対応する配線の配線幅及びビアの個数が抽出される。本実施形態では、第1層配線45及び第2層配線47が、矩形形状の分枝に分割され、その分枝それぞれの配線幅が抽出される。更に、ビアが形成されている配線の分岐点のそれぞれについて、当該分岐点に形成されているビアの個数が抽出される。図5のレイアウトについては、図6に示されているように、下記の配線幅、ビアの個数が抽出される:
(1)分枝45a〜45iの配線幅
(2)ビア46a、及びビア46bの個数
(3)分枝47a〜47cの配線幅
(4)ビア48a〜48cの個数
ここで、ビア46aとは、分枝45hと活性領域41の間に接続されているコンタクトであり、ビア46bとは、分枝45iと活性領域41の間に接続されているコンタクトである。一方、ビア48aとは、分枝47a及び47bの接続点と、分枝45aの間に接続されるビアであり、ビア48bとは、分枝47b及び47cの接続点と、分枝45bの間に接続されるビアであり、ビア48cとは、分枝47cと分枝45cの間に接続されるビアである。
(1)分枝45a〜45iの配線幅
(2)ビア46a、及びビア46bの個数
(3)分枝47a〜47cの配線幅
(4)ビア48a〜48cの個数
ここで、ビア46aとは、分枝45hと活性領域41の間に接続されているコンタクトであり、ビア46bとは、分枝45iと活性領域41の間に接続されているコンタクトである。一方、ビア48aとは、分枝47a及び47bの接続点と、分枝45aの間に接続されるビアであり、ビア48bとは、分枝47b及び47cの接続点と、分枝45bの間に接続されるビアであり、ビア48cとは、分枝47cと分枝45cの間に接続されるビアである。
その一方で、検証対象ノードのレイアウトパターンから抵抗網が抽出される。抵抗網の抽出は、抽出された抵抗網がレイアウトパターンのトポロジーに対応するトポロジーを有するように行われる。抽出された抵抗網の各抵抗素子の抵抗値は、各抵抗素子に対応する分枝の配線幅及びビアの個数で決定される。
図7、図8に示されているように、本実施形態では、第1層配線45、ビア46、第2層配線47、及びビア48に対応するトポロジーを有する抵抗網が抽出される。図7では、抵抗網を構成する抵抗素子が、レイアウトパターンに重ねて図示されており、図8では、抵抗網が、抵抗素子のみで図示されている。
図7、図8の例では、抽出された抵抗網は、抵抗素子51a〜51gと、抵抗素子52a〜52cから構成される。抵抗素子51aは、ビア48a、分枝45a、45dに対応付けられており、抵抗素子51aの抵抗値は、ビア48aの個数、及び分枝45a、45dの配線幅で決定される。抵抗素子51bは、ビア48b及び分枝45bに対応しており、抵抗素子51bの抵抗値は、ビア48bの個数及び分枝45bの配線幅から決定される。他の抵抗素子についても同様に、抵抗素子の抵抗値は、対応するビアの個数及び/又は分枝の配線幅から決定される。
抽出された抵抗網のトポロジー及び各抵抗の抵抗値は、抵抗網データ15として記憶装置4に保存される。以上の手順により、抵抗網データ抽出処理(S04)が完了する。
S05:抵抗網解析処理
抵抗網解析処理(S05)では、ノード電流データ13と抵抗網データ15とから、抵抗網の各抵抗素子に流れる電流が算出される。ノード電流データ13には、電流経路上の各素子の端子の電流、即ち、電流経路上の各素子の端子と検証対象ノードとの接続点における電流の電流値が記述されている。ノード電流データ13に記述される電流値から、抵抗網の各抵抗素子に流れる電流が算出される。
抵抗網解析処理(S05)では、ノード電流データ13と抵抗網データ15とから、抵抗網の各抵抗素子に流れる電流が算出される。ノード電流データ13には、電流経路上の各素子の端子の電流、即ち、電流経路上の各素子の端子と検証対象ノードとの接続点における電流の電流値が記述されている。ノード電流データ13に記述される電流値から、抵抗網の各抵抗素子に流れる電流が算出される。
以下、図7、図8の抵抗網を例に挙げて説明する。ノード電流データ13には、ステップS02の回路シミュレーションで得られたMOSトランジスタTr1〜Tr4のドレイン端子の電流が記述されている。そこで、図9に示されているように、MOSトランジスタTr1、Tr2のドレイン端子が抵抗素子51fに接続され、MOSトランジスタTr3、Tr4のドレイン端子が、抵抗素子51gに接続されているとして抵抗網の各抵抗素子に流れる電流が算出される。ここで、抵抗素子51fは、MOSトランジスタTr1、Tr2のドレイン端子に接続されたビア46a及び分枝45hに対応付けられており、抵抗素子51gは、MOSトランジスタTr3、Tr4のドレイン端子に接続されたビア46b及び分枝45iに対応付けられていることに留意されたい。抵抗素子51fを流れる電流は、MOSトランジスタTr1、Tr2のドレイン端子の電流の和であり、抵抗素子51gを流れる電流は、MOSトランジスタTr3、Tr4のドレイン端子の電流の和である。抵抗網のトポロジー及び各抵抗素子の抵抗値から、他の抵抗素子を流れる電流の電流値も算出可能であることは、当業者であれば容易に理解できよう。
抵抗網の各抵抗素子を流れる電流の電流値は、対応する配線の分枝及びビアを流れる電流の電流値に一致している。したがって、抵抗網解析処理(S05)により、配線の各分枝及びビアを流れる電流の電流値が算出されることになる。
S06:許容電流検証処理
更に、抵抗網解析処理によって算出された配線の各分枝及びビアを流れる電流の電流値から、検証対象ノードのレイアウトの配線幅及びビアの数が、単位幅当たり、又は、ビア一つ当たりの許容電流値を満足するように決定されているか否かが検証される。詳細には、配線の各分枝を流れる電流を配線幅で割ることによって各分枝のそれぞれについて単位幅あたりの電流値が算出され、算出された電流値が許容電流値よりも小さいかが判定される。更に、ビアを流れる電流をビアの個数で割ることにより、ビア一つ当たりの電流値が算出され、算出された電流値が許容電流値よりも小さいかが判定される。以上の手順により、配線の配線幅、及びビアの数の検証が完了する。
更に、抵抗網解析処理によって算出された配線の各分枝及びビアを流れる電流の電流値から、検証対象ノードのレイアウトの配線幅及びビアの数が、単位幅当たり、又は、ビア一つ当たりの許容電流値を満足するように決定されているか否かが検証される。詳細には、配線の各分枝を流れる電流を配線幅で割ることによって各分枝のそれぞれについて単位幅あたりの電流値が算出され、算出された電流値が許容電流値よりも小さいかが判定される。更に、ビアを流れる電流をビアの個数で割ることにより、ビア一つ当たりの電流値が算出され、算出された電流値が許容電流値よりも小さいかが判定される。以上の手順により、配線の配線幅、及びビアの数の検証が完了する。
以上に説明されているように、本実施形態のレイアウト検証方法では、電流経路上に電流源が挿入されると共に、電流経路から外れている端子に接続する抵抗素子が追加された回路図が作成され、この回路図に対応する変更回路図データ12に対して回路シミュレーションが行われる。この回路シミュレーションによって得られた各素子の各端子における電流の電流値と、レイアウトデータから、配線の各分枝及びビアに流れる電流が算出され、配線幅及びビアの数の適正さが検証される。
このようなレイアウト検証方法によれば、回路シミュレーションの際にESDサージの印加時の電流の振る舞いを簡便に再現しながら、ESDサージの印加時に流れる電流に対する配線幅及び/又はビアの個数の適正さを検証することができる。
10:レイアウト検証装置
1:演算装置
2:入力装置
3:出力装置
4:記憶装置
5:回路図エディタ
6:回路シミュレータ
7:レイアウト・回路図照合ツール
8:抵抗網抽出ツール
9:配線/ビア検証ツール
11:回路図データ
12:変更回路図データ
13:ノード電流データ
14:レイアウトデータ
15:抵抗網データ
21:VDDパッド
22:信号パッド
23:GNDパッド
24:電源線
25:信号線
26:接地線
27:PMOSトランジスタ
28:抵抗素子
29:NMOSトランジスタ
30:抵抗素子
31:電流源
32、33:抵抗素子
34:電流源
35、36:抵抗素子
41:活性領域
42:ポリシリコン電極
43:接地配線
44:ビア
45:第1層配線
Tr1〜Tr4:MOSトランジスタ
45a〜45i:分枝
46、46a、46b:ビア
47:第2層配線
47a〜47c:分枝
48、48a〜48c:ビア
51a〜51g、52a〜52c:抵抗素子
1:演算装置
2:入力装置
3:出力装置
4:記憶装置
5:回路図エディタ
6:回路シミュレータ
7:レイアウト・回路図照合ツール
8:抵抗網抽出ツール
9:配線/ビア検証ツール
11:回路図データ
12:変更回路図データ
13:ノード電流データ
14:レイアウトデータ
15:抵抗網データ
21:VDDパッド
22:信号パッド
23:GNDパッド
24:電源線
25:信号線
26:接地線
27:PMOSトランジスタ
28:抵抗素子
29:NMOSトランジスタ
30:抵抗素子
31:電流源
32、33:抵抗素子
34:電流源
35、36:抵抗素子
41:活性領域
42:ポリシリコン電極
43:接地配線
44:ビア
45:第1層配線
Tr1〜Tr4:MOSトランジスタ
45a〜45i:分枝
46、46a、46b:ビア
47:第2層配線
47a〜47c:分枝
48、48a〜48c:ビア
51a〜51g、52a〜52c:抵抗素子
Claims (6)
- 半導体集積回路の回路図に対応する回路図データから、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データを生成する変更回路図生成手段と、
前記変更回路図データに対して回路シミュレーションを行うシミュレーション手段と、
前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び/又はビアの数の適正さを検証する検証手段
とを具備し、
前記変更回路図生成手段は、前記回路図にESDサージが印加されたときに電流が流れる電流経路上に電流源を追加すると共に、前記電流経路上の素子の端子のうち前記電流経路から外れる端子に接続された抵抗素子を追加することにより、前記回路図データから前記変更回路図データを生成する
レイアウト検証装置。 - 請求項1に記載のレイアウト検証装置であって、
前記回路シミュレーションでは、前記電流経路上の各素子の、前記電流経路上の端子における電流の電流値を示すノード電流データが作成され、
前記検証手段は、前記ノード電流データと前記レイアウトデータとから前記半導体集積回路の配線の配線幅及び/又はビアの数の適正さを検証する
レイアウト検証装置。 - 請求項2に記載のレイアウト検証装置であって、
前記検証手段は、前記レイアウトデータから前記レイアウトパターンのトポロジーに対応するトポロジーを有する抵抗網に対応する抵抗網データを生成し、
前記抵抗網データの抵抗網を構成する抵抗素子の抵抗値は、前記半導体集積回路の前記配線の各分枝の配線幅及び前記ビアの数から決定され、
前記検証手段は、前記ノード電流データと前記抵抗網データとから、前記配線の各分枝及び前記ビアを流れる電流の電流値を算出し、前記配線の各分枝及び前記ビアを流れる電流の電流値に基づいて前記半導体集積回路の配線の配線幅及び/又はビアの数の適正さを検証する
レイアウト検証装置。 - 請求項1乃至3のいずれかに記載のレイアウト検証装置であって、
更に、入力手段を備え、
前記電流経路は、前記入力手段に対するオペレータによる操作によって指定される
レイアウト検証装置。 - 変更回路図生成手段とシミュレーション手段と検証手段とを備えるレイアウト検証装置によって半導体集積回路のレイアウトを検証するレイアウト検証方法であって、
前記変更回路図生成手段が、前記半導体集積回路の回路図に対応する回路図データから、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データを生成するステップと、
前記シミュレーション手段が、前記変更回路図データに対して回路シミュレーションを行うステップと、
前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び/又はビアの数の適正さを検証する検証手段
とを具備し、
前記変更回路図データを生成するステップでは、前記回路図にESDサージが印加されたときに電流が流れる電流経路上に電流源を追加すると共に、前記電流経路上の素子の端子のうち前記電流経路から外れる端子に接続された抵抗素子を追加することによって前記回路図データから前記変更回路図データが生成される
レイアウト検証方法。 - コンピュータを、
半導体集積回路の回路図に対応する回路図データから、前記回路図に対して変更が行われた変更後回路図に対応する変更回路図データを生成する変更回路図生成手段と、
前記変更回路図データに対して回路シミュレーションを行うシミュレーション手段と、
前記回路シミュレーションの結果と前記半導体集積回路のレイアウトパターンを示すレイアウトデータとから、前記半導体集積回路の配線の配線幅及び/又はビアの数の適正さを検証する検証手段
として機能させるためのプログラムであって、
前記変更回路図データの前記回路図データからの生成は、前記回路図にESDサージが印加されたときに電流が流れる電流経路上に電流源を追加すると共に、前記電流経路上の素子の端子のうち前記電流経路から外れる端子に接続された抵抗素子を追加することによって行われる
プログラム。
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JP2008126036A JP2009276905A (ja) | 2008-05-13 | 2008-05-13 | レイアウト検証装置、レイアウト検証方法、及びプログラム |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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2008
- 2008-05-13 JP JP2008126036A patent/JP2009276905A/ja active Pending
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