JPH03123057A - レイアウトパターン検証方法 - Google Patents
レイアウトパターン検証方法Info
- Publication number
- JPH03123057A JPH03123057A JP1260806A JP26080689A JPH03123057A JP H03123057 A JPH03123057 A JP H03123057A JP 1260806 A JP1260806 A JP 1260806A JP 26080689 A JP26080689 A JP 26080689A JP H03123057 A JPH03123057 A JP H03123057A
- Authority
- JP
- Japan
- Prior art keywords
- data
- wiring
- information
- connection
- layout pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012795 verification Methods 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000010200 validation analysis Methods 0.000 claims description 2
- 238000013075 data extraction Methods 0.000 abstract 1
- 230000000007 visual effect Effects 0.000 abstract 1
- 238000000605 extraction Methods 0.000 description 14
- 239000000284 extract Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、配線名毎に検証ルールに基づいて、接続レイ
ヤ、接続端子違反等の検証を行なうレイアウトパターン
検証方法に関するものである。
ヤ、接続端子違反等の検証を行なうレイアウトパターン
検証方法に関するものである。
第４図は従来のレイアウトパターン検証方法の説明図で
ある。同図において、■はレイアウトパターンデータ、
２はレイアウトパターンデータ１からデバイス、回路接
続情報を抽出するためのテクノロジールール、３はテク
ノロジールール２を使ってレイアウトパターンデータ１
から電気的回路接続情報を抽出する情報抽出モジュール
、４は情報抽出モジュール３から抽出された電気的回路
接続情報抽出結果、５は電気的回路接続情報抽出結果４
の回路接続、電気的ルールをチエツクするだめの検証ル
ール、７は検証ルール５を使って電気的回路接続情報抽
出結果４の違反個所を解析しエラーを検出する検証モジ
ュール、８は検証モジュール７により検出されたエラー
結果、９はエラー結果８を表示する表示モジュールであ
る。
ある。同図において、■はレイアウトパターンデータ、
２はレイアウトパターンデータ１からデバイス、回路接
続情報を抽出するためのテクノロジールール、３はテク
ノロジールール２を使ってレイアウトパターンデータ１
から電気的回路接続情報を抽出する情報抽出モジュール
、４は情報抽出モジュール３から抽出された電気的回路
接続情報抽出結果、５は電気的回路接続情報抽出結果４
の回路接続、電気的ルールをチエツクするだめの検証ル
ール、７は検証ルール５を使って電気的回路接続情報抽
出結果４の違反個所を解析しエラーを検出する検証モジ
ュール、８は検証モジュール７により検出されたエラー
結果、９はエラー結果８を表示する表示モジュールであ
る。
従来の方法は、レイアウトパターンデータ１から、デバ
イス、回路接続情報を抽出するためのレイヤの関係を定
義したテクノロジールール２に従い、情報抽出モジュー
ル３により、電気的回路接枝情報抽出結果４を生成する
（第４図のステップ１１．１２）。その結果を回路接続
、電気的ルールを検証するための検証ルール５に従って
検証モジュール７で解析しくステップ１３）、ルール違
反のデータをエラーとしてエラー結果８を生成する（ス
テップ１４．１５）。生成されたエラー結果をエラー表
示モジュール９により表示するようになっている（ステ
ップ１６）。
イス、回路接続情報を抽出するためのレイヤの関係を定
義したテクノロジールール２に従い、情報抽出モジュー
ル３により、電気的回路接枝情報抽出結果４を生成する
（第４図のステップ１１．１２）。その結果を回路接続
、電気的ルールを検証するための検証ルール５に従って
検証モジュール７で解析しくステップ１３）、ルール違
反のデータをエラーとしてエラー結果８を生成する（ス
テップ１４．１５）。生成されたエラー結果をエラー表
示モジュール９により表示するようになっている（ステ
ップ１６）。
従来の検証方法は以上のように構成されているので、デ
バイス、回路接続情報しか抽出できず、主要な配線がど
の端子からどこの端子まで配線されているか、また複数
種、単数種のどんなレイヤでどのような順次で接続され
ているかを検証できないという問題があった。
バイス、回路接続情報しか抽出できず、主要な配線がど
の端子からどこの端子まで配線されているか、また複数
種、単数種のどんなレイヤでどのような順次で接続され
ているかを検証できないという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、検証したい配線名毎に使用レイ
ヤ、接続端子等のルール違反を検証することにある。
の目的とするところは、検証したい配線名毎に使用レイ
ヤ、接続端子等のルール違反を検証することにある。
このような目的を達成するために本発明は、配線基が認
識できる情報をもったレイアウトパターンデータから配
線に関する配線レイヤ情報、接続元／接続先デバイス端
子情報等の各種情報をレイヤとデバイスの関係等を定義
したテクノロジールールに基づいて抽出して記憶し、こ
の抽出し記憶した情報について各配線基や接続元／接続
先デバイス端子情報、使用すべき配線レイヤ情報を自由
に定義できる検証ルールに基づいて接続レイヤ使用違反
、接続端子違反等をエラーとして検出して記憶し、その
エラー個所を表示するようにしたものである。
識できる情報をもったレイアウトパターンデータから配
線に関する配線レイヤ情報、接続元／接続先デバイス端
子情報等の各種情報をレイヤとデバイスの関係等を定義
したテクノロジールールに基づいて抽出して記憶し、こ
の抽出し記憶した情報について各配線基や接続元／接続
先デバイス端子情報、使用すべき配線レイヤ情報を自由
に定義できる検証ルールに基づいて接続レイヤ使用違反
、接続端子違反等をエラーとして検出して記憶し、その
エラー個所を表示するようにしたものである。
本発明においては、テクノロジールールに従って配線の
使用レイヤ、接続端子情報等を抽出し、その結果を検証
モジュールにより配線毎に、使用しなければならないレ
イヤ、接続しなければならない端子等を記述した検証ル
ールを満足しているかを検証する。
使用レイヤ、接続端子情報等を抽出し、その結果を検証
モジュールにより配線毎に、使用しなければならないレ
イヤ、接続しなければならない端子等を記述した検証ル
ールを満足しているかを検証する。
第１図は本発明の一実施例の説明図である。同図におい
て、１は配線基を認識できる情報をもったレイアウトパ
ターンデータ、２はデバイス、回路接続および配線使用
レイヤ、接続端子情報等を抽出するためのテクノロジー
ルール、３はテクノロジールール２を使ってレイアウト
パターンデータ１から情報を抽出し記憶する情報抽出モ
ジュール、４は情報抽出モジュール３により抽出された
電気的回路接続情報および使用配線レイヤ情報等の情報
抽出結果、５は回路接続、電気的ルールを検証する第１
の検証ルール、６は配線名毎に使用すべき配線レイヤ、
接続すべきデバイス端子等を検証する第２の検証ルール
、７は検証ルール５゜６を使用して情報抽出結果４が正
しいかどうか解析し、エラーを検出する検証モジュール
、８は検証モジュール７により検出されたエラー結果、
９はエラー結果８を表示する表示モジュールである。
て、１は配線基を認識できる情報をもったレイアウトパ
ターンデータ、２はデバイス、回路接続および配線使用
レイヤ、接続端子情報等を抽出するためのテクノロジー
ルール、３はテクノロジールール２を使ってレイアウト
パターンデータ１から情報を抽出し記憶する情報抽出モ
ジュール、４は情報抽出モジュール３により抽出された
電気的回路接続情報および使用配線レイヤ情報等の情報
抽出結果、５は回路接続、電気的ルールを検証する第１
の検証ルール、６は配線名毎に使用すべき配線レイヤ、
接続すべきデバイス端子等を検証する第２の検証ルール
、７は検証ルール５゜６を使用して情報抽出結果４が正
しいかどうか解析し、エラーを検出する検証モジュール
、８は検証モジュール７により検出されたエラー結果、
９はエラー結果８を表示する表示モジュールである。
上記のように構成されたレイアウトパターン検証方法に
おいては、配線基が認識できる情報をもったレイアウト
パターンデータ１を、デバイス・回路接続情報、配線使
用レイヤ、接続端子情報等を抽出するためのテクノロジ
ールール２に基づいて、情報抽出モジュール３により電
気的回路接続情報、使用レイヤ情報等の情報抽出結果４
を生成する（第２図のステップ２１．２２）。生成され
た情報抽出結果４を検証ルール５，６に基づいて検証モ
ジュール７により解析しくステップ２３゜２４）、回路
接続、電気的ルール違反、配線名毎の配線使用レイヤ、
接続端子等違反を検出し、エラー結果８を生成する（ス
テップ２５．２６）。
おいては、配線基が認識できる情報をもったレイアウト
パターンデータ１を、デバイス・回路接続情報、配線使
用レイヤ、接続端子情報等を抽出するためのテクノロジ
ールール２に基づいて、情報抽出モジュール３により電
気的回路接続情報、使用レイヤ情報等の情報抽出結果４
を生成する（第２図のステップ２１．２２）。生成され
た情報抽出結果４を検証ルール５，６に基づいて検証モ
ジュール７により解析しくステップ２３゜２４）、回路
接続、電気的ルール違反、配線名毎の配線使用レイヤ、
接続端子等違反を検出し、エラー結果８を生成する（ス
テップ２５．２６）。
生成されたエラー結果８を表示モジュール９を用いてエ
ラー個所を表示する（ステップ２７）。
ラー個所を表示する（ステップ２７）。
表に検証ルールの例を示す。表においてＰＡＤとは、半
導体集積回路の外部入出力用端子のことである。
導体集積回路の外部入出力用端子のことである。
なお、上記実施例では検証ルールを分けて示したが、１
つにしても同様である。
つにしても同様である。
以上説明したように本発明は、配線基が認識できる情報
をもったレイアウトパターンデータから配線に関する各
種情報をテクノロジールールに基づいて抽出して記憶し
、この抽出し記憶した情報について検証ルールに基づい
て接続レイヤ使用違反等をエラーとして検出して記憶し
、このエラー個所を表示するようにしたことにより、抵
抗成分が太き（回路の特性上使用できないレイヤで接続
されている配線の検出、接続されてはいけない端子に接
続されている配線の検出等、従来は目視でしか検証でき
なかったエラーの早期発見ができるという効果がある。
をもったレイアウトパターンデータから配線に関する各
種情報をテクノロジールールに基づいて抽出して記憶し
、この抽出し記憶した情報について検証ルールに基づい
て接続レイヤ使用違反等をエラーとして検出して記憶し
、このエラー個所を表示するようにしたことにより、抵
抗成分が太き（回路の特性上使用できないレイヤで接続
されている配線の検出、接続されてはいけない端子に接
続されている配線の検出等、従来は目視でしか検証でき
なかったエラーの早期発見ができるという効果がある。
第１図は本発明によるレイアウトパターン検証方法の説
明図、第２図は第１図の動作を示すフローチャート、第
３図は従来のレイアウトパターン検証方法の説明図、第
４図は第３図の動作を示すフローチャートである。
明図、第２図は第１図の動作を示すフローチャート、第
３図は従来のレイアウトパターン検証方法の説明図、第
４図は第３図の動作を示すフローチャートである。
Claims (1)
- 配線名が認識できる情報をもったレイアウトパターンデ
ータから前記配線に関する配線レイヤ情報、接続元／接
続先デバイス端子情報等の各種情報をレイヤとデバイス
の関係等を定義したテクノロジールールに基づいて抽出
して記憶し、この抽出し記憶した情報について各配線名
や接続元／接続先デバイス端子情報、使用すべき配線レ
イヤ情報を自由に定義できる検証ルールに基づいて接続
レイヤ使用違反、接続端子違反等をエラーとして検出し
て記憶し、前記エラー個所を表示することを特徴とする
レイアウトパターン検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260806A JPH03123057A (ja) | 1989-10-04 | 1989-10-04 | レイアウトパターン検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260806A JPH03123057A (ja) | 1989-10-04 | 1989-10-04 | レイアウトパターン検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03123057A true JPH03123057A (ja) | 1991-05-24 |
Family
ID=17353010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260806A Pending JPH03123057A (ja) | 1989-10-04 | 1989-10-04 | レイアウトパターン検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03123057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020725A (ja) * | 2007-07-12 | 2009-01-29 | Sanyo Electric Co Ltd | レイアウトデータの検証方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232740A (ja) * | 1988-03-14 | 1989-09-18 | Matsushita Electric Ind Co Ltd | 図形接続検証システム |
-
1989
- 1989-10-04 JP JP1260806A patent/JPH03123057A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232740A (ja) * | 1988-03-14 | 1989-09-18 | Matsushita Electric Ind Co Ltd | 図形接続検証システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020725A (ja) * | 2007-07-12 | 2009-01-29 | Sanyo Electric Co Ltd | レイアウトデータの検証方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7430729B2 (en) | Design rule report utility | |
| CN103810316B (zh) | 降低寄生失配的方法 | |
| JPH03123057A (ja) | レイアウトパターン検証方法 | |
| JP3605822B2 (ja) | プリント配線基板のジャンパ布線方法および装置 | |
| JP3148180B2 (ja) | 半導体集積回路のレイアウト検証方法とレイアウト検証装置 | |
| JP2848305B2 (ja) | レイアウトパターン検証方法 | |
| JP2000035982A (ja) | Ｌｓｉ設計用検証装置 | |
| JPS6126243A (ja) | Ｌｓｉア−トワ−クデ−タの回路接続照合出力装置 | |
| JP2830563B2 (ja) | 回路図作成装置 | |
| JP2000124320A (ja) | レイアウト検証方法およびレイアウト検証装置 | |
| JPH04111074A (ja) | 論理回路実装設計の基板回路配線処理装置 | |
| JPH06348781A (ja) | レイアウト検証装置 | |
| JPH03214651A (ja) | レイアウトパターン検証方法 | |
| JP3131047B2 (ja) | 配線試験方法 | |
| JP2827721B2 (ja) | 半導体集積回路マスクパターン誤り検出方法 | |
| JPH0567680A (ja) | 寄生デバイス情報抽出装置 | |
| JP2004266004A (ja) | 半導体集積回路のレイアウト検証方法 | |
| JP2720799B2 (ja) | 回路図のｃａｄ入力システムにおける空きゲート処理方法 | |
| JPH03208177A (ja) | レイアウト検証装置 | |
| JPH11110430A (ja) | 論理シミュレーションにおける波形情報表示方式 | |
| US7136714B2 (en) | Procedure for determining modifications made to an electronic card and methods of fabricating an electronic card and an item equipment provided with an electronic card | |
| JPH0442374A (ja) | 寄生要素表示方法 | |
| JPH02196376A (ja) | Ｅｗｓ回路図エディタ | |
| JPWO2005081143A1 (ja) | プリント基板の電源分離チェック装置および方法 | |
| JPH05101129A (ja) | 論理検証方法 |