JP2002297686A - フロアプラン作成装置および作成方法 - Google Patents

Abstract

(57)【要約】 【課題】中間ブロック同士の間で、クロック信号の遅延
時間にばらつきのないフロアプランを短時間で作成する
ことができるようにする。 【解決手段】半導体集積回路のネットリストを論理的に
階層分割して得られる複数のグループのグループ分けの
情報を入力し、各々のグループ毎に、クロック信号を探
索して、グループ内に含まれるレジスタの個数を算出す
ると共に、グループに含まれるセルを物理的に配置した
時のブロックの面積を算出し、グループ内に含まれるレ
ジスタの個数とグループに対応するブロックの面積か
ら、ブロックの面積とグループに含まれるレジスタの個
数をパラメータとして統計的に求められた、レジスタを
駆動するクロック信号の予測遅延値のライブラリを参照
して、グループに対応するブロック内でのクロック信号
の予測遅延値を補間演算し、全てのブロックに含まれる
レジスタの個数とクロック信号の予測遅延値を表示す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
レイアウトパターンを作成するためのフロアプランを作
成する装置およびその作成方法に関するものである。

【０００２】

【従来の技術】半導体集積回路の回路規模が大きくなる
と、半導体チップ全体を一度に自動配置配線することが
困難になる。この場合、半導体チップを複数の中間ブロ
ックに分割し、これら複数の中間ブロックと中間ブロッ
ク同士を接続した１つのトップ階層（トップレベル）と
いうように階層的にネットリスト（回路接続情報）を分
割し、それぞれの中間ブロックを自動配置配線した後
に、トップ階層の自動配置配線を行うという、いわゆる
階層レイアウトを行うことになる。

【０００３】ところで、例えば中間ブロック内の自動配
置配線を行う時には、クロックツリー合成が行われる。
このクロックツリー合成は、セルを自動配置して、クロ
ック信号が供給される各レジスタの位置（物理的な配
置）が確定した後で、セル間の自動配線を行う前に、ク
ロック信号の供給元から各中間ブロックに含まれる各レ
ジスタのクロック入力端子までの遅延時間を短く、かつ
均一にするために行われる。

【０００４】ところで、階層レイアウトの場合には、各
中間ブロックが独立に自動配置配線されるので、前述の
クロックツリー合成は、各中間ブロック内とトップ階層
の２段階で行われる。この時、クロック供給元から各中
間ブロックの末端のレジスタまでの遅延時間を揃えるた
めには、全ての中間ブロック同士でクロック信号の遅延
時間を可能な限り揃え、かつトップ階層でも各中間ブロ
ックへのクロック信号の遅延時間を揃えるようにクロッ
クツリー合成を行う必要がある。

【０００５】その理由は、中間ブロック内のクロック信
号の遅延時間が中間ブロック同士の間でばらついている
場合、トップ階層でのクロックツリー合成によって、ク
ロック信号の供給元から各中間ブロックに含まれる末端
の各レジスタまでの遅延時間を揃えるのは困難だからで
ある。

【０００６】このように、各中間ブロック内での遅延時
間とトップ階層での各中間ブロックへのクロック信号の
遅延時間の両方を揃えることによって、クロック信号の
供給元から末端の各レジスタまでの遅延時間を揃え、ブ
ロック間に跨がるレジスタ間のクロックスキューを極力
抑えることができ、各中間ブロック間のタイミングエラ
ーが発生しにくくなる。

【０００７】ここで、クロックツリー合成で各中間ブロ
ック同士のクロック信号の遅延時間を揃えるためには、
各中間ブロックの規模が同程度で、レジスタが配置され
る領域の面積が同程度である必要があり、かつ、クロッ
クツリーの段数が同じである必要がある。なお、クロッ
クの段数は、中間ブロック内に含まれるレジスタ数に依
存する。

【０００８】この条件をある程度満足するように、フロ
アプラン作成装置でブロック分けを行うことになるが、
従来のフロアプラン作成装置では、中間ブロック毎にレ
ジスタ数を表示する機能を持っておらず、例えば各中間
ブロックの回路規模をレポートする機能だけを備えてい
るのが一般的である。従って、従来のフロアプラン作成
装置では、各中間ブロックの回路規模を揃えるように階
層分割が行われている。

【０００９】しかし、各中間ブロック毎の回路規模に対
するレジスタ数の割合は中間ブロック毎に様々であるか
ら、回路規模を揃えてもレジスタ数が揃うことはあり得
ない。言い換えると、各中間ブロックの回路規模を揃え
ることにより、レジスタの配置領域の面積を揃えること
はできるが、そこに含まれるレジスタ数は異なる。ま
た、同じ面積であっても、レジスタ数が多ければ、クロ
ックツリーの段数が増え、クロック信号の遅延時間は増
大する。

【００１０】また、仮にフロアプラン作成装置が各中間
ブロックに含まれるレジスタ数をレポートでき、同程度
のレジスタ数になるように階層分割することができたと
しても、逆に、中間ブロックの回路規模（＝配置領域の
面積）が揃うとは限らない。言い換えると、同程度のレ
ジスタ数に揃えることによりクロックツリーの段数を揃
えることはできても、レジスタが配置される領域の面積
が大きくなればクロック信号の遅延時間は増大すること
になる。

【００１１】従って、現状のフロアプラン作成装置を用
いて、例えば回路規模を揃えるように階層分割を行った
場合、実際に階層分割を行って、一度各中間ブロック毎
の独立したデータベース（ネットリスト）を作成し、さ
らに各ブロック毎に、セルを配置した後にクロックツリ
ー合成を行って、中間ブロック同士の間でクロック信号
の遅延時間が揃っているかどうかを確認する必要があ
り、時間がかかるという問題がある。

【００１２】クロックツリー合成では、クロックツリー
を構成するのに必要最小限の遅延時間よりも遅延時間を
増やす方向にクロックツリーを構成することは可能であ
る。従って、全ての中間ブロックのクロックツリー合成
を完了し、その中で最大となったクロック信号の遅延時
間に合わせて、その他の中間ブロックに対して再度クロ
ックツリー合成を行うことによりクロック信号の遅延時
間を揃えることは可能である。

【００１３】しかし、クロック信号の遅延時間が最大の
中間ブロック以外の中間ブロックのクロックツリー合成
を全てやり直すことになるため、これらの中間ブロック
は２度手間になり、その分の時間もかかるという問題が
ある。また、階層レイアウトのメリットは各中間ブロッ
ク毎に作業を分担できることにあるが、全ての中間ブロ
ックでクロックツリー合成をした結果を得てからでなけ
れば、それから先の作業には進めないという問題もあ
る。

【００１４】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、中間ブロック同士の
間で、クロック信号の遅延時間にばらつきのないフロア
プランを短時間で作成することができるフロアプラン作
成装置および作成方法を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体集積回路のネットリストを論理的
に階層分割して得られる複数のグループのグループ分け
の情報を入力するための入力手段と、前記グループに含
まれるセルを物理的に配置した時のブロックの面積と前
記グループに含まれるレジスタの個数をパラメータとし
て統計的に求められた、前記レジスタを駆動するクロッ
ク信号の予測遅延値のライブラリを記憶する記憶手段
と、各々の前記グループ毎に、前記クロック信号を探索
して、前記グループ内に含まれるレジスタの個数を算出
すると共に、前記グループに対応するブロックの面積を
算出し、前記グループ内に含まれるレジスタの個数と前
記グループに対応するブロックの面積から、前記ライブ
ラリを参照して、前記グループに対応する前記ブロック
内での前記クロック信号の予測遅延値を補間演算する演
算手段と、全ての前記ブロックに含まれる前記レジスタ
の個数と前記クロック信号の予測遅延値を表示する表示
手段とを備えていることを特徴とするフロアプラン作成
装置を提供するものである。

【００１６】また、本発明は、半導体集積回路のネット
リストを論理的に階層分割して得られる複数のグループ
のグループ分けの情報を入力し、各々の前記グループ毎
に、クロック信号を探索して、前記グループ内に含まれ
るレジスタの個数を算出すると共に、前記グループに含
まれるセルを物理的に配置した時のブロックの面積を算
出し、前記グループ内に含まれるレジスタの個数と前記
グループに対応するブロックの面積から、ブロックの面
積とグループに含まれるレジスタの個数をパラメータと
して統計的に求められた、前記レジスタを駆動するクロ
ック信号の予測遅延値のライブラリを参照して、前記グ
ループに対応する前記ブロック内での前記クロック信号
の予測遅延値を補間演算し、全ての前記ブロックに含ま
れる前記レジスタの個数と前記クロック信号の予測遅延
値を表示することを特徴とするフロアプラン作成方法を
提供する。

【００１７】ここで、前記ブロック間の前記クロック信
号の予測遅延値のばらつきが、所定値よりも大きい場合
には前記グループ分けの情報を入力し直すのが好まし
い。

【００１８】また、上記に記載のフロアプラン作成方法
であって、さらに、前記グループ分けの情報に従って、
前記半導体集積回路のネットリストの階層分割を行い、
前記クロック信号の予測遅延値が最大であるブロックの
セルを配置してクロックツリー合成を行って、当該クロ
ック信号の予測遅延値が最大であるブロック内での前記
クロック信号の遅延値を算出し、前記クロック信号の予
測遅延値が最大であるブロック内での前記クロック信号
の遅延値を用いて、他のブロックのクロックツリー合成
を行うのが好ましい。

【００１９】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のフロアプラン作成装置および
作成方法を詳細に説明する。

【００２０】図１は、本発明のフロアプラン作成装置の
構成を表す一実施例のブロック概念図である。同図に示
すフロアプラン作成装置１０は、本発明のフロアプラン
作成方法に従って、半導体集積回路のネットリスト（回
路接続情報）を階層分割して得られる各グループに対応
した中間ブロックに含まれるレジスタ数とクロック信号
の予測遅延値を表示するもので、入力手段１２と、記憶
手段１４と、演算手段１６と、表示手段１８とを備えて
いる。

【００２１】ここで、前述のグループとは、ネットリス
トを論理的に階層分割して得られる複数のグループのこ
とであり、中間ブロックとは、各グループをそれぞれ
形、大きさが固定のブロック（セル）に変換し、物理的
に配置した時のブロックのことである。なお、本発明の
フロアプラン作成装置の具体的な実現方法は何ら限定さ
れないが、好ましくは、例えばパーソナルコンピュータ
等のコンピュータ上で動作するソフトウェアプログラム
によって実現可能である。

【００２２】図示例のフロアプラン作成装置１０におい
て、まず、入力手段１２は、半導体集積回路のレイアウ
トパターンのフロアプランの設計者が、このフロアプラ
ン作成装置１０に対してグループ分けの情報を入力する
ための部位であり、例えばキーボードやマウス等を一例
として挙げることができる。

【００２３】続いて、記憶手段１４は、クロック信号の
予測遅延値のライブラリを記憶しておくための部位であ
り、例えばハードディスク等を一例として挙げることが
できる。

【００２４】ここで、クロックツリー合成時に作成され
るクロック信号の予測遅延値は、一般的に、中間ブロッ
クの面積とクロックツリーの段数（中間ブロックに含ま
れるレジスタ数により決定される）によって２次元的に
決定される。前述のライブラリは、図２に示すように、
中間ブロックの面積とレジスタ数をパラメータとして、
これらの所定の一定単位毎に、クロック信号の予測遅延
値を統計的に求め、２次元テーブルの形で記憶手段１４
に記憶したものである。

【００２５】続いて、演算手段１６は、各グループ毎
に、クロック信号を探索して、グループ内に含まれるレ
ジスタ数を算出すると共に、グループに対応する中間ブ
ロックの面積を算出し、これら各グループのレジスタ数
と中間ブロックの面積から、前述のクロック信号の予測
遅延値のライブラリを参照して、各グループに対応する
中間ブロック内でのクロック信号の予測遅延値を補間演
算する部位であり、例えばマイクロプロセッサ等を例示
することができる。

【００２６】最後に、表示手段１８は、演算手段１６に
より算出された、全ての中間ブロックのレジスタ数とク
ロック信号の予測遅延値を表示する部位であり、例えば
ＣＲＴ（ブラウン管表示装置）やＬＣＤ（液晶表示装
置）等を例示することができる。

【００２７】なお、入力手段１２、記憶手段１４、演算
手段１６および表示手段１８の具体的な実現手段は何ら
限定されず、同様の機能を果す従来公知のものがいずれ
も利用可能である。

【００２８】次に、図３のフローチャートを参照しなが
ら、本発明のフロアプラン作成方法に従って、本発明の
フロアプラン作成装置１０の動作を説明する。

【００２９】フロアプラン作成装置１０では、本発明の
フロアプラン作成方法に従って、まず、半導体集積回路
のネットリストの情報が読み込まれ、その階層分割の対
象となるグループ分けの情報が入力される（Ｓ１）。こ
の工程は、フロアプランの設計者が、入力手段１２を用
いて、処理対象のネットリストの情報を指定してフロア
プラン作成装置１０へ読み込んだ後、各グループに含ま
れる半導体集積回路の部位を指定することにより行われ
る。

【００３０】これにより、半導体集積回路のネットリス
トは、論理的に階層分割された複数のグループと、これ
らのグループ同士の間の接続情報を含むトップ階層（ト
ップレベル）とに分割される。

【００３１】続いて、演算手段１６により、このグルー
プ分けの情報に従って、各々のグループに対応する中間
ブロックの面積が算出される（Ｓ２）。中間ブロックの
面積は、例えばグループに含まれる回路の規模（ゲート
数）とその面積使用率に基づいて一意的に決定される。
例えば、面積使用率が６０％である場合、中間ブロック
の面積は、グループに含まれる回路のゲート数に、面積
使用率の逆数である１００／６０をかけ算した値とな
る。

【００３２】ここで、クロック信号の供給元の情報（例
えば、ネットの情報）が指定される（Ｓ３）。これは、
本実施例では、設計者が、入力手段１２を用いて、クロ
ック信号の供給元のネットを指定することにより行われ
る。

【００３３】ブロック分けの情報とクロック信号の供給
元の情報が入力された後、演算手段１６により、ネット
リストの情報に基づいて、クロック信号の供給元から各
グループ内に含まれる各々のレジスタまでの接続が探索
され、グループ分けの情報に基づいて、このクロック信
号によって駆動されるレジスタの個数が各グループ毎に
算出される（Ｓ４）。

【００３４】なお、前述の中間ブロックの面積の算出
と、レジスタ数の算出はどちらが先に行われてもよい。
また、クロック信号の供給元の指定は、本実施例のよう
に、設計者が行ってもよいし、フロアプラン作成装置
が、クロック信号の名称や、使用されているクロックバ
ッファ等の種類に応じて自動的に検出するようにしても
よい。

【００３５】続いて、中間ブロックの面積とレジスタ数
が算出された後、演算手段１６により、記憶手段１４に
記憶されているクロック信号の予測遅延値のライブラリ
を参照して、各グループ毎に、算出されたレジスタ数と
中間ブロックの面積の情報から、前述のライブラリに登
録されている、中間ブロックの面積とレジスタ数をパラ
メータとする２次元テーブルに基づいて、クロック信号
の予測遅延値が補間演算される（Ｓ５）。

【００３６】そして、全ての中間ブロックについて、表
示手段１８上に表示された各グループの矩形内に、各々
対応するグループに対応する中間ブロックに含まれるレ
ジスタ数とクロック信号の予測遅延値が表示される（Ｓ
６）。これにより、設計者は、現状のグループ分けで、
各中間ブロックのクロック信号の遅延値がどの程度揃っ
ているのか（ばらついているのか）を判断することがで
きる。

【００３７】ここで、ステップＳ７において、フロアプ
ランの設計者の判断により、ブロック間のクロック信号
の遅延値のばらつきが所定の範囲を超えていれば（Ｎ
Ｏ）、ステップＳ１へ戻ってグループ分けの情報が入力
し直され、所定範囲内であれば（ＹＥＳ）、現状のグル
ープ分けの情報に従って階層分割（ブロック分割）が行
われる（Ｓ８）。なお、前述の所定値は何ら限定され
ず、フロアプランの設計者が、設計上必要な値を判断す
るようにすればよい。

【００３８】階層分割の後、全てのグループに対応した
中間ブロックの中で、クロック信号の予測遅延値が最大
の中間ブロックについて、セルが配置され、クロックツ
リー合成が行われる（Ｓ９）。その後、この中間ブロッ
クのクロック信号の遅延値を、これ以外の他の中間ブロ
ックでのクロックツリー合成の際のクロック信号の遅延
値の要求値として与えて、他の中間ブロックのクロック
ツリー合成が行われる（Ｓ１０）。

【００３９】これにより、各々の中間ブロック内でのク
ロック信号の遅延値をほぼ同一にすることができるし、
そのための階層分割のプランを早期に得ることができ
る。また、見積りだけのための無駄なクロックツリー合
成の作業が不要となり、設計期間を大幅に短縮すること
ができる。

【００４０】本発明のフロアプラン作成装置および作成
方法は、基本的に以上のようなものである。以上、本発
明のフロアプラン作成装置および作成方法について詳細
に説明したが、本発明は上記実施例に限定されず、本発
明の主旨を逸脱しない範囲において、種々の改良や変更
をしてもよいのはもちろんである。

【００４１】

【発明の効果】以上詳細に説明した様に、本発明のフロ
アプラン作成装置および作成方法は、グループ分けの情
報を入力し、各々のグループ毎に、クロック信号を探索
して、グループ内に含まれるレジスタの個数を算出する
と共に、グループに対応するブロックの面積を算出し、
グループ内に含まれるレジスタの個数とグループに対応
するブロックの面積から、クロック信号の予測遅延値の
ライブラリを参照して、グループに対応するブロック内
でのクロック信号の予測遅延値を補間演算し、全てのブ
ロックに含まれるレジスタの個数とクロック信号の予測
遅延値を表示するようにしたものである。これにより、
本発明のフロアプラン作成装置および作成方法によれ
ば、各ブロック内に含まれるレジスタの個数とブロック
の面積から、各ブロックのクロック信号の予測遅延値を
見積もることにより、階層レイアウトで行う階層的なク
ロックツリー合成で、ブロック間のクロック信号の遅延
時間のばらつきを抑え易い階層分割のプランを設計の早
期で得ることができるし、ブロック間のクロック信号の
遅延時間のばらつきの極めて少ないフロアプランを得る
ことができるという効果がある。

【図面の簡単な説明】

【図１】 本発明のフロアプラン作成装置の一実施例の
構成回路図である。

【図２】 クロック信号の予測遅延値のライブラリの一
実施例の概念図である。

【図３】 本発明のフロアプラン作成方法の各工程を表
す一実施例のフローチャートである。

【符号の説明】

１０ フロアプラン作成装置 １２ 入力手段 １４ 記憶手段 １６ 演算手段 １８ 表示手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 17/50 Ｇ０６Ｆ 17/50 ６５８Ｕ Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｗ 27/04 Ｃ 21/822 27/04 Ｄ Ｆターム(参考） 5B046 AA08 BA04 DA01 GA01 JA01 KA06 5F038 CA17 CD06 CD09 EZ09 EZ20 5F064 DD03 DD04 DD07 DD50 EE47 EE54 HH02 HH06 HH10 HH12 HH14

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体集積回路のネットリストを論理的に
   階層分割して得られる複数のグループのグループ分けの
   情報を入力するための入力手段と、 前記グループに含まれるセルを物理的に配置した時のブ
   ロックの面積と前記グループに含まれるレジスタの個数
   をパラメータとして統計的に求められた、前記レジスタ
   を駆動するクロック信号の予測遅延値のライブラリを記
   憶する記憶手段と、 各々の前記グループ毎に、前記クロック信号を探索し
   て、前記グループ内に含まれるレジスタの個数を算出す
   ると共に、前記グループに対応するブロックの面積を算
   出し、前記グループ内に含まれるレジスタの個数と前記
   グループに対応するブロックの面積から、前記ライブラ
   リを参照して、前記グループに対応する前記ブロック内
   での前記クロック信号の予測遅延値を補間演算する演算
   手段と、 全ての前記ブロックに含まれる前記レジスタの個数と前
   記クロック信号の予測遅延値を表示する表示手段とを備
   えていることを特徴とするフロアプラン作成装置。
2. 【請求項２】半導体集積回路のネットリストを論理的に
   階層分割して得られる複数のグループのグループ分けの
   情報を入力し、 各々の前記グループ毎に、クロック信号を探索して、前
   記グループ内に含まれるレジスタの個数を算出すると共
   に、前記グループに含まれるセルを物理的に配置した時
   のブロックの面積を算出し、 前記グループ内に含まれるレジスタの個数と前記グルー
   プに対応するブロックの面積から、ブロックの面積とグ
   ループに含まれるレジスタの個数をパラメータとして統
   計的に求められた、前記レジスタを駆動するクロック信
   号の予測遅延値のライブラリを参照して、前記グループ
   に対応する前記ブロック内での前記クロック信号の予測
   遅延値を補間演算し、 全ての前記ブロックに含まれる前記レジスタの個数と前
   記クロック信号の予測遅延値を表示することを特徴とす
   るフロアプラン作成方法。