CN115799322A - 半导体结构及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000002360 preparation method Methods 0.000 title abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 97
- 238000002955 isolation Methods 0.000 claims abstract description 52
- 239000000463 material Substances 0.000 claims abstract description 29
- 230000003647 oxidation Effects 0.000 claims abstract description 18
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 54
- 238000000605 extraction Methods 0.000 claims description 35
- 238000011049 filling Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 172
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 9
- 238000004140 cleaning Methods 0.000 description 9
- 238000012360 testing method Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 241001391944 Commicarpus scandens Species 0.000 description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
Images
Landscapes
- Element Separation (AREA)
Abstract
本申请涉及一种半导体结构及其制备方法。所述半导体结构的制备方法包括：衬底内形成有浅沟槽隔离结构，浅沟槽隔离结构自衬底内向上延伸，具有凸出于衬底上的第一凸出部。局部氧化材料层位于有源区与浅沟槽隔离结构的交界处，具有凸出于有源区上表面的第二凸出部。牺牲氧化层位于有源区的上表面，并与局部氧化材料层相接触。去除牺牲氧化层和第二凸出部，以形成局部氧化层，并于第一凸出部朝向局部氧化层的侧壁形成凹槽。栅氧化层位于有源区的上表面，并与局部氧化层相接触。栅极至少位于栅氧化层的上表面，且填满凹槽。上述半导体结构的制备方法通过优化半导体结构，提高了半导体器件的可靠性，进而降低了半导体器件的失效率。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体加工技术的不断发展，半导体器件由于其更小的体积、更高的性能、更高的转换效率在电子、通讯等领域得到越来越多的应用。
然而，随着半导体器件尺寸的减小，栅氧化层的可靠性一直是各种芯片工艺平台开发的重点和难点。在小尺寸半导体器件的制备工艺中，当湿法刻蚀去除牺牲氧化层时容易导致浅沟槽隔离结构的拐角处凹陷，从而导致有源区角上生成的栅氧化层偏薄。在半导体器件的可靠性测试过程中，有源区角上的栅氧化层很容易被击穿。
因此，如何优化半导体结构，以提高栅氧化层的耐压能力，进而提高半导体器件的可靠性是亟需解决的问题。
发明内容
基于此，有必要提供一种半导体结构及其制备方法，以通过优化半导体结构，提高栅氧化层的耐压能力，进而提高半导体器件的可靠性。
一方面，本申请实施例提供了一种半导体结构的制备方法，包括以下步骤：提供衬底，衬底内形成有浅沟槽隔离结构，浅沟槽隔离结构自衬底内向上延伸，具有凸出于衬底上的第一凸出部。浅沟槽隔离结构于衬底内隔离出多个间隔排布的有源区。形成局部氧化材料层，局部氧化材料层位于有源区与浅沟槽隔离结构的交界处，嵌入有源区内，具有凸出于有源区上表面的第二凸出部。形成牺牲氧化层，牺牲氧化层位于有源区的上表面，且位于局部氧化材料层远离浅沟槽隔离结构的一侧，并与局部氧化材料层相接触。去除牺牲氧化层和第二凸出部，以形成局部氧化层，并于第一凸出部朝向局部氧化层的侧壁形成凹槽。形成栅氧化层，栅氧化层位于有源区的上表面，且位于局部氧化层远离浅沟槽隔离结构的一侧，并与局部氧化层相接触。形成栅极，栅极至少位于栅氧化层的上表面，且填满凹槽。
本申请实施例中，半导体结构采用如上方法制备。本申请首先通过在有源区内形成延伸至有源区上表面的局部氧化层，局部氧化层位于有源区与浅沟槽隔离结构的交界处。其次，形成局部氧化层后，在有源区的上表面形成与局部氧化层相接触的栅氧化层，以及在栅氧化层的上表面形成填满凹槽的栅极。如此，局部氧化层的存在增加了有源区角上与栅极之间的氧化层厚度，使得在半导体器件的可靠性测试过程中，有源区角上的氧化层不易被击穿，从而提高了栅氧化层的耐压能力。因此，上述半导体结构的制备方法在没有增加掩模使用的前提下，通过优化半导体结构，提高了栅氧化层的耐压能力，从而提高了半导体器件的可靠性，进而降低了半导体器件的失效率。
可选地，去除牺牲氧化层包括：采用湿法刻蚀工艺去除牺牲氧化层。
可选地，形成局部氧化材料层包括：采用选择性氧化工艺形成局部氧化材料层。
本申请实施例中，选择性氧化工艺是双极型-CMOS-DMOS(Bipolar-CMOS-DMOS，简称BCD)工艺必须的常规制程，因此，选择性氧化工艺形成局部氧化材料层，无需增加掩模的使用，也无需额外工艺制程，后续进行正常的工艺流程即可得到优化后的半导体结构。
可选地，栅极至少位于栅氧化层的上表面，且填满凹槽包括：栅极自栅氧化层的上表面经由局部氧化层的上表面延伸至第一凸出部的上表面。
可选地，形成栅极之后还包括：于有源区内形成源区及漏区，源区和漏区分别位于栅极相对的两侧；于衬底上形成源区引出电极、漏区引出电极及栅极引出电极，源区引出电极与源区相接触，漏区引出电极与漏区相接触，栅极引出电极与栅极相接触。
另一方面，本申请实施例还提供了一种半导体结构，包括：衬底，衬底内具有浅沟槽隔离结构，浅沟槽隔离结构自衬底内向上延伸，具有凸出于衬底上的第一凸出部；浅沟槽隔离结构于衬底内隔离出多个间隔排布的有源区。局部氧化层，局部氧化层位于有源区与浅沟槽隔离结构的交界处，嵌入有源区内；第一凸出部朝向局部氧化层的侧壁具有凹槽。栅氧化层，栅氧化层位于有源区的上表面，且位于局部氧化层远离浅沟槽隔离结构的一侧，并与局部氧化层相接触。栅极，栅极至少位于栅氧化层的上表面，且填满凹槽。
本申请实施例中，半导体结构采用如上结构。本申请在有源区与浅沟槽隔离结构的交界处增加局部氧化层，而且，栅氧化层位于有源区的上表面并与局部氧化层相接触，以及栅极在栅氧化层的上表面且填满凹槽。如此，局部氧化层的存在增加了有源区角上与栅极之间的氧化层厚度，使得在半导体器件的可靠性测试过程中，有源区角上的氧化层不易被击穿，提高了栅氧化层的耐压能力，从而提高了半导体器件的可靠性，进而降低了半导体器件的失效率。
可选地，栅极至少位于栅氧化层的上表面，且填满凹槽包括：栅极自栅氧化层的上表面经由局部氧化层的上表面延伸至第一凸出部的上表面。
可选地，半导体结构还包括：源区，位于有源区内，且位于栅极的一侧；漏区，位于有源区内，且位于栅极远离源区的一侧；源区引出电极，位于源区上，与源区相接触；漏区引出电极，位于漏区上，与漏区相接触；栅极引出电极，位于栅极上，与栅极相接触。
可选地，栅极引出电极位于第一凸出部的正上方。
可选地，源区的数量和漏区的数量均为多个，多个源区及多个漏区沿栅极延伸的方向间隔排布。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种半导体结构的电子显微镜图；
图2为本申请一实施例中提供的半导体结构制备方法的流程图；
图3为本申请一实施例中提供的半导体结构制备方法中S10所得结构的剖面结构示意图；
图4为本申请一实施例中提供的半导体结构制备方法中S20所得结构的剖面结构示意图；
图5为本申请一实施例中提供的半导体结构制备方法中S20所得结构的俯视结构示意图；
图6为本申请一实施例中提供的半导体结构制备方法中S30所得结构的剖面结构示意图；
图7为本申请一实施例中提供的半导体结构制备方法中S40所得结构的剖面结构示意图；
图8为本申请一实施例中提供的半导体结构制备方法中S50所得结构的剖面结构示意图；
图9为本申请一实施例中提供的半导体结构制备方法中S60所得结构的剖面结构示意图；
图10为本申请一实施例中提供的半导体结构制备方法中形成源区引出电极、漏区引出电极以及栅极引出电极后所得结构的俯视结构示意图。
附图标记说明：
1-衬底；10、10’-有源区；11、11’-浅沟槽隔离结构；111-第一凸出部；
200-局部氧化材料层；201-第二凸出部；20-局部氧化层；30-牺牲氧化层；40、40’-栅氧化层；50-栅极；
A-源区；B-漏区；101-源区引出电极；102-漏区引出电极；501-栅极引出电极。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在此使用时，“沉积”工艺包括但不限于物理气相沉积(Physical VaporDeposition，简称PVD)、化学气相沉积(Chemical Vapor Deposition，简称CVD)或原子层沉积(Atomic Layer Deposition，简称ALD)。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
随着半导体加工技术的不断发展，半导体器件由于其更小的体积、更高的性能、更高的转换效率在电子、通讯等领域得到越来越多的应用。
然而，随着半导体器件尺寸的减小，栅氧化层的可靠性一直是各种芯片工艺平台开发的重点和难点。在小尺寸半导体器件的制备工艺中，当湿法刻蚀去除牺牲氧化层时容易导致浅沟槽隔离结构的拐角处凹陷，从而导致有源区角上生成的栅氧化层偏薄。在半导体器件的可靠性测试过程中，有源区角上的栅氧化层很容易被击穿。
以栅氧化层的厚度为0.15μm为例，如图1所示，去除牺牲氧化层之后，浅沟槽隔离结构11’的拐角处容易出现凹陷，从而导致有源区10’角上生成的栅氧化层偏薄，仅有7.283nm，而有源区10’中心位置的栅氧化层40’为13.35nm，也即，有源区10’角上生成的栅氧化层40’比中心位置少了6.067nm，因此可靠性测试过程中有源区10’角上生成的栅氧化层40’成为最易击穿点。
因此，如何优化半导体结构，以提高栅氧化层的耐压能力，进而提高半导体器件的可靠性是亟需解决的问题。
基于此，本申请实施例有必要提供一种半导体结构及其制备方法，以通过优化半导体结构，提高栅氧化层的耐压能力，进而提高半导体器件的可靠性。
请参阅图2，本申请实施例提供了一种半导体结构的制备方法，包括以下步骤：
S10：提供衬底，衬底内形成有浅沟槽隔离结构，浅沟槽隔离结构自衬底内向上延伸，具有凸出于衬底上的第一凸出部；浅沟槽隔离结构于衬底内隔离出多个间隔排布的有源区。
S20：形成局部氧化材料层，局部氧化材料层位于有源区与浅沟槽隔离结构的交界处，嵌入有源区内，具有凸出于有源区上表面的第二凸出部。
S30：形成牺牲氧化层，牺牲氧化层位于有源区的上表面，且位于局部氧化材料层远离浅沟槽隔离结构的一侧，并与局部氧化材料层相接触。
S40：去除牺牲氧化层和第二凸出部，以形成局部氧化层，并于第一凸出部朝向局部氧化层的侧壁形成凹槽。
S50：形成栅氧化层，栅氧化层位于有源区的上表面，且位于局部氧化层远离浅沟槽隔离结构的一侧，并与局部氧化层相接触。
S60：形成栅极，栅极至少位于栅氧化层的上表面，且填满凹槽。
本申请实施例中，半导体结构采用如上方法制备。本申请首先通过在有源区内形成延伸至有源区上表面的局部氧化层，局部氧化层位于有源区与浅沟槽隔离结构的交界处。其次，形成局部氧化层后，在有源区的上表面形成与局部氧化层相接触的栅氧化层，以及在栅氧化层的上表面形成填满凹槽的栅极。如此，局部氧化层的存在增加了有源区角上与栅极之间的氧化层厚度，使得在半导体器件的可靠性测试过程中，有源区角上的氧化层不易被击穿，从而提高了栅氧化层的耐压能力。因此，上述半导体结构的制备方法在没有增加掩模使用的前提下，通过优化半导体结构，提高了栅氧化层的耐压能力，从而提高了半导体器件的可靠性，进而降低了半导体器件的失效率。
以下结合图3至图10对本申请实施例提供的半导体结构制备方法进行详细描述。
在步骤S10中，请参阅图2中的S10步骤及图3，提供衬底1，衬底1内形成有浅沟槽隔离结构11，浅沟槽隔离结构11自衬底1内向上延伸，具有凸出于衬底1上的第一凸出部111；浅沟槽隔离结构11于衬底1内隔离出多个间隔排布的有源区10。
在一些示例中，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底1可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
在一个示例中，衬底1包括但不仅限于硅衬底或硅基衬底。可选的，衬底1为蓝宝石衬底、锗化硅衬底或碳化硅衬底。
在一些示例中，浅沟槽隔离结构11可以为氧化物隔离结构，例如氧化硅隔离结构。
在一些示例中，有源区10可以为柱状结构。有源区10于衬底1表面的正投影形状可以为椭圆形或平行四边形等。
在可选的实施例中，在衬底1内形成有浅沟槽隔离结构11之前，还可以包括对衬底1进行清洗的步骤，通过清洗，可以去除衬底1表面的杂质，避免对后续工艺造成影响，进而确保器件的性能。
具体地，可以采用清洗液对衬底1进行清洗，衬底1可以放入存放有清洗液的清洗槽中进行清洗；当然，也可以采用喷淋的方式对衬底1进行清洗。具体对衬底1进行清洗使用的清洗液及清洗流程为本领域技术人员知晓，此处不再累述。
需要说明的是，对衬底1进行清洗后，还包括对衬底1进行干燥的步骤，对衬底1进行干燥的方法为本领域技术人员熟知，此处不再累述。
在步骤S20中，请参阅图2中的S20步骤、图4及图5，形成局部氧化材料层200，局部氧化材料层200位于有源区10与浅沟槽隔离结构11的交界处，嵌入有源区10内，具有凸出于有源区10上表面的第二凸出部201。
可选地，局部氧化材料层200包括但不限于氧化硅层。
可选地，形成局部氧化材料层200包括：采用选择性氧化工艺形成局部氧化材料层200。
上述半导体结构的制备方法，选择性氧化工艺是双极型-CMOS-DMOS(Bipolar-CMOS-DMOS，简称BCD)工艺必须的常规制程，因此，选择性氧化工艺形成局部氧化材料层200，无需增加掩模的使用，也无需额外工艺制程，后续进行正常的工艺流程即可得到优化后的半导体结构。
在一些示例中，局部氧化材料层200呈鸟嘴状。示例地，局部氧化材料层200可以不覆盖有源区10的的上表面，局部氧化材料层200也可以覆盖有源区10的部分上表面。
在步骤S30中，请参阅图2中的S30步骤及图6，形成牺牲氧化层30，牺牲氧化层30位于有源区10的上表面，且位于局部氧化材料层200远离浅沟槽隔离结构11的一侧，并与局部氧化材料层200相接触。
在一些示例中，牺牲氧化层30的厚度可以根据实际需要进行设置。
在步骤S40中，请参阅图2中的S40步骤及图7，去除牺牲氧化层30和第二凸出部201，以形成局部氧化层20，并于所述第一凸出部111朝向所述局部氧化层20的侧壁形成凹槽。
可选地，去除牺牲氧化层30包括：采用湿法刻蚀工艺去除牺牲氧化层30。
在步骤S50中，请参阅图2中的S50步骤及图8，形成栅氧化层40，栅氧化层40位于有源区10的上表面，且位于局部氧化层20远离浅沟槽隔离结构11的一侧，并与局部氧化层20相接触。
在一些示例中，栅氧化层40位于局部氧化层20远离浅沟槽隔离结构11的一侧，并与局部氧化层20相接触。如此，有源区10角上的栅氧化层40不易被击穿，从而提高了栅氧化层40的耐压能力。
可选地，栅氧化层40均包括但不限于氧化硅层。
在一些示例中，栅氧化层40位于有源区10的上表面，且暴露出有源区10的部分上表面。
在步骤S60中，请参阅图2中的S60步骤、图9及图10，形成栅极50，栅极50至少位于栅氧化层40的上表面，且填满凹槽。
在一些示例中，请参阅图9以及图10，栅极50自栅氧化层40的上表面经由局部氧化层20的上表面延伸至第一凸出部111的上表面，且填满凹槽。如此，栅极50与有源区10角上形成有局部氧化层20，使得在半导体器件的可靠性测试过程中，有源区10角上的栅氧化层40不易被击穿，从而提高了栅氧化层40的耐压能力。
可选地，请参阅图10，形成栅极50之后还包括：于有源区10内形成源区A及漏区B，源区A和漏区B分别位于栅极50相对的两侧。于衬底1上形成源区引出电极101、漏区引出电极102及栅极引出电极501，源区引出电极101与源区A相接触，漏区引出电极102与漏区B相接触，栅极引出电极501与栅极50相接触。
基于同样的发明构思，请参阅图9以及图10，本申请实施例还提供了一种半导体结构，包括：衬底1、局部氧化层20、栅氧化层40以及栅极50。衬底1内具有浅沟槽隔离结构11，浅沟槽隔离结构11自衬底1内向上延伸，具有凸出于衬底上的第一凸出部111。浅沟槽隔离结构11于衬底1内隔离出多个间隔排布的有源区10。局部氧化层20，局部氧化层20位于有源区10与浅沟槽隔离结构11的交界处，嵌入有源区10内，且第一凸出部111朝向局部氧化层20的侧壁具有凹槽。栅氧化层40，栅氧化层40位于有源区10的上表面，且位于局部氧化层20远离浅沟槽隔离结构11的一侧，并与局部氧化层20相接触；栅极50，栅极50至少位于栅氧化层40的上表面，且填满凹槽。
本申请实施例中，半导体结构采用如上结构。本申请在有源区10与浅沟槽隔离结构11的交界处增加局部氧化层20，而且，栅氧化层40位于有源区10的上表面并与局部氧化层20相接触，以及栅极50在栅氧化层40的上表面且填满凹槽。如此，局部氧化层20的存在增加了有源区10角上与栅极50之间的氧化层厚度，使得在半导体器件的可靠性测试过程中，有源区10角上的氧化层不易被击穿，提高了栅氧化层40的耐压能力，从而提高了半导体器件的可靠性，进而降低了半导体器件的失效率。
在一些示例中，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底1可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
在一个示例中，衬底1包括但不仅限于硅衬底或硅基衬底。可选的，衬底1为蓝宝石衬底、锗化硅衬底或碳化硅衬底。
在一些示例中，浅沟槽隔离结构11可以为氧化物隔离结构，例如氧化硅隔离结构。
在一些示例中，有源区10可以为柱状结构。有源区10于衬底1表面的正投影形状可以为椭圆形或平行四边形等。
可选地，局部氧化层20均包括但不限于氧化硅层。
可选地，栅氧化层40均包括但不限于氧化硅层。
在一些示例中，栅氧化层40位于有源区10的上表面，且暴露出有源区10的部分上表面。
在一些示例中，请参阅图9及图10，栅极50自栅氧化层40的上表面经由局部氧化层20的上表面延伸至第一凸出部111的上表面，且填满凹槽。如此，栅极50与有源区10角上形成有局部氧化层20，使得在半导体器件的可靠性测试过程中，有源区10角上的栅氧化层40不易被击穿，从而提高了栅氧化层40的耐压能力。
在一些示例中，请参阅图10，半导体结构还包括：源区A、漏区B、源区引出电极101、漏区引出电极102以及栅极引出电极501。源区A位于有源区10内，且位于栅极50的一侧。漏区B位于有源区10内，且位于栅极50远离源区A的一侧。源区引出电极101位于源区A上，与源区A相接触。漏区引出电极102位于漏区B上，与漏区B相接触。栅极引出电极501位于栅极50上，与栅极50相接触。
可选地，栅极引出电极501位于第一凸出部111的正上方。
可选地，源区A的数量和漏区B的数量均为多个，多个源区A及多个漏区B沿栅极50延伸的方向间隔排布。
在本说明书的描述中，上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括以下步骤：
提供衬底，所述衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构自所述衬底内向上延伸，具有凸出于所述衬底上的第一凸出部；所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区；
形成局部氧化材料层，所述局部氧化材料层位于所述有源区与所述浅沟槽隔离结构的交界处，嵌入所述有源区内，具有凸出于所述有源区上表面的第二凸出部；
形成牺牲氧化层，所述牺牲氧化层位于所述有源区的上表面，且位于所述局部氧化材料层远离所述浅沟槽隔离结构的一侧，并与所述局部氧化材料层相接触；
去除所述牺牲氧化层和所述第二凸出部，以形成局部氧化层，并于所述第一凸出部朝向所述局部氧化层的侧壁形成凹槽；
形成栅氧化层，所述栅氧化层位于所述有源区的上表面，且位于所述局部氧化层远离所述浅沟槽隔离结构的一侧，并与所述局部氧化层相接触；
形成栅极，所述栅极至少位于所述栅氧化层的上表面，且填满所述凹槽。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，去除所述牺牲氧化层包括：采用湿法刻蚀工艺去除所述牺牲氧化层。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述形成局部氧化材料层包括：采用选择性氧化工艺形成所述局部氧化材料层。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述栅极至少位于所述栅氧化层的上表面，且填满所述凹槽包括：所述栅极自所述栅氧化层的上表面经由所述局部氧化层的上表面延伸至所述第一凸出部的上表面。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述形成栅极之后还包括：
于所述有源区内形成源区及漏区，所述源区和所述漏区分别位于所述栅极相对的两侧；
于所述衬底上形成源区引出电极、漏区引出电极及栅极引出电极，所述源区引出电极与所述源区相接触，所述漏区引出电极与所述漏区相接触，所述栅极引出电极与所述栅极相接触。
6.一种半导体结构，其特征在于，包括：
衬底，所述衬底内具有浅沟槽隔离结构，所述浅沟槽隔离结构自所述衬底内向上延伸，具有凸出于所述衬底上的第一凸出部；所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区；
局部氧化层，所述局部氧化层位于所述有源区与所述浅沟槽隔离结构的交界处，嵌入所述有源区内；所述第一凸出部朝向所述局部氧化层的侧壁具有凹槽；
栅氧化层，所述栅氧化层位于所述有源区的上表面，且位于所述局部氧化层远离所述浅沟槽隔离结构的一侧，并与所述局部氧化层相接触；
栅极，所述栅极至少位于所述栅氧化层的上表面，且填满所述凹槽。
7.根据权利要求6所述的半导体结构，其特征在于，所述栅极至少位于所述栅氧化层的上表面，且填满所述凹槽包括：所述栅极自所述栅氧化层的上表面经由所述局部氧化层的的上表面延伸至所述第一凸出部的上表面。
8.根据权利要求6所述的半导体结构，其特征在于，还包括：
源区，位于所述有源区内，且位于所述栅极的一侧；
漏区，位于所述有源区内，且位于所述栅极远离所述源区的一侧；
源区引出电极，位于所述源区上，与所述源区相接触；
漏区引出电极，位于所述漏区上，与所述漏区相接触；
栅极引出电极，位于所述栅极上，与所述栅极相接触。
9.根据权利要求8所述的半导体结构，其特征在于，所述栅极引出电极位于所述第一凸出部的正上方。
10.根据权利要求8所述的半导体结构，其特征在于，所述源区的数量和所述漏区的数量均为多个，多个所述源区及多个所述漏区沿所述栅极延伸的方向间隔排布。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202211517181.6A CN115799322A (zh) | 2022-11-30 | 2022-11-30 | 半导体结构及其制备方法 |
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Family
ID=85443505
Family Applications (1)
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|---|---|
| CN (1) | CN115799322A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
| CN116666362A (zh) * | 2023-07-28 | 2023-08-29 | 合肥晶合集成电路股份有限公司 | 半导体测试结构及其测试方法、半导体结构 |
| CN116666362B (zh) * | 2023-07-28 | 2023-12-05 | 合肥晶合集成电路股份有限公司 | 半导体测试结构及其测试方法、半导体结构 |
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