CN116072531B - 一种在半导体功能区侧面制作电极的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 129
- 238000000034 method Methods 0.000 title claims abstract description 88
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 46
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 43
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 25
- 238000001039 wet etching Methods 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000001704 evaporation Methods 0.000 claims description 3
- 230000008020 evaporation Effects 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 29
- 238000005530 etching Methods 0.000 description 24
- 239000000758 substrate Substances 0.000 description 22
- 239000000463 material Substances 0.000 description 16
- 239000000243 solution Substances 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 239000004047 hole gas Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种在半导体功能区侧面制作电极的方法，属于半导体技术领域，用于解决器件占有晶圆面积大、晶圆利用率低的问题。所述方法包括：至少在半导体功能区曝露的部分侧面提供第一介质层，其中半导体功能区曝露的侧面包括第一区域以及第二区域，所述第一介质层被配置在所述第一区域的下方；提供第一电极层，其中所述第一电极层的厚度与所述第一区域的高度相同；提供光刻胶，其至少覆盖第一介质层上方的第一电极层；移除部分第一电极层，保留与所述第一区域对应的所述第一介质层上方的部分第一电极层作为第一电极；以及移除所述光刻胶。按照本发明所述方法制作器件电极，能够有效提高器件的晶圆利用率。
Description
技术领域
本发明涉及半导体技术领域，特别地涉及一种在半导体功能区侧面制作电极的方法。
背景技术
晶圆，或称为晶圆片，是指用于半导体器件、半导体集成电路制作的晶片，由于其形状为圆形，故称为晶圆。晶圆片通常包括衬底层和外延层。衬底的材料可以为硅(Si)、砷化镓(GaAs)或磷化镓(GaP)等，衬底可以直接进入制造环节生产半导体器件，也可以通过外延(Epitaxy)工艺在其上生长外延层。外延是指在单晶衬底上生长一层新单晶的过程，外延层的材料可以与衬底为同一材料，也可以是不同材料。例如，当衬底材料为硅时，外延层的材料可以为氧化铝(Al2O3)；当衬底材料为砷化镓(GaAs)时，外延层的材料可以为硅(Si)；当衬底材料为砷化铝镓(GaAlAs)时，外延层的材料可以为砷化镓(GaAs)；当衬底材料为氮化镓(GaN)时，外延层的材料可以为碳化硅(SiC)等等。通过在衬底增加外延层使得半导体器件的设计有了更多选择。
目前在晶圆片上进行半导体器件的加工时，用于实现芯片功能的区域(以下简称半导体功能区)普遍在晶圆表面，因此对于需要水平方向电流的芯片，普遍将电极制作在晶圆片的正面。如图1所示，图1是现有技术中的一个三电极半导体器件结构示意图。其中，现有衬底90上方为水平外延层91，水平外延层91区域为半导体功能区，该区域可产生二维载流子气，如二维电子气(Two-dimensional Electron Gas，简称2DEG)或二维空穴气(Two-dimensional Hole Gas，简称2DHG)。在水平外延层91上制作有第一水平电极92、第二水平电极93和第三水平电极94，第一水平电极92和第三水平电极94与半导体功能区内的二维载流子气电连接。第二水平电极93与水平外延层91之间包括现有介质层95，在导通时，电流方向在半导体功能区中处于水平方面。对于需要垂直方向电流的芯片，在加工制作过程中，将电极分别置于半导体功能区正面和半导体功能区背面，即晶圆的正面和背面，或者说电极置于芯片的正面和背面，如图2所示，图2是现有技术中的一个两电极半导体器件结构示意图。其中，顶部电极96加工在外延层上方，底部电极97加工在衬底下方。通过图1所示的电极在晶圆片上的布置结构可见，具有该电极布置结构的器件占有较大的晶圆面积，不利于器件的小型化。
发明内容
针对现有技术中存在的技术问题，本发明提出了一种在半导体功能区侧面制作电极的方法，用以减小占用的晶圆面积。
本发明提供了一种在半导体功能区侧面制作电极的方法，半导体功能区形成有沟槽，所述沟槽的内侧壁为半导体功能区曝露的侧面，所述沟槽的顶部为半导体功能区顶面，半导体功能区曝露的侧面为外延层的垂直侧面，其包括第一区域以及所述第一区域上方的第二区域，所述第一区域为电极接触区域；所述方法，包括以下步骤：
在沟槽内提供第一介质层，所述第一介质层被配置在所述第一区域的下方；
提供第一电极层，其中所述第一电极层覆盖沟槽内侧壁所述第一区域和所述第二区域以及沟槽内的第一介质层，并且所述第一电极层的厚度与所述第一区域的高度相同；
提供第一光刻胶，其至少部分覆盖所述沟槽内与所述第一区域对应的所述第一介质层上方的所述第一电极层；
采用干法刻蚀、湿法腐蚀或干法和湿法结合的方式移除部分第一电极层，保留与所述第一区域对应的所述第一介质层上方的部分第一电极层作为第一电极；
移除所述第一光刻胶；
在当前沟槽内的提供第二介质层，其中半导体功能区曝露的侧面还包括第三区域，所述第三区域为电极接触区域且高于所述第一区域，所述第二介质层被配置在所述第三区域下方；
提供第二电极层，其中所述第二电极层覆盖沟槽内侧壁的所述第三区域和所述第二区域以及沟槽内的第二介质层，并且所述第二电极层的厚度与所述第三区域的高度相同；
提供第二光刻胶，其至少部分覆盖所述沟槽内与所述第三区域对应的所述第二介质层上方的所述第二电极层；
采用干法刻蚀、湿法腐蚀或干法和湿法结合的方式移除部分第二电极层，保留与所述第三区域对应的所述第二介质层上方的部分第二电极层作为第二电极；以及
移除所述第二光刻胶。
本发明提供了一种在半导体功能区侧面制作电极的方法，使得在晶圆上制作半导体器件时，能够充分利用垂直的半导体功能区，不仅减小了占用的晶圆面积，有效提高了晶圆的利用率，而且也进一步促进了半导体器件的小型化发展。
附图说明
下面，将结合附图对本发明的优选实施方式进行进一步详细的说明，其中：
图1是现有技术中的一个三电极半导体器件结构示意图；
图2是现有技术中的一个两电极半导体器件结构示意图；
图3是根据本发明一个实施例的完成电极制作后的半导体结构侧面结构示意图；
图4是图3的A向结构示意图；
图5是根据本发明实施例一在半导体功能区侧面制作一个电极的方法流程图；
图6是根据本发明实施例一在半导体功能区侧面制作一个电极过程中填充介质后的结构示意图；
图7是根据本发明实施例一在半导体功能区侧面制作一个电极过程中对填充介质抛光后的结构示意图；
图8是根据本发明实施例一在半导体功能区侧面制作一个电极过程中制作出台阶的结构示意图；
图9是根据本发明实施例一在半导体功能区侧面制作一个电极过程中生长出电极层的结构示意图；
图10是图9中A处的放大示意图；
图11是根据本发明实施例一在半导体功能区侧面制作一个电极过程中在电极层上涂敷光刻胶后的结构示意图；
图12是根据本发明实施例一在半导体功能区侧面制作一个电极过程中刻蚀掉部分光刻胶的结构示意图；
图13是根据本发明实施例一在半导体功能区侧面制作一个电极过程中刻蚀掉部分金属后的结构示意图；
图14是根据本发明实施例一在半导体功能区侧面制作一个电极过程中得到单电极的结构示意图；
图15是根据本发明实施例二在半导体功能区侧面制作两个电极的方法流程图；
图16是根据本发明实施例二制作两个电极过程中得到第一电极后的结构示意图；
图17是根据本发明实施例二制作两个电极过程中得到第二电极后的结构示意图；
图18是根据本发明实施例二制作两个电极过程中刻蚀掉部分第二电极后的结构示意图；
图19是根据本发明实施例二制作两个电极过程中刻蚀掉部分第二介质层后的结构示意图；
图20是根据本发明实施例二制作两个电极过程中引出第一电极后的结构示意图；
图21是根据本发明实施例二制作两个电极过程中在引出第一电极后再次填充介质和抛光后的结构示意图；
图22是根据本发明实施例二制作两个电极过程中引出第二电极后的结构示意图；
图23是图22的A向结构示意图；
图24是根据本发明实施例二中制作两个电极时的另一种引出第二电极后的结构示意图；
图25是根据本发明一个实施例制作得到的阶梯状的场板电极的结构示意图；
图26是根据本发明另一个实施例在沟槽的每个侧壁各制作一个电极的结构示意图；
图27是根据本发明一个实施例的环绕半导体功能区制作电极的半导体结构侧面结构示意图；以及
图28是图27中B处A向的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。
本发明提供了一种在半导体功能区侧面制作电极的方法，在一个实施例中，半导体结构包括衬底和外延层，外延层作为半导体功能区。为了实现在半导体功能区侧面制作电极，可在衬底上形成沟槽，沟槽的数量根据器件的具体需要而定。在沟槽的内侧壁垂直生长有一个或多个单独的外延层，外延层具有垂直侧面，其中产生的二维载流子气垂直于衬底，外延层的垂直侧面则为半导体功能区侧面。图3是根据本发明一个实施例的完成电极制作后的半导体结构侧面结构示意图，图4是图3的A向结构示意图。图3仅示出了一种衬底与外延层的结构关系，本发明并不排除本实施例之外的衬底与外延层的其他结构。例如从衬底的沟槽内侧壁生长外延层并覆盖衬底，从覆盖在衬底上的外延层再垂直向上生长出一个外延层，此种方法得到的外延层的垂直侧面则为半导体功能区，其为制作电极的工作区。在本实施例中，为了清楚地表现出电极和半导体功能区的关系，在图中省略了其他介质结构。结合图3和图4，第一衬底80上有两个沟槽，右侧沟槽10的两个侧壁分别有两个外延层，即左外延层82和右外延层81。在右外延层81内侧壁的上方和下方分别制备上电极811和下电极812，同理，在左外延层82的内侧壁的上方和下方分别制备两个电极。左侧沟槽的左侧壁有一个分立外延层83，其内侧壁的上方和下方分别制备有两个电极。
当电极在半导体功能区侧面上形成电极接触时，根据需要，通过选择特定的外延层材料或控制外延层中的半导体掺杂浓度、金属与半导体功函数之差及半导体与金属界面的状态，形成的电极接触可以为欧姆接触或肖特基接触。
图5是根据本发明实施例一在半导体功能区侧面制作一个电极的方法流程图，图6至图14是按照本实施例一方法在半导体功能区侧面制作一个电极过程中对应各个步骤的结构示意图。所述方法包括以下步骤：
步骤S1，至少在半导体功能区曝露的部分侧面提供底部介质层210。其中半导体功能区曝露的侧面包括第一区域112以及所述第一区域112上方的第二区域113，所述第一区域112为电极接触区域，所述底部介质层210位于所述第一区域112下方。
步骤S2，提供电极层311。其中所述电极层311覆盖所述第一区域112和所述第二区域113，并且所述电极层311的厚度与所述第一区域112的高度相同，本发明中所述的“相同”是指电极层311的厚度与所述第一区域112的高度之差在一个合理的、不影响最终形成的电极接触面积的范围，在一个实施例中，可以使电极层311的厚度略超过所述第一区域112的高度。
步骤S3，提供光刻胶。其至少部分覆盖与所述第一区域112对应的所述底部介质层210上方的所述电极层311。
步骤S4，移除部分所述电极层311。保留与所述第一区域112对应的所述底部介质层210上方的所述电极层311。
步骤S5，移除所述光刻胶。
其中，参见图14，本实施例中的半导体功能区为第一外延层110，第一外延层110中包括外延浅沟槽111，外延浅沟槽111的内侧壁为半导体功能区曝露的侧面。图14中所示的两条虚线中间的外延浅沟槽111内侧壁区域为第一区域112，所述第一区域112上方的侧壁区域为第二区域113，所述第一区域112为电极接触区域。步骤S1中提供的底部介质层210位于所述第一区域112的下方。
在一个实施例中，图6是根据本发明实施例一在半导体功能区侧面制作一个电极过程中填充介质后的结构示意图。对第一外延层110中的外延浅沟槽111进行介质填充得到图6中的填充层211。其中图6仅示出了半导体器件结构中的外延浅沟槽111部分，外延浅沟槽111是在第一外延层110上实现的，外延浅沟槽111的槽底部也是外延层。然而沟槽也可以是在衬底上间隔生长出的两个分离的外延层构成，即如图3中所示出的左外延层82和右外延层81的两个垂直侧面构成的沟槽。为方便说明，图6及以下的说明中，外延浅沟槽111的槽底和槽侧壁都以第一外延层110为例进行说明。对外延浅沟槽111进行填充的介质材料可以是氧化物、氮化物或氮氧化物。
而后进行抛光。采用化学机械抛光(CMP)的方式对填充层211进行表面抛光，从而去除外延浅沟槽111外的介质材料，仅留下外延浅沟槽111中的填充介质材料212。图7是根据本发明实施例一在半导体功能区侧面制作一个电极过程中对填充介质抛光后的结构示意图，此时，外延浅沟槽111中充满了填充介质材料212。另外，针对类似于氮化硅、氧化硅这类有高选择比的晶圆材料时，由于CMP抛不动外延层的氮化硅，此时可以在第一外延层110上表面做CMP终止层(如氮化硅层)。
而后采用干法刻蚀、湿法腐蚀或干法和湿法结合的方式去除外延浅沟槽111内的部分填充介质从而制作出台阶，图8是根据本发明实施例一在半导体功能区侧面制作一个电极过程中制作出台阶的结构示意图。如图8所示，此时的外延浅沟槽111内留下的部分填充介质构成了底部介质层210。采用干法刻蚀或干法和湿法腐蚀结合的方法时，需要保护第一外延层110不被刻蚀，首先在第一外延层110的表面敷设光刻胶掩膜，而后再进行刻蚀以得到台阶，而后再去除光刻胶掩膜。在采用湿法腐蚀时需要选择对填充的介质材料和外延层的半导体材料有高选择比的腐蚀液，选择比应大于10：1。在一个实施例中，当第一外延层110的材料为氮化硅、填充的介质材料为氧化硅时，可以选择氢氟酸(简称HF)作为腐蚀液，氢氟酸对氧化硅的腐蚀速率远远大于对氮化硅的速率，比值远大于50:1，即腐蚀的速率比大于50:1。也可以选择由49％的氢氟酸水溶液和40％的氟化铵(简称NH4F)水溶液混合而成的缓冲氧化物刻蚀液(Buffered Oxide Etch，简称BOE)作为腐蚀液，由于BOE中的HF为主要的刻蚀液，NH4F作为缓冲剂，因而其对氧化硅和氮化硅的腐蚀速率满足高选择比的要求。
在步骤S2中，可以采用蒸发、溅射或化学气相沉积(Chemical Vapor Deposition，简称CVD)法等方式在当前结构(半导体功能区)的整体上表面生长出作为电极的金属，即提供电极层311。图9是根据本发明实施例一在半导体功能区侧面制作一个电极过程中生长出电极层311的结构示意图。生长的金属可以为钛(Ti)、铝(Al)、铜(Cu)或钨(W)。金属需要有一定的台阶覆盖性，也就是说在沟槽侧壁上要有一定厚度的金属。图10是图9中A处的放大示意图。结合图9和图10，电极层311覆盖了沟槽顶部的外延层、沟槽内底部介质层210的顶部和沟槽内暴露的侧壁，暴露的侧壁包括第一区域112和第二区域113。电极层311在沟槽侧壁上的厚度W2为100nm至200nm。电极层311在沟槽内底部介质层210顶部的厚度W1与所述第一区域112的高度H1相同。其中，电极层311在沟槽内底部介质层210顶部的厚度W1的大小也代表着电极与外延半导体功能区侧面的接触区面积的大小，为了提高电极与半导体功能区的接触区面积，所述厚度W1应符合一定的设计要求，在一个实施例中，厚度W1为400nm左右。
在步骤S3中，可采用旋涂的方式涂覆光刻胶，进而得到光刻胶层411。图11是根据本发明实施例一在半导体功能区侧面制作一个电极过程中在电极层311上涂敷光刻胶后的结构示意图。其中，光刻胶层411至少部分覆盖电极层311。通过旋涂的方式，光刻胶在一定的槽间距、胶粘度和旋涂转速下，将有台阶的外延层表面填的较平整，在台阶上表面形成均匀的胶厚L1，在台阶下表面(即槽内)形成均匀的胶厚L2，L2＞L1。而后再采用等离子刻蚀的方式回刻光刻胶，将台阶上表面的光刻胶刻蚀掉，保留一定厚度的槽内光刻胶410，图12是根据本发明的实施例一在半导体功能区侧面制作一个电极过程中刻蚀掉部分光刻胶的结构示意图。此时，槽内光刻胶410覆盖底部介质层210上方的所述电极层311的一部分。
经过前述步骤的处理，在当前电极层311形成的槽的底层和部分侧壁有槽内光刻胶410阻挡，在步骤S4中采用干法刻蚀或者湿法腐蚀将电极层311的部分侧壁和顶部金属刻蚀或腐蚀掉，得到的结构如图13所示。图13是根据本发明实施例一在半导体功能区侧面制作一个电极过程中刻蚀掉部分金属后的结构示意图。其中可优选使用湿法腐蚀方式去除金属。例如用铝(Al)腐蚀液在一定温度和时间条件下腐蚀光刻胶上方的金属。其中，为了避免在刻蚀或腐蚀光刻胶上方的金属时过多地去掉第一外延层110侧面的金属，在腐蚀到槽内光刻胶410时停止刻蚀或腐蚀，此时电极层311剩余的金属则为单电极310。
在步骤S5中，采用传统湿法或干法去胶工艺去除槽内光刻胶410，在半导体功能区的侧面得到的单电极310的结构如图14所示，图14是根据本发明实施例一在半导体功能区侧面制作一个电极过程中得到单电极310的结构示意图。
通过本发明前述的实施例，在采用晶圆制作半导体芯片时，可以在晶圆的半导体功能区侧面制作电极，使作为电极的金属与晶圆的半导体功能区侧面形成欧姆接触或者肖特基接触，从而满足芯片器件的功能要求。
图15是根据本发明实施例二在半导体功能区侧面制作两个电极的方法流程图，图16至图24是按照本发明实施例二所述方法在半导体功能区侧面制作两个电极过程中对应各个步骤的结构示意图。在本实施例中，可以在半导体功能区侧面制作两个电极，具体流程如下：
步骤S10，制作第一电极320。具体地，在本实施例中，按照图5的方法流程制作一个第一电极320，处理完成后的结构如图16所示，图16是根据本发明实施例二制作两个电极过程中得到第一电极320后的结构示意图。本实施例二的第二外延层120上的外延深沟槽121的侧壁包括第一电极接触区域122、第三电极接触区域124和第二非电极接触区域123，在第二外延层120上的外延深沟槽121的侧壁制作得到第一电极320，第一电极320与第一电极接触区域122接触，第一电极320下方为第一介质层220。
步骤S20，制作第二电极330。具体地，图17是根据本发明实施例二制作两个电极过程中得到第二电极330后的结构示意图，如图17所示，将已经做好的第一电极320后形成的深沟槽进行介质填充，并重复图5的流程制作一个第二电极330，第二电极330与第三电极接触区域124接触，第二电极330下方为第二介质层230。其中，在制作第二电极330过程中的第二电极层(未示出)的厚度与第三电极接触区域124(即第三区域)的高度相同。
步骤S30，对第二电极330进行光刻以刻蚀掉部分第二电极330。具体地，在不刻蚀的区域涂敷光刻胶，而后对第二电极330进行光刻以刻蚀掉部分第二电极330，从而露出第二介质层230。图18是根据本发明实施例二制作两个电极过程中刻蚀掉部分第二电极330后的结构示意图，如图18所示，此时在第二电极330上形成了一个孔洞。
步骤S40，对第二介质层230进行光刻。具体地，图19是根据本发明实施例二制作两个电极过程中刻蚀掉部分第二介质层230后的结构示意图，如图19所示，在步骤S30中得到的孔洞基础上继续加深刻蚀，直至露出第一电极320，此时在第二介质层230上形成的孔洞直径小于在第二电极330上形成的孔洞直径。
步骤S50，在当前第一电极320表面生长金属进而引出第一电极320。图20是根据本发明实施例二制作两个电极过程中引出第一电极320后的结构示意图，如图20所示，在第二介质层230的孔洞内提供导电材料，从而在当前第一电极320表面生长金属，将第一电极320引出得到第一电极引出部321。其中，该步骤还可以先负胶光刻，再生长金属(可以使用蒸镀、溅射等方式生长金属)最后以剥离的方式将第一电极320引出，或者先生长金属(可以使用蒸镀、溅射等方式生长金属)，再进行正胶光刻，最后进行金属刻蚀以将第一电极320引出。由于第二介质层230上的孔洞直径小于第二电极330上的孔洞直径，因而第一电极引出部321与第二电极330没有接触。
步骤S60，对当前沟槽再进行介质填充和CMP。图21是根据本发明实施例二制作两个电极过程中在引出第一电极320后再次填充介质和抛光后的结构示意图，如图21所示，在第一电极引出部321的周围得到第三介质层240。
步骤S70，对第三介质层240进行光刻直至第二电极330。具体地，在第三介质层240涂敷光刻胶，按照预定图案对第三介质层240进行刻蚀直至第二电极330，此时在第三介质层240形成了孔洞。
步骤S80，在当前第二电极330表面生长金属，从而引出第二电极330。具体地，在第三介质层240上的孔洞内提供导电材料，在当前第二电极330表面生长金属，从而将第二电极330引出得到第二电极引出部331。图22是根据本发明实施例二制作两个电极过程中引出第二电极330后的结构示意图，图23是图22的A向结构示意图。如图22和图23所示，在本实施例中，在第三介质层240形成的孔洞围绕第一电极引出部321一周，第二电极引出部331围绕第一电极引出部321一周。
经过实施例二的上述流程在半导体功能区侧面上制作了两个电极。其中，电极的引出可以有多种方式。如图23所示，本实施例二中的第一电极320在沟槽中间位置引出，第二电极330在第一电极引出部321四周以连续的方式引出，因而得到当前的第二电极引出部331的结构。在另一种方式中，如图24所示，图24是根据本发明实施例二中制作两个电极时的另一种引出第二电极330后的结构示意图。在对应第二电极330的第三介质层240上刻蚀多个位置分布均匀的孔洞，在每个孔洞内提供导电材料，从而在每个孔洞引出一个第二电极引出子部3310，而后再根据器件互联时的连接点位置，将多个第二电极引出子部3310电连接起来作为一个电极用于与其他器件互联。
另外，通过对形成电极的金属层的刻蚀可以得到具有多个阶梯的电极。图25是根据本发明一个实施例制作得到的阶梯状的场板电极的结构示意图，如图25所示，场板电极340具有一个阶梯，阶梯的数量可根据器件的实际需要为一个或多个。
按照图15的流程完成了两个电极的制作，同理，也可以完成三个电极的制作，其制作过程在此不再赘述。
在前述几个实施例中，沟槽作为半导体功能区，沟槽的侧壁作为半导体功能区的侧面，在前述实施例的电极制作过程中，电极分别与沟槽两个侧壁接触，然而根据需要，也可以将当前制作完成的电极从中间断开，使沟槽的每个侧壁各自有一个电极。图26是根据本发明另一个实施例在沟槽的每个侧壁各制作一个电极的结构示意图，图26所示的左侧电极351和右侧电极352分别位于沟槽的两个侧壁，从而得到的一个电极与外延层的位置关系如图3中右侧结构所示，当根据需要，去掉图26中的右侧电极352时，得到的一个电极与外延层的位置关系如图3中左侧结构所示。
前述实施例中的电极在制作时，电极仅与半导体功能区的一个暴露的侧面的部分区域接触，然而该制作流程同样也可以使电极环绕半导体功能区。图27是根据本发明一个实施例的环绕半导体功能区制作电极的半导体结构侧面结构示意图，图28是图27中B处A向的结构示意图，制作流程基本与图5所示流程相同，在此不再赘述。如图27所示，第二衬底70上具有沟槽，右侧的沟槽的两个侧壁垂直生长有左侧外延层72和右侧外延层71。其中，这两个外延层的全部侧面都是曝露的侧面，也就是说，半导体功能区曝露的侧面为半导体功能区的全部侧面，本实施例在左侧外延层72上制备有三个电极，在左侧外延层72内侧曝露的侧面的上方制备有上层电极721，中间环绕左侧外延层72曝露的全部侧面制备有中层电极722，在左侧外延层72内侧曝露的侧面的下方制备有下层电极723。其中，在制作中层电极722时，作为电极接触区域的第一区域112(参见图14)为环绕全部侧面的区域，中层电极722环绕半导体功能区全部侧面与第一区域112接触。作为一个实施例，采用本实施例提供的方法可制作场效应管的三个电极，即源极、漏极和栅极，源极和漏极可位于外延层(即半导体功能区)侧面的上方或下方，也可位于外延层的上方或下方，栅极位于外延层(即半导体功能区)侧面的中部。其中，为了提高起开关控制作用的栅极性能，栅极环绕半导体功能区，对于需要导通大电流的漏极，可增加漏极金属与半导体功能区侧面的接触面积。
通过本发明提供的方法在晶圆的半导体功能区侧面制作电极后，再进行后续的芯片制作工艺，如填加介质、打线互联及塑封等工艺流程以完成芯片的制作及封装。当以垂直外延侧面作为半导体功能区制作半导体器件的电极时，可以有效提高晶圆的利用率，使半导体器件更加小型化。
本发明能够在不适用光刻版的情况下实现在半导体功能区侧面上制作电极。由于制作电极时只与半导体功能区顶面与侧面形成的台阶相关，不需要对晶圆整体进行光刻，所以电极可以置于晶圆局部的半导体功能区的单个侧面，也可以环绕在半导体功能区全面侧面的四周。同时，电极及半导体功能区的加工形貌、外延层的形态也不受限制。图27及图28所示的实施例中的外延层为长方体，除此之外，外延层还可以制作成圆柱，或者具有多个侧面的棱柱，因而可以在圆柱侧面、棱柱的一个或多个侧面上制作电极。
上述实施例仅供说明本发明之用，而并非是对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本发明公开的范畴。
Claims (11)
1.一种在半导体功能区侧面制作电极的方法，其特征在于，半导体功能区形成有沟槽，所述沟槽的内侧壁为半导体功能区曝露的侧面，所述沟槽的顶部为半导体功能区顶面，半导体功能区曝露的侧面为外延层的垂直侧面，其包括第一区域以及所述第一区域上方的第二区域，所述第一区域为电极接触区域；所述方法包括：
在沟槽内提供第一介质层，所述第一介质层被配置在所述第一区域的下方；
提供第一电极层，其中所述第一电极层覆盖沟槽内侧壁所述第一区域和所述第二区域以及沟槽内的第一介质层，并且所述第一电极层的厚度与所述第一区域的高度相同；
提供第一光刻胶，其至少部分覆盖所述沟槽内与所述第一区域对应的所述第一介质层上方的所述第一电极层；
采用干法刻蚀、湿法腐蚀或干法和湿法结合的方式移除部分第一电极层，保留与所述第一区域对应的所述第一介质层上方的部分第一电极层作为第一电极；
移除所述第一光刻胶；
在当前沟槽内的提供第二介质层，其中半导体功能区曝露的侧面还包括第三区域，所述第三区域为电极接触区域且高于所述第一区域，所述第二介质层被配置在所述第三区域下方；
提供第二电极层，其中所述第二电极层覆盖沟槽内侧壁的所述第三区域和所述第二区域以及沟槽内的第二介质层，并且所述第二电极层的厚度与所述第三区域的高度相同；
提供第二光刻胶，其至少部分覆盖所述沟槽内与所述第三区域对应的所述第二介质层上方的所述第二电极层；
采用干法刻蚀、湿法腐蚀或干法和湿法结合的方式移除部分第二电极层，保留与所述第三区域对应的所述第二介质层上方的部分第二电极层作为第二电极；以及
移除所述第二光刻胶。
2.根据权利要求1所述在半导体功能区侧面制作电极的方法，其特征在于，提供第一电极层的步骤包括：以蒸发、溅射或CVD法在所述沟槽顶部的整个半导体功能区顶面、所述沟槽的内侧壁及所述沟槽内的第一介质层提供金属层作为所述第一电极层。
3.根据权利要求1所述在半导体功能区侧面制作电极的方法，其特征在于，提供第一光刻胶的步骤包括：在所述沟槽顶部的整个半导体功能区顶面、所述沟槽的内侧壁及所述沟槽内的第一电极层上方提供第一光刻胶，其中所述沟槽内所述第一介质层上方的第一光刻胶的厚度大于半导体功能区顶面上方第一光刻胶的厚度。
4.根据权利要求3所述在半导体功能区侧面制作电极的方法，其特征在于，提供第一光刻胶的步骤进一步包括：移除所述沟槽顶部的半导体功能区顶面上方及部分沟槽内侧壁的第一光刻胶，保留所述沟槽内所述第一介质层上方的第一光刻胶。
5.根据权利要求4所述在半导体功能区侧面制作电极的方法，其特征在于，移除部分第一电极层的步骤包括：移除所述沟槽顶部的半导体功能区顶面上方及所述沟槽内侧壁第一区域上方区域的第一电极层。
6.根据权利要求1所述在半导体功能区侧面制作电极的方法，其特征在于，所述第一电极具有一个或多个阶梯。
7.根据权利要求1所述在半导体功能区侧面制作电极的方法，其特征在于，在移除所述第二光刻胶的步骤之后进一步包括：
移除部分第二电极和部分第二介质层，形成到达所述第一电极的一个或多个第一孔洞；以及
在所述第一孔洞中提供导电材料以电引出所述第一电极。
8.根据权利要求7所述在半导体功能区侧面制作电极的方法，其特征在于，在所述第一孔洞中提供导电材料以电引出所述第一电极的步骤之后进一步包括：提供第三介质层，其至少覆盖所述第二电极。
9.根据权利要求8所述在半导体功能区侧面制作电极的方法，其特征在于，进一步包括：
在与所述第一孔洞不同的位置移除部分第三介质层，形成到达所述第二电极的一个或多个第二孔洞；以及
在所述第二孔洞中提供导电材料以电引出所述第二电极。
10.根据权利要求1所述在半导体功能区侧面制作电极的方法，其特征在于，所述第二电极具有一个或多个阶梯。
11.根据权利要求1所述在半导体功能区侧面制作电极的方法，其特征在于，当半导体功能区曝露的侧面为半导体功能区的全部侧面时，所述第一区域为环绕全部侧面的区域，所述第一电极环绕半导体功能区全部侧面与所述第一区域接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310206575.8A CN116072531B (zh) | 2023-03-07 | 2023-03-07 | 一种在半导体功能区侧面制作电极的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310206575.8A CN116072531B (zh) | 2023-03-07 | 2023-03-07 | 一种在半导体功能区侧面制作电极的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116072531A CN116072531A (zh) | 2023-05-05 |
| CN116072531B true CN116072531B (zh) | 2023-08-22 |
Family
ID=86175039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310206575.8A Active CN116072531B (zh) | 2023-03-07 | 2023-03-07 | 一种在半导体功能区侧面制作电极的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116072531B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104916681A (zh) * | 2014-03-13 | 2015-09-16 | 株式会社东芝 | 半导体装置 |
| CN107230610A (zh) * | 2016-03-25 | 2017-10-03 | 北京大学 | 氮化镓高电子迁移率晶体管的制作方法 |
| CN110224019A (zh) * | 2019-04-12 | 2019-09-10 | 广东致能科技有限公司 | 一种半导体器件及其制造方法 |
| CN112397587A (zh) * | 2020-11-23 | 2021-02-23 | 江苏大学 | 一种常开型高电子迁移率晶体管及其制造方法 |
| CN113097151A (zh) * | 2021-03-31 | 2021-07-09 | 浙江大学 | GaN器件结构及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10991722B2 (en) * | 2019-03-15 | 2021-04-27 | International Business Machines Corporation | Ultra low parasitic inductance integrated cascode GaN devices |
| US20230268381A2 (en) * | 2020-04-13 | 2023-08-24 | Guangdong Zhineng Technology Co., Ltd. | Fin-Shaped Semiconductor Device, Fabrication Method, and Application Thereof |
| WO2021208624A1 (zh) * | 2020-04-13 | 2021-10-21 | 广东致能科技有限公司 | 一种空穴沟道半导体晶体管、制造方法及其应用 |
-
2023
- 2023-03-07 CN CN202310206575.8A patent/CN116072531B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104916681A (zh) * | 2014-03-13 | 2015-09-16 | 株式会社东芝 | 半导体装置 |
| CN107230610A (zh) * | 2016-03-25 | 2017-10-03 | 北京大学 | 氮化镓高电子迁移率晶体管的制作方法 |
| CN110224019A (zh) * | 2019-04-12 | 2019-09-10 | 广东致能科技有限公司 | 一种半导体器件及其制造方法 |
| CN112397587A (zh) * | 2020-11-23 | 2021-02-23 | 江苏大学 | 一种常开型高电子迁移率晶体管及其制造方法 |
| CN113097151A (zh) * | 2021-03-31 | 2021-07-09 | 浙江大学 | GaN器件结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116072531A (zh) | 2023-05-05 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |