TWI734600B - 積體電路和用於形成積體電路的方法 - Google Patents

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Abstract

積體電路裝置包括具有記憶體區域和邏輯區域的半導體基板。在記憶體區域中的記憶體單元包括選擇閘極，選擇閘極經由浮動閘極間隔物與浮動閘極分隔。在與浮動閘極相對的選擇閘極的一側上形成選擇閘極間隔物。選擇閘極間隔物在大部分的選擇閘極上方具有均勻的厚度。形成選擇閘極間隔物的第一層可能經由氧化選擇閘極電極。形成選擇閘極間隔物的第二層可能經由原子層沉積。當間隔物形成在邏輯區域中相鄰於邏輯閘極時，記憶體區域可能以保護層覆蓋。

Description

積體電路和用於形成積體電路的方法
本揭示內容係關於嵌入式記憶體技術，其將記憶體裝置與邏輯裝置整合在相同的半導體晶片上。
積體電路(IC)製造產業在過去數十年中經歷了指數級的成長。隨著積體電路的發展，增加了功能密度(亦即每晶片面積的互連裝置的數目)，同時減小了特徵尺寸。其他的進展包括引入了嵌入式記憶體技術和高介電常數(High-K)金屬閘極(HKMG)技術。嵌入式記憶體技術是將記憶體裝置與邏輯裝置整合在相同的半導體晶片上。此記憶體裝置支持了邏輯裝置的操作，並且相較於對於不同類型的裝置使用分隔的晶片，此記憶體裝置改善了效能。高介電常數金屬閘極(HKMG)技術是使用金屬閘極電極和高介電常數閘極介電層的半導體裝置的製造。
本揭示內容的一些實施方式提供了一種積體電路(IC)，包含：半導體基板、複數個快閃記憶體單元、以及 複數個邏輯閘極。半導體基板包含記憶體區域和邏輯區域。複數個快閃記憶體單元在記憶體區域內；快閃記憶體單元中的各者包含浮動閘極、控制閘極、和選擇閘極；選擇閘極中的各者包含選擇閘極電極、選擇閘極介電質、和選擇閘極間隔物；選擇閘極介電質相鄰於在選擇閘極電極下方的半導體基板；選擇閘極間隔物在相對於浮動閘極的選擇閘極電極的一側上。複數個邏輯閘極在邏輯區域中，邏輯閘極中的各者包含邏輯閘極電極、和邏輯閘極間隔物其在邏輯閘極電極的任一側上。其中選擇閘極間隔物的組成分不同於邏輯閘極間隔物的組成分。
本揭示內容的另一些實施方式提供了一種積體電路(IC)，包含：半導體基板、記憶體單元、選擇閘極間隔物、邏輯閘極、以及邏輯閘極間隔物。半導體基板包含記憶體區域和邏輯區域。記憶體單元在記憶體區域內，且包含選擇閘極電極，選擇閘極電極經由浮動閘極間隔物與浮動閘極電極分隔。選擇閘極間隔物在與浮動閘極電極相對的選擇閘極電極的一側上。邏輯閘極在邏輯區域中。邏輯閘極間隔物相鄰於邏輯閘極。其中選擇閘極間隔物在大部分的選擇閘極電極上方具有均勻的厚度。
本揭示內容的又另一些實施方式提供了一種用於形成積體電路(IC)的方法，此方法包含：在半導體基板的記憶體區域和邏輯區域上方形成浮動閘極堆疊；從邏輯區域移除浮動閘極堆疊；在記憶體區域中在浮動閘極堆疊上方形成控制閘極堆疊；圖案化以從控制閘極堆疊形成控制 閘極；形成多個控制閘極側壁間隔物其相鄰於控制閘極；圖案化浮動閘極堆疊以形成多個浮動閘極；形成多個浮動閘極側壁間隔物其相鄰於浮動閘極；在半導體基板上形成選擇閘極介電層；在選擇閘極介電層、浮動閘極、和控制閘極上方形成選擇閘極層；蝕刻選擇閘極層以形成多個選擇閘極電極；以及氧化選擇閘極電極以形成第一選擇閘極間隔物。
1:積體電路裝置
1000:截面視圖
101:最大厚度
102:最小厚度
103:厚度
11:控制閘極間隔物
1100:截面視圖
1101:控制閘極介電層
1102:控制閘極電極層
1103:控制閘極硬遮罩層
1105:控制閘極堆疊
1106:下氧化物層
1107:中間氮化物層
1108:上氧化物層
1110:第一氮化物層
1111:氧化物層
1112:第二氮化物層
12:選擇閘極介電結構
1200:截面視圖
1201:控制閘極硬遮罩
1203:光阻層
13:控制閘極介電質
1300:截面視圖
14:浮動閘極電極
1400:截面視圖
1401:浮動閘極間隔物
15:浮動閘極介電質
1500:截面視圖
1501:光阻層
1502:共用源極/汲極間隙
1600:截面視圖
17:矽化物墊
1700:截面視圖
18:抹除閘極電極
1800:截面視圖
1801:光阻層
1802:單元間間隙
19:抹除閘極介電質
1900:截面視圖
1A:區域
2:金屬線
200:截面視圖
2000:截面視圖
2001:選擇閘極電極層
2002:記憶體抗反射塗層
201:墊氧化物層
202:墊氮化物層
203:光阻
21:記憶體源極/汲極區域
2100:截面視圖
22:間隔物
2200:截面視圖
2201:選擇閘極硬遮罩層
2202:閘極堆疊
23:選擇閘極電極
2300:截面視圖
2301:選擇閘極硬遮罩
2302:抹除閘極硬遮罩
2303:側壁
2304:選擇閘極間隙
24:選擇閘極介電層
2400:截面視圖
2401:光阻遮罩
25:記憶體區域
2500:截面視圖
2501:第二抗反射塗層
26:記憶體源極/汲極區域
2600:截面視圖
2600A:截面視圖
27:記憶體源極/汲極區域
2700:截面視圖
2701:記憶體覆蓋層
2702:底部抗反射塗層
2703:襯層
28:第二選擇閘極介電層
2800:截面視圖
29:ILD0(層間介電質0)層
2900:截面視圖
2901:遮罩
3:介電質
30:矽化物墊
300:截面視圖
3000:截面視圖
31:導孔
3100:截面視圖
3101:氧化物層
3102:高介電常數介電層
3103:虛擬閘極電極層
3104:虛擬閘極硬遮罩層
3105:虛擬閘極堆疊
32:第一選擇閘極間隔物
3200:截面視圖
3201:光阻
3202:虛擬閘極電極
3203:虛擬閘極
33:接觸蝕刻終止層
3300:截面視圖
3400:截面視圖
3500:截面視圖
36:第二選擇閘極間隔物
3600:截面視圖
3601:光阻
3700:截面視圖
38:第二側壁間隔物
3800:截面視圖
3801:第二抗反射塗層
39:側壁間隔物
3900:截面視圖
400:截面視圖
4000:截面視圖
4100:截面視圖
4200:截面視圖
43:基板
4300:截面視圖
4301:光阻
4302:空隙區域
4400:截面視圖
4500:截面視圖
4501:硬遮罩
4600:製程
4601:動作
4602:動作
4603:動作
4604:動作
4605:動作
4606:動作
4607:動作
4608:動作
4609:動作
4610:動作
4611:動作
4612:動作
4613:動作
4614:動作
4615:動作
4616:動作
4617:動作
4618:動作
4619:動作
4620:動作
4621:動作
4622:動作
4623:動作
4624:動作
4625:動作
4626:動作
4627:動作
4628:動作
4629:動作
4630:動作
4631:動作
4633:動作
4634:動作
4635:動作
4636:動作
4637:動作
4638:動作
4639:動作
4640:動作
4641:動作
4642:動作
4643:動作
4644:動作
4645:動作
4646:動作
4647:動作
4648:動作
4649:動作
4650:動作
4651:動作
4652:動作
5:ILD1(層間介電質1)層
500:截面視圖
57:金屬閘極電極
59:深阱植入物
600:截面視圖
62:邏輯區域
63:源極/汲極區域
65:源極/汲極區域
66:邏輯閘極側壁間隔物結構
67:矽化物墊
68:氧化物介電質
69:高介電常數介電質
7:控制閘極電極
70:高介電常數金屬閘極式閘極
700:截面視圖
701:光阻
73:分離式閘極快閃記憶體單元
8:選擇閘極間隔物結構
800:截面視圖
81:墊氧化物層
82:墊氮化物層
84:氧化物層
85:隔離區域
86:氮化物覆蓋層
87:氧化物覆蓋層
9:矽化物墊
90:記憶體區域
900:截面視圖
901:浮動閘極電極層
902:浮動閘極介電層
903:邊界區域
904:邊界隔離結構
91:周圍區域
本揭示內容的態樣可由以下的詳細描述並且與所附圖式一起閱讀，得到最佳的理解。根據產業界的標準慣例，各個特徵並未按比例繪製。此外，在個別的圖式中的各個特徵的尺寸可能相對於彼此而任意地增加或減小，以便於說明和強調。
第1A圖繪示根據本揭示內容的一些態樣的積體電路(IC)的截面視圖。
第1B圖繪示第1A圖的區域1A的放大視圖。
第2圖至第45圖繪示根據本揭示內容的一些態樣的製造製程所進行的根據本揭示內容的一些態樣的積體電路的一系列的截面視圖。
第46A圖和第46B圖呈現了根據本揭示內容的一些態樣的製造製程的流程圖。
本揭示內容提供了許多不同的實施方式或實施例，以實現本揭示內容的不同的特徵。以下描述組件和配置的具體實施例，以簡化本揭示內容。這些當然僅是實施例，並不意圖為限制性的。例如，在隨後的描述中，第二特徵形成於第一特徵上方或之上，可能包括其中第一和第二特徵形成直接接觸的實施方式，並且還可能包括在第一和第二特徵之間可能形成附加的特徵，因此第一和第二特徵可能不是直接接觸的實施方式。
可能在此使用空間上的相對用語，諸如「之下」、「低於」、「下部」、「高於」、「上部」、和類似用語，以描述如在圖式中所繪示的一個元件或特徵與另一個元件或特徵之間的關系。除了在圖式中所描繪的方向之外，空間上的相對用語旨在涵蓋裝置或設備在使用中或操作中的不同位向。裝置或設備可能有其他位向(旋轉90度或其他位向)，並且此處所使用的空間上相對用語也可能相應地解釋。用語「第一」、「第二」、「第三」、「第四」、和類似用語，僅是一般性的識別詞語，並且因此可能在各個實施方式中互換。例如，在一些實施方式中，一個元件(例如：一個開口)可能稱為「第一」元件，此元件可能在其他實施方式中稱為「第二」元件。
本揭示內容提供了用於將分離式閘極快閃記憶體(split gate flash memory)嵌入到包括邏輯閘極的積體電路IC)的結構和製造製程。此積體電路包括設置在記 憶體區域中的半導體基板之上或上方的分離式閘極快閃記憶體單元、和設置在邏輯區域中的基板之上或上方的邏輯裝置。邏輯裝置可能包括位址解碼器和/或讀寫電路系統和/或微控制器，並且可能控制記憶體單元的操作和/或執行其他任務。具有隔離結構的隔離區域可能將記憶體區域與邏輯區域分隔。
記憶體單元可能包括形成在浮動閘極上方的控制閘極。由於這種堆疊配置，記憶體單元可能高於邏輯裝置。如果記憶體單元具有與邏輯裝置相同的間距，則介於記憶體單元之間的間隙將具有比介於邏輯裝置之間的間隙更高的縱橫比。在一些實施方式中，介於記憶體單元之間的間隙可能具有高縱橫比，部分地因為以選擇閘極電極為接界的結果，此選擇閘極電極使用由間隔物圖案化技術定義的遮罩而形成在相鄰於浮動閘極/控制閘極堆疊。當形成側壁間隔物時，間隙可能進一步減小。具有高縱橫比的狹窄間隙會使諸如介電質填充之類的操作更加困難。
本揭示內容提供了可以使介於記憶體單元之間的間隙製作的較大而不增加間距的結構和方法。根據本揭示內容，藉由選擇閘極電極的氧化來形成每個選擇閘極側壁間隔物的主要的部分。氧化製程產生第一選擇閘極側壁間隔物，而基本上不使介在單元之間的間隙變窄。氧化製程也可能以使選擇閘極介電質在遠離浮動閘極的端部上比靠近浮動閘極的端部更厚的方式來增加選擇閘極介電質的厚度。這種結構允許選擇閘極側壁間隔物做得更薄而不增加 閘極引發的汲極洩漏(gate-induced drain leakage)。
第二選擇閘極側壁間隔物可能經由沉積而形成。在本教示的一些內容中，經由原子層沉積(ALD)來形成第二選擇閘極側壁間隔物。允許整個選擇閘極側壁間隔物的一部分經由沉積(特別是經由原子層沉積)而形成，這是有利的，因為在整個記憶體區域上方例行地沉積氧化物層，以提供用於移除保護層的蝕刻終止層，保護層在當邏輯閘極圖案化時覆蓋記憶體區域。第二選擇閘極側壁間隔物可能非常薄。在本教示的一些內容中，經由沉積而形成的選擇閘極間隔物比經由氧化而形成的選擇閘極間隔物更薄。
再氧化製程和原子層沉積製程兩者都具有在不降低側壁(此側壁定義了介於相鄰的記憶體單元之間的間隙)的垂直性的情況下，形成側壁間隔物的特性。這些製程都傾向於產生在厚度上均勻的側壁間隔物。在大多數的選擇閘極上方保持了均勻性。由於在選擇閘極間隔物下方發生氧化，並且在側表面與底表面相交的角部處具有特別高的比率，因此一些側壁間隔物的增厚可能會發生在基板附近。
在先前技術中，典型的是在形成邏輯閘極間隔物之前，從記憶體區域移除保護層。在本教示的一些內容中，直到邏輯閘極間隔物已形成之後才移除保護層。這允許選擇閘極間隔物具有與邏輯閘極間隔物不同的組成分。在本教示的一些內容中，邏輯閘極間隔物包括氮化物層，但是選擇閘極間隔物不包括氮化物層。在本教示的一些內容中， 選擇閘極間隔物比邏輯閘極間隔物薄。
第1A圖提供了根據本教示的一些態樣的積體電路裝置1的所選的部分的截面視圖。這些部分包括記憶體區域25的一部分和邏輯區域62的一部分，兩者都形成在基板43上。邏輯區域62包括高介電常數金屬閘極70，並且記憶體區域25包括分離式閘極快閃記憶體單元73。
分離式閘極快閃記憶體單元73包括浮動閘極電極14(由浮動閘極介電質15將浮動閘極電極14與基板43分隔)、控制閘極電極7(由控制閘極介電質13將控制閘極電極7與浮動閘極電極14分隔)、抹除閘極電極18(由抹除閘極介電質19將抹除閘極電極18與基板43分隔)、以及選擇閘極電極23(由選擇閘極介電結構12將選擇閘極電極23與基板43分隔)。控制閘極間隔物11形成在控制閘極電極7的側部。浮動閘極側壁間隔物22形成在浮動閘極電極14的側部。浮動閘極側壁間隔物22將浮動閘極電極14與選擇閘極電極23分隔。
第1B圖提供了在第1A圖中標識的區域1A的放大視圖。如在第1B圖中較容易看到的，選擇閘極間隔物結構8形成在選擇閘極電極23的與浮動閘極介電質15相對的一側。選擇閘極間隔物結構8包括第一選擇閘極間隔物32和第二選擇閘極間隔物36。第一選擇閘極間隔物32是形成選擇閘極電極23的材料的氧化產物，其可能是多晶矽或類似者。在這些教示中的一些內容中，第一選擇閘極間隔物32具有從10Å到200Å的範圍內的厚度。在這些 教示中的一些內容中，第一選擇閘極間隔物32具有從10Å到100Å的範圍內的厚度。在這些教示的一些內容中，第一選擇閘極間隔物32具有一厚度，此厚度大於可由原生氧化物形成所產生的厚度。原生氧化物形成製程是自限性的(self-limiting)，導致30Å或更小的最大厚度。
在這些教示的一些內容中，第二選擇閘極間隔物36是經由沉積製程形成的氧化物。更普遍地，第二選擇閘極間隔物36可能是氧化物、氮化物、或類似者。在這些教示的一些內容中，第二選擇閘極間隔物36具有從25Å到200Å的範圍內的厚度。在這些教示的一些內容中，第二選擇閘極間隔物36具有從50Å到100Å的範圍內的厚度。
在這些教示的一些內容中，選擇閘極間隔物結構8在其中間高度處的總厚度103在從35Å到200Å的範圍內。在這些教示的一些內容中，厚度103在從60Å到200Å的範圍內。經由與選擇閘極間隔物結構8對準地摻雜，在基板43中形成重摻雜的記憶體源極/汲極區域26。
選擇閘極間隙2304，其是介在選擇閘極間隔物結構8之間的間隙，具有基本上垂直的側壁2303。基本上垂直的側壁是相對於基板43的表面垂直的二十度之內的側壁。側壁2303是在相對於基板43的表面垂直的十度之內。
選擇閘極介電結構12包括第一選擇閘極介電層24和第二選擇閘極介電層28。在這些教示中的一些內容 中，第一選擇閘極介電層24的厚度在從5Å到100Å的範圍之內。在這些教示的一些內容中，第一選擇閘極介電層24的厚度在從10Å到50Å的範圍之內。第一選擇閘極介電層24可能是氧化物，其他合適的介電質、或類似者。在這些教示的一些內容中，第一選擇閘極介電層24是形成基板43的材料的氧化產物。第二選擇閘極介電層28是形成選擇閘極電極23的材料的氧化產物。
在這些教示中的一些內容中，選擇閘極介電結構12具有大於5Å的最小厚度和小於200Å的最大厚度。在這些教示的一些內容中，厚度在從5Å到100Å的範圍內。在這些教示的一些內容中，選擇閘極介電結構12具有一厚度，此厚度相對於相距於浮動閘極電極14的距離而增加。在這些教示的一些內容中，選擇閘極介電結構12具有最大厚度101，其從3Å至100Å，大於選擇閘極介電結構12的最小厚度102。在這些教示的一些內容中，差異在從3Å到50Å的範圍內。在這些教示的一些內容中，差異在從10Å到50Å的範圍內。
高介電常數金屬閘極式(HKMG)閘極70包括高介電常數介電質69和金屬閘極電極57。邏輯閘極側壁間隔物結構66形成在金屬閘極電極57的側部。邏輯閘極側壁間隔物結構66可能包括以任何合適的厚度的材料的任何合適的組合。在一些實施方式中，邏輯閘極側壁間隔物結構66分別地包括第一側壁間隔物39和第二側壁間隔物38。在一些實施方式中，第一側壁間隔物39是氮化物或 類似者。在一些實施方式中，第一側壁間隔物39具有從25Å到1000Å的範圍內的厚度。在一些實施方式中，第一側壁間隔物39具有從50Å到500Å的範圍內的厚度。在一些實施方式中，第二側壁間隔物38是氧化物、或類似者。在一些實施方式中，第二側壁間隔物38具有從5Å到200Å的範圍內的厚度。在一些實施方式中，第二側壁間隔物38具有從10Å到100Å的範圍內的厚度。在一些實施方式中，邏輯閘極側壁間隔物結構66比選擇閘極間隔物結構8的總厚度103厚了5Å到200Å。在一些實施方式中，邏輯閘極側壁間隔物結構66比選擇閘極間隔物結構8的總厚度103厚了10Å到100Å。
高介電常數介電質可能是鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)、或類似者的金屬氧化物或矽酸鹽。高介電常數介電質的實施例包括TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、和ZrSiO2、或類似者。高介電常數介電質69具有從約4Å至約100Å範圍內的厚度。在這些教示的一些內容中，高介電常數介電質69具有從約5Å至約25Å的範圍內的厚度。高介電常數介電質69可能經由氧化物介電質68與基板43分隔。氧化物介電質68是非高介電常數介電質。積體電路裝置1可能包括不同的高介電常數金屬閘極式閘極70，不同的高介電常數金屬閘極式閘極70具有不同厚度的氧化物介電質68。一些高介電常數金屬閘極式閘極可能具有氧化物介電質68，厚度在從約5Å至約25Å的範 圍內。其他的高介電常數金屬閘極式閘極可能具有氧化物介電質68，厚度在從約25Å至約300Å的範圍內。金屬閘極電極57可能具有任何合適的厚度。在這些教示的一些內容中，金屬閘極電極57的厚度在從300Å至1000Å的範圍內。
高介電常數金屬閘極式閘極70可能形成在深阱植入物59上方。輕摻雜的高介電常數金屬閘極式源極/汲極區域63和重摻雜的高介電常數金屬閘極式源極/汲極區域65可能為高介電常數金屬閘極式閘極70提供源極/汲極區域，並且可能分別地與側壁間隔物39和第二側壁間隔物38對準。重摻雜的高介電常數金屬閘極式源極/汲極區域65可能在其表面處具有矽化物墊67。高介電常數金屬閘極式閘極70可能經由閘極後製程(gate-last process)而形成。因此，高介電常數金屬閘極式閘極70未遭受到對於在重摻雜的高介電常數金屬閘極式源極/汲極區域65中的植入物進行退火所需的條件。如果高介電常數金屬閘極式閘極70遭受這樣的條件，高介電常數介電質69和金屬閘極電極57會以改變高介電常數金屬閘極式閘極70的閾值電壓的方式交互作用。
各種金屬化層可能形成在高於分離式閘極快閃記憶體單元73和高介電常數金屬閘極式閘極70。這些包括第一金屬化層，其包括形成在介電質3中的金屬線2。介電質3可能是低介電常數介電質。可能在高於所示的一金屬化層形成附加的金屬化層。金屬化層經由導孔31而耦合 到源極/汲極區域。導孔31穿過介電層，介電層包括ILD0(層間介電質0)層29以及ILD1(層間介電質1)層5，ILD0(層間介電質0)層29在分離式閘極快閃記憶體單元73和高介電常數金屬閘極式閘極70的高度處，而ILD1(層間介電質1)層5高於分離式閘極快閃記憶體單元73和高介電常數金屬閘極式閘極70。
基板43是半導體，並且可能是或者包含，例如，塊體矽基板(bulk silicon substrate)、絕緣體上矽(SOI)基板、III-V族基板、其他合適的半導體基板。基板43可能是二元半導體基板(例如，GaAs)、三元半導體基板(例如，AlGaAs)、更高階的半導體基板。
第2圖至第45圖提供了一系列的截面視圖600至4500，其繪示了根據本揭示內容的製程在製造的不同階段時的根據本揭示內容的積體電路裝置。雖然第2圖至第45圖描述關於一系列的動作，應當理解，在某些情況下，動作的順序可能改變，並且此一系列的動作適用於除了繪示的結構以外的其他結構。在一些實施方式中，這些動作中的一些動作可能全部或部分地省略。此外，第2圖至第45圖描述為關於一系列的動作，應當理解，在第2圖至第45圖中所示的結構不限於製造的一方法，而是可能與此方法分開而單獨存在的結構。
第2圖提供了截面視圖200，其繪示一初始步驟，其中墊氧化物層201和墊氮化物層202形成在基板43上方。可能形成並圖案化光阻203，以覆蓋在周圍區域91 中的墊氮化物層202。光阻203可能用來選擇性地從記憶體區域90蝕刻墊氮化物層202，如第3圖的截面視圖300所繪示。如第3圖的截面視圖300進一步所繪示，在剝離光阻203之後，然後可能執行氧化製程，以使在記憶體區域90中的基板43凹陷。儘管分離式閘極快閃記憶體單元73具有較大的高度，但是使在記憶體區域90中的基板43凹陷，使得分離式閘極快閃記憶體單元73的頂部與高介電常數金屬閘極式閘極70的頂部對準。氧化製程產生氧化物層84。氧化製程可能是濕式氧化製程。或者，可能以乾式氧化、蒸氣氧化、或一些其他合適的製程來完成氧化。
可能薄化氧化物層84，以接近墊氧化物層201的厚度，如第4圖的截面視圖400所繪示。然後可能剝離原始的墊氧化物層201和墊氮化物層202，並且以墊氧化物層81和墊氮化物層82代替，如第5圖的截面視圖500所繪示。然後可能形成隔離區域85，經由放置圖案化的遮罩、蝕刻通過墊氧化物層81、墊氮化物層82、並蝕刻進基板43，經由沉積氧化物或氧化物前驅物來形成隔離區域85的氧化物。在形成氧化物之後，可能使用化學機械研磨(CMP)，以產生第5圖的截面視圖500所示的水平表面。
如第6圖的截面視圖600所繪示，可能之後形成氮化物覆蓋層86和氧化物覆蓋層87。氧化物覆蓋層87可能是阻劑保護性氧化物，或一些其他合適類型的氧化物。不包括氮化物覆蓋層86或氧化物覆蓋層87的替代處理也是可行的。
如第7圖的截面視圖700所示，當從記憶體區域90中移除墊層時，可能使用光阻701以保護周圍區域91。然後可能剝離光阻701，隨後沉積浮動閘極介電層902和浮動閘極電極層901，以及進行化學機械研磨(CMP)，以從周圍區域91移除這些層和氧化物覆蓋層87，如第8圖的截面視圖800所繪示。浮動閘極介電層902可能是任何合適的介電層。浮動閘極介電層902可能成長在基板43上或沉積在基板43上。浮動閘極電極層901可能共形地在浮動閘極介電層902上沉積，並且可能是摻雜的多晶矽或類似者。形成浮動閘極電極層901可能經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍、或類似者。
如第9圖的截面視圖900所示，然後可能執行蝕刻製程，以減薄浮動閘極電極層901至所需的厚度。這個回蝕刻(etch back)可能以乾蝕刻和氫氟酸(HF)浸漬或類似者來完成。第9圖繪示記憶體區域90和周圍區域91被邊界區域903分隔，邊界區域903具有邊界隔離結構904。第9圖也確定了記憶體區域25，記憶體區域25是在記憶體區域90之內的示例性區域。第9圖更確定了邏輯區域62，邏輯區域62是在周圍區域91之內的示例性區域。第10圖繪示與第9圖的截面視圖900相對應的截面視圖1000，不同之處在於，其僅聚焦於這兩個區域，後續的截面視圖也一樣。
如第11圖的截面視圖1100所繪示，可能在浮動閘極電極層901上方形成控制閘極堆疊1105。控制閘極 堆疊1105包括控制閘極介電層1101、控制閘極電極層1102、和控制閘極硬遮罩層1103。控制閘極介電層1101可能包括一或多層的氧化物、氮化物、其他合適的介電質、或類似者。控制閘極介電層1101可能包括多層的不同的介電質。在一些實施方式中，控制閘極介電層1101是電荷捕獲介電質(charge trapping dielectric)。在一些實施方式中，控制閘極介電層1101包括ONO膜，其具有下氧化物層1106、覆蓋下氧化物層1106的中間氮化物層1107、和覆蓋中間氮化物層1107的上氧化物層1108。形成控制閘極介電層1101可能經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、其他合適的沉積製程、上述的任何組合、或類似者。
控制閘極介電層1101非常薄。下氧化物層1106可能具有從10至1000埃(Angstroms)的範圍內的厚度。在一些實施方式中，下氧化物層1106具有從20至50埃的範圍內的厚度，例如，約40埃。中間氮化物層1107可能具有從25至200埃的範圍內的厚度。在一些實施方式中，中間氮化物層1107具有從50至100埃的範圍內的厚度，例如，約80埃。上氧化物層1108可能具有從10至100埃的範圍內的厚度。在一些實施方式中，上氧化物層1108具有從20至50埃的範圍內的厚度，例如，約40埃。在一些實施方式中，控制閘極介電層1101的總厚度在從25至400埃的範圍內。在一些實施方式中，控制閘極介電層1101的總厚度在從50至200埃的範圍內。
控制閘極電極層1102可能共形地形成，並且可能由摻雜的多晶矽或類似者而形成。在一些實施方式中，形成控制閘極電極層1102的製程包括沉積材料、將摻雜劑佈植到材料中，以及退火以激活摻雜劑。可能經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、或其他合適的沉積製程來沉積控制閘極電極層1102的材料。在一些實施方式中，控制閘極電極層1102具有從600至2000埃的範圍內的厚度。在一些實施方式中，控制閘極電極層1102具有從300至1000埃的範圍內的厚度。在一些實施方式中，控制閘極電極層1102具有約600埃的厚度。
控制閘極硬遮罩層1103可能包括多層的不同的材料。控制閘極硬遮罩層1103可能包括氧化物、氮化物、或其他合適的材料。在一些實施方式中，控制閘極硬遮罩層1103包括在第一氮化物層1110上方的氧化物層1111。在一些實施方式中，這些層的厚度在從100至1400埃的範圍內。在一些實施方式中，這些層的厚度例如在從200至700埃的範圍內。在一些實施方式中，這些層為約400埃厚。在一些實施方式中，控制閘極硬遮罩層1103更包括在氧化物層1111上方的第二氮化物層1112。控制閘極硬遮罩層1103可能經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、其他合適的沉積製程，上述的任何組合、或類似者來形成。
如第12圖的截面視圖1200所繪示，可能執行選擇性蝕刻，以從記憶體區域25移除控制閘極堆疊1105的 部分，從而在浮動閘極電極層901上方形成控制閘極硬遮罩1201、控制閘極電極7、和控制閘極介電質13。在一些實施方式中，用於執行選擇性蝕刻的製程包括形成和圖案化光阻層1203。光阻層1203可能被圖案化，以覆蓋邏輯區域62和記憶體區域25的多個部分，記憶體區域25的這些部分形成控制閘極電極7的負像(negative image)。然後可能應用蝕刻製程加上就位的光阻層1203，直到暴露出浮動閘極電極層901。然後可能剝離光阻層1203。
如第13圖的截面視圖1300所繪示，控制閘極間隔物11可能形成在相鄰於控制閘極硬遮罩1201。控制閘極間隔物11覆蓋控制閘極電極7的側壁。形成控制閘極間隔物11可能經由沉積一層的間隔物材料，隨後進行蝕刻。控制閘極間隔物11可能具有任何合適的組成分。控制閘極間隔物11可能包括一或多層的氧化物、氮化物、其他合適的介電質、或類似者。在一些實施方式中，控制閘極間隔物11包括ONO膜，例如，下氧化物層、中間氮化物層、和上氧化物層。可能經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、或其他合適的沉積製程來沉積間隔物材料。蝕刻製程可包括電漿蝕刻或任何其他合適的蝕刻製程，其選擇性地移除在相對於垂直方向間隔物材料最薄的地方的間隔物材料。為了便於繪示，示出了具有垂直的側壁的控制閘極間隔物11。間隔物形成的蝕刻製程可能產生圓角和平滑地漸縮的側壁。
如第14圖的截面視圖1400所繪示，蝕刻可能執行至浮動閘極電極層901和浮動閘極介電層902(參見第13圖)，以形成浮動閘極電極14和浮動閘極介電質15。控制閘極間隔物11和控制閘極硬遮罩1201可能用來作為此蝕刻的遮罩。如第14圖的截面視圖1200所進一步繪示，浮動閘極間隔物1401可能形成在浮動閘極電極14的側壁上和控制閘極間隔物11的側壁上。浮動閘極間隔物1401可能是氧化物、其他合適的介電質、或類似者。形成浮動閘極間隔物1401的製程可能包括在第14圖的截面視圖1400所繪示的結構上方沉積浮動閘極間隔物層，隨後進行電漿蝕刻或任何其他合適的蝕刻製程，這些蝕刻製程選擇性地移除在相對於垂直方向浮動閘極間隔物層最薄的地方的浮動閘極間隔物層。共形地沉積浮動閘極間隔物層可能經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、或其他合適的沉積製程。
如第15圖的截面視圖1500所繪示，輕摻雜的記憶體源極/汲極區域21可能形成在基板43中橫向地在介於多個浮動閘極電極14之間。形成重(共用源極是高劑量佈植)摻雜的記憶體源極/汲極區域21的製程可能包括形成並且圖案化光阻層1501，光阻層1501覆蓋邏輯區域62和記憶體區域25的在共用源極/汲極間隙1502之外的部分。可能執行離子佈植或其他合適的摻雜製程加上就位的光阻層1501。光阻層1501可能使用微影來圖案化。
如第16圖的截面視圖1600所繪示，可能移除在 共用源極/汲極間隙1502之內的浮動閘極間隔物1401。用於移除浮動閘極間隔物1401的製程可能包括蝕刻加上就位的光阻層1501。之後可能剝離光阻層1501。
如第17圖的截面視圖1700所繪示，可能形成抹除閘極介電質19，以覆蓋記憶體源極/汲極區域21和襯在共用的源極/汲極間隙1502之內的浮動閘極電極14的側壁和控制閘極間隔物11的側壁。抹除閘極介電質19可能由氧化物、氮化物、或其他合適的介電質而形成。形成抹除閘極介電質19的製程可能包括高溫氧化(HTO)、原位蒸氣產生(ISSG)氧化、其他合適的沉積或成長製程、上述的任何組合、或類似者。在一些實施方式中，經由氧化物沉積製程隨後進行氧化物成長製程來形成抹除閘極介電質19。在一些實施方式中，由於在記憶體源極/汲極區域21中的離子佈植，抹除閘極介電質19發展成彎曲的或球形的表面輪廓。記憶體源極/汲極區域21的中心區域接收較大劑量的摻雜劑，因此，與記憶體源極/汲極區域21的周圍區域相比經歷到更多的破壞。因此，與周圍區相比，氧化物可能在中心區域內更快速地成長。
如第18圖的截面視圖1800所繪示，可能形成光阻層1801，以覆蓋邏輯區域62和記憶體區域25的在單元間間隙1802之外的多個部分，並且光阻層1801用於從單元間間隙1802之內移除浮動閘極間隔物1401。如第19圖的截面視圖1900所繪示，在移除光阻層1801之後，然後在單元間間隙1802中可能形成第一選擇閘極介電層 24和抹除閘極側壁間隔物22。第一選擇閘極介電層24和抹除閘極側壁間隔物22可能是一或多層的氧化物、氮化物、或其他合適的介電質、或類似者。可能經由高溫氧化(HTO)、原位蒸氣產生(ISSG)氧化、其他合適的沉積或成長製程、上述的任何組合、或類似者，來形成第一選擇閘極介電層24和抹除閘極側壁間隔物22。
亦由第20圖的截面視圖2000所繪示，可能形成選擇閘極電極層2001，覆蓋第一選擇閘極介電層24和在邏輯區域62和記憶體區域25中的其他結構。形成選擇閘極電極層2001可能由摻雜的多晶矽或類似者、或其他合適的導電材料形成，並且可能經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、或其他合適的沉積製程來形成。第20圖的截面視圖2000也繪示了形成在選擇閘極電極層2001上方的記憶體抗反射塗層(ARC)2002。形成記憶體記憶體抗反射塗層2002可能，例如，來自於經由旋塗製程施加的可流動的有機材料，其中，當液態抗反射塗層塗佈物在晶圓表面上時，基板43的晶圓繞著晶圓中心旋轉。由於液態抗反射塗層塗佈物的流動性，液態抗反射塗層塗佈物傾向於發展成水平表面。在旋塗液態抗反射塗層塗佈物之後，可能執行烘烤步驟以硬化記憶體抗反射塗層2002。
如第21圖的截面視圖2100所繪示，可能執行製程以移除記憶體抗反射塗層2002(參見第20圖)並且薄化選擇閘極電極層2001。這個製程形成抹除閘極電極18。 可能以蝕刻製程來執行移除和減薄，此蝕刻製程對於記憶體抗反射塗層2002和選擇閘極電極層2001具有大約相等的耐受性。可能回蝕刻記憶體抗反射塗層2002，直到暴露出選擇閘極電極層2001，之後，可能一起回蝕刻選擇閘極電極層2001和記憶體抗反射塗層2002，直到完全地移除記憶體抗反射塗層2002。然後可能回蝕刻選擇閘極電極層2001，直到選擇閘極電極層2001的頂表面大約與控制閘極電極7的頂表面齊平為止。蝕刻製程使凹陷的選擇閘極電極層2001具有基本上平坦的表面。可能將摻雜劑佈植到選擇閘極電極層2001中或與選擇閘極電極層2001一起，隨後進行退火以激活摻雜劑。可能使用光阻遮罩來使摻雜劑類型在n型和p型之間變化，或者使摻雜針對不同的區域和裝置類型而變化。
如第22圖的截面視圖2200所繪示，可能在由第21圖的截面視圖2100所繪示的結構上方共形地形成記憶體選擇閘極硬遮罩層2201。記憶體選擇閘極硬遮罩層2201可能由氮化物、氧化物、或其他合適的硬遮罩材料形成。形成記憶體選擇閘極硬遮罩層2201可能經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、或其他合適的沉積製程。
如第23圖的截面視圖2300所繪示，可能使用蝕刻，以從記憶體選擇閘極硬遮罩層2201(參第22圖)形成選擇閘極硬遮罩2301和抹除閘極硬遮罩2302。這個蝕刻製程的第一部分形成選擇閘極硬遮罩2301和抹除閘極硬 遮罩2302。選擇閘極硬遮罩2301發展成間隔物形狀。間隔物形狀來自於選擇閘極硬遮罩層2201沉積在由閘極堆疊2202(參見第22圖)定義的心軸(mandrel)上方，然後使用各向異性蝕刻製程來進行蝕刻。然後可能使用相同或另一種各向異性蝕刻製程，以圖案化選擇閘極電極層2001，以形成選擇閘極間隙2304，同時保留被選擇閘極硬遮罩2301覆蓋的區域以形成選擇閘極電極23。蝕刻製程可能是電漿蝕刻或類似者。選擇閘極間隙2304具有側壁2303，此側壁2303基本上垂直於相鄰的選擇閘極電極23。側壁2303為相對於基板43的表面垂直的十度以內。
如第24圖的截面視圖2400所繪示，可能用覆蓋記憶體區域25的所繪示部分的光阻遮罩2401進行蝕刻。這種額外的蝕刻可能將在頁面方向上由一些所繪示的結構形成的導線(conductive lines)終止。此蝕刻可能薄化在邏輯區域62上方的控制閘極硬遮罩層1103。
如第25圖的截面視圖2500所繪示，可能在由第24圖的截面視圖2400所繪示的結構上方形成第二抗反射塗層2501。第二抗反射塗層2501可能形成有平坦的或基本上平坦的頂表面。第二抗反射塗層2501可能與非選擇性的回蝕刻製程結合使用，以使由第24圖的截面視圖2400所繪示的結構的最上部分凹陷，以產生由第26A圖的截面視圖2600所繪示的結構。回蝕刻製程可能在控制閘極硬遮罩層1103、控制閘極硬遮罩1201、和選擇閘極硬遮罩2301上或之中停止。在回蝕刻製程之後，可能移 除第二抗反射塗層2501，如第26A圖的截面視圖2600所示。
如第26B圖的截面視圖2600A所繪示，執行氧化製程以氧化選擇閘極電極23的表面層，以形成第一選擇閘極間隔物32。這個製程維持選擇閘極間隙2304的側壁2303的垂直度，並且不會顯著地窄化選擇閘極間隙2304。形成第一選擇閘極間隔物32的一些氧化劑可能擴散通過第一選擇閘極介電層24，以氧化選擇閘極電極23的底部並且形成第二選擇閘極介電層28。氧化製程可能是濕式氧化製程、高溫氧化(HTO)、原位蒸氣產生(ISSG)、其他合適的氧化製程、或類似者。在這些教示的一些內容中，氧化製程是濕式氧化製程。在這些教示的一些內容中，氧化製程是乾式氧化製程。
如第27圖的截面視圖2700所繪示，可能在由第26B圖的截面視圖2600A所繪示的結構上方形成襯層2703、記憶體覆蓋層2701、和底部抗反射塗層(BARC)2702。記憶體覆蓋層2701是保護層，因為它是臨時的層，通過針對基板43的其他區域的一系列處理步驟時會保護在記憶體區域25中的結構，並且隨後將記憶體覆蓋層2701移除。記憶體覆蓋層2701可能是多晶矽或類似者。襯層2703可能具有組成分，其適合於對隨後進行記憶體覆蓋層2701的移除時提供蝕刻終止。在這些教示的一些內容中，襯層2703是氧化物或類似者。根據本教示的一些態樣，襯層2703的一部分將保留在積體電路裝 置1中，以提供選擇閘極間隔物結構8的一部分。
襯層2703可能經由任何合適的製程來形成。在這些教示的一些內容中，經由維持選擇閘極間隙2304的側壁2303的垂直性的製程，來形成襯層2703。用於此目的的合適的製程是原子層沉積(ALD)或類似者。原子層沉積是包括以下階段的循環製程，在此階段中，待塗覆的表面被用於形成塗層的反應物飽和。在此循環中的另一個階段引起一反應，經由這個反應，由包含此反應物的反應而形成一層的塗層。飽合使得此反應物在反應前均勻地分佈。原子層沉積製程維持側壁2303的垂直性，並提供對襯層2703的厚度的控制，這有助於提供足夠的厚度給選擇閘極間隔物結構8，而不會不必要地窄化選擇閘極間隙2304。
形成記憶體覆蓋層2701可能經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、其他合適的沉積製程、上述的任何組何、或類似者。記憶體覆蓋層2701可能與其覆蓋的表面部分地共形。底部抗反射塗層2702有助於調平(leveling)記憶體覆蓋層2701。底部抗反射塗層2702可能由液態塗層形成，此液態塗層被旋塗在記憶體覆蓋層2701上方，以提供平坦的或基本上平坦的頂表面。在旋塗底部抗反射塗層2702之後，可能執行烘烤步驟，以硬化底部抗反射塗層2702。
如第28圖的截面視圖2800所繪示，可能執行製程以移除底部抗反射塗層2702(參見第27圖)並且使記憶體覆蓋層2701具有凹陷的且相對水平的表面。此製程可 能是蝕刻，在此蝕刻下，底部抗反射塗層2702和記憶體覆蓋層2701具有非常相似的蝕刻速率。最初，蝕刻進行，通過底部抗反射塗層2702，直到暴露出記憶體覆蓋層2701。蝕刻繼續同時地蝕刻底部抗反射塗層2702和記憶體覆蓋層2701，直到底部抗反射塗層2702被完全地移除。此蝕刻製程可能使得在記憶體區域25上方記憶體覆蓋層2701具有良好定義的厚度。
如第29圖的截面視圖2900所繪示，可能在記憶體區域25中的記憶體覆蓋層2701上方形成和圖案化光阻遮罩2901。類似於其他的光阻遮罩，形成光阻遮罩2901可能經由製程，其包括旋轉塗佈，或者在結構的表面上形成光阻，通過倍縮光罩(reticle)或其他微影遮罩來選擇性地暴露光阻於光，並且使用化學顯影劑來移除曝光或未曝光的部分。在遮罩2901就位的情況下，可能執行蝕刻，以從邏輯區域62移除控制閘極電極層1102和控制閘極硬遮罩層1103。在蝕刻之後，可能移除光阻遮罩2901。類似於其他的光阻遮罩，移除光阻遮罩2901可能經由完全曝光和顯影、蝕刻、灰化、或任何其他合適的移除製程。如第30圖的截面視圖3000所繪示，可能執行額外的蝕刻，以從邏輯區域62移除控制閘極介電層1101和氮化物覆蓋層86。
如第31圖的截面視圖3100所繪示，可能在第30圖的截面視圖3000所繪示的結構上方形成虛擬閘極堆疊3105。虛擬閘極堆疊3105可能包括氧化物層3101、 高介電常數介電層3102、虛擬閘極電極層3103、和虛擬閘極硬遮罩層3104。一般而言，虛擬閘極堆疊介電質可能包括任何適當的數目和組合的介電層，並且可能用在邏輯區域62中的不同裝置之間變化的厚度和/或組成分製成。虛擬閘極電極層3103可能是多晶矽或類似者或其他合適的材料。虛擬閘極硬遮罩層3104可是氮化物、氧化物、多晶矽、或類似者。共形地形成虛擬閘極堆疊3105的這些層可能經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、無電鍍、電鍍、其他合適的成長或沉積製程、上述的任何組合、或類似者。可能在基板43上成長氧化物層3101。
如第32圖的截面視圖3200所繪示，可能使用光阻3201，以在邏輯區域62中定義虛擬閘極3203，而從其他的位置移除氧化物層3101、高介電常數介電層3102、虛擬閘極電極層3103、和虛擬閘極硬遮罩層3104。這個蝕刻從氧化物層3101形成氧化物介電質68，從高介電常數介電層3102形成高介電常數介電質69、和從虛擬閘極電極層3103形成虛擬閘極電極3202。此製程可能有效地從邏輯區域62之外的區域移除高介電常數介電層3102。
如第33圖的截面視圖3300所示，之後可能在虛擬閘極3203的側部上形成側壁間隔物39。側壁間隔物39可能是氧化物、氮化物、其他合適的介電質、上述的任何組合、或類似者。側壁間隔物39可能經由間隔物圖案化技術形成，此技術包括在由虛擬閘極3203提供的心軸上方沉積，並且蝕刻以移除在相對於垂直方向間隔物材料最 薄的地方的間隔物材料。共形地沉積間隔物材料可能經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、其他合適的沉積製程、上述的任何組合、或類似者。可能經由任何合適的蝕刻製程來蝕刻間隔物材料，以形成側壁間隔物39。合適的蝕刻製程可能是各向異性的電漿蝕刻、或類似者。
如第34圖的截面視圖3400所繪示。可能佈植摻雜劑，以在邏輯區域62中形成輕摻雜的邏輯源極/汲極區域63。輕摻雜的邏輯源極/汲極區域63可能與側壁間隔物39對準而形成。可能使用光阻遮罩，以提供在邏輯區域62和周圍區域91中的其他區域之間變化的摻雜類型和濃度(參見第9圖)。
如第35圖的截面視圖3500所繪示，第二側壁間隔物38然後可能形成在相鄰於虛擬閘極3203。這些間隔物也可能經由間隔物圖案化技術而形成。第二側壁間隔物38可能是氧化物或類似者。
如第36圖的截面視圖3600所繪示，然後可能在從記憶體區域25蝕刻記憶體覆蓋層2701的同時，使用光阻3601以遮蓋邏輯區域62。襯層2703可能對此移除製程提供蝕刻終止。可能執行各向異性蝕製程以從選擇閘極間隙2304的底部移除襯層2703和第一選擇閘極介電層24。然後可能佈植摻雜劑，以形成輕摻雜的記憶體源極/汲極區域27。
如第37圖的截面視圖3700所示，可能佈植額外的摻雜劑，以在記憶體區域25中形成重摻雜的記憶體源極 /汲極區域26，和在邏輯區域62中形成重摻雜的高介電常數金屬閘極式源極/汲極區域65。重摻雜的記憶體源極/汲極區域26可能與襯層2703對準而形成。重摻雜的高介電常數金屬閘極式源極/汲極區域65與第二側壁間隔物38對準而形成。可能在一系列的步驟中進行摻雜，遮蓋各個區域和子區域，以為各個裝置提供一定範圍的摻雜濃度和類型。在摻雜之後，可能執行退火以激活在基板43之內的摻雜劑。經由如第37圖的截面視圖3700中進一步所示，可能執行矽化金屬沉積(salicidation)製程，，以分別地在重摻雜的記憶體源極/汲極區域26上和重摻雜的高介電常數金屬閘極式源極/汲極區域65上形成矽化物墊30和矽化物墊67。矽化物可能是鎳矽化物、鈦矽化物、鈷矽化物、其他矽化物、或類似者，並且可能經由任何合適的矽化製程而形成。
如第38圖的截面視圖3800所示，然後可能在第37圖的截面視圖3700所繪示的結構上方形成第二抗反射塗層3801。第二抗反射塗層3801可能形成具有平坦的或基本上平坦的頂表面。形成第二抗反射塗層3801的製程可能包括旋塗有機抗反射塗層塗佈物。如第39圖的截面視圖3900所繪示，然後可能執行製程以從在第38圖的截面視圖3800所繪示的結構移除上層。此製程從襯層2703形成第二選擇閘極間隔物36。移除製程是化學機械研磨製程。然而，在一些實施方式中，使用製程進行蝕刻來完成移除，對於此製程，所移除的各種材料具有相似的耐受性 (susceptibilities)，從而上表面維持基本上平坦。合適的蝕刻製程可能是乾式蝕刻，其包括來自碳氟化合物和He蝕刻劑的電漿。
如第40圖的截面視圖4000所繪示，然後可能移除第二抗反射塗層3801，接著形成如第41圖的截面視圖4100所繪示的接觸蝕刻終止層33和ILD0(層間介電質0)層29。ILD0(層間介電質0)層29可能是氧化物、低介電常數介電質、其他合適的介電質、上述的任何組合、或類似者。移除第二抗反射塗層3801可能經由蝕刻或任何其他的合適的移除製程。形成ILD0(層間介電質0)層29的製程可包能括化學氣相沉積、物理氣相沉積、濺鍍、或任何其他合適的製程。如第42圖的截面視圖4200所繪示，ILD0層29可能被平坦化並且其頂表面凹陷，以暴露虛擬閘極電極3202。平坦化和凹陷化可經由化學機械研磨或任何其他合適的製程或製程的組合。
如第43圖的截面視圖4300所繪示，在執行蝕刻以移除虛擬閘極電極3202的同時，可能使用光阻4301，以覆蓋記憶體區域25，留下空隙區域4302。如第44圖的截面視圖4400所示，然後可能經由填充空隙區域4302來形成金屬閘極電極57。填充可能包括形成一層以上的各種金屬，經由化學氣相沉積(CVD)、物理氣相沉積(PVD)、無電鍍、電鍍、或其他合適的成長或沉積製程。然後可能經由平坦化來移除在空隙區域4302外部沉積或成長的金屬。平坦化製程可能是化學機械研磨或類似者。
如在第45圖的截面視圖4500所繪示，可能形成和圖案化硬遮罩4501，以覆蓋邏輯區域62和控制閘極電極7，同時在選擇閘極電極23和抹除閘極電極18上分別地形成矽化物墊9和矽化物墊17。矽化物可能是鎳矽化物、其他矽化物、或類似者，並且可能經由任何合適的矽化製程來形成。
可能進行額外的製程，以形成第1A圖的結構。額外的製程形成ILD1(層間介電質1)層5、介電質3、導孔31、和金屬線2。這些可能經由任何合適的製程或製程的組合來形成，包括，例如，鑲嵌製程、雙鑲嵌製程、和類似者。
第46A圖和第46B圖提供了根據本揭示內容的一些態樣的製程4600的流程圖，其可能用於生產根據本揭示內容的積體電路裝置。雖然製程4600在以下被說明和描述為一系列的動作或事件，但是應理解，這些動作或事件的所示順序不應以限制性的意義解讀。例如，一些動作可能以不同的順序發生，和/或與本文所示和/或描述之外的動作或事件同時發生。另外，對於實現本描述內容的一或多個態樣或是實施方式，並非所有示出的動作是必須的。此外，這裡描述的一或多個動作可能在一或多個的分開的動作和/或階段中執行。
製程4600從動作4601開始，形成墊層，其可能是在基板43上的墊氧化物層201和墊氮化物層202，如第2圖所示。製程4600以動作4602繼續進行，動作4602 從記憶體區域90移除墊氧化物層201和墊氮化物層202，如在第3圖中所示。動作4603是凹陷化在記憶體區域90中的基板43，亦如在第3圖中所示。
動作4604是移除墊氧化物層201和墊氮化物層202。動作4605是形成新的墊氧化物層81和新的墊氮化物層82，如在第5圖中所示。動作4606是形成隔離區域85，如在第8圖中所示。
動作4607是形成氮化物覆蓋層86和氧化物覆蓋層87，如在第6圖中所示。動作4608是從記憶體區域90移除氮化物覆蓋層86和氧化物覆蓋層87，如在第7圖中所示。動作4609是形成浮動閘極堆疊，浮動閘極堆疊包括浮動閘極介電層902和浮動閘極電極層901。動作4610是平坦化，以從周圍區域91移除浮動閘極，如在第8圖中所示。動作4611是薄化浮動閘極電極層901至所需的厚度，如在第9圖和第10圖中所示。
動作4612是形成控制閘極堆疊1105，控制閘極堆疊1105包括控制閘極介電層1101、控制閘極電極層1102，和控制閘極硬遮罩層1103，如在第11圖中所示。動作4613是圖案化以定義控制閘極，控制閘極包括控制閘極介電質13、控制閘極電極7、和控制閘極硬遮罩1201，如在第12圖中所示。動作4614是形成控制閘極間隔物11，如在第13圖中所示。
動作4615是蝕刻以定義浮動閘極，浮動閘極包括浮動閘極介電質15和浮動閘極電極14。動作4616是摻 雜以提供在記憶體區域25中的記憶體源極/汲極區域21，如在第15圖中所示。動作4617是形成抹除閘極介電質19，如在第17圖中所示。動作4618是形成浮動閘極間隔物22，如在第19圖中所示。動作4619是形成第一選擇閘極介電層24，亦如在第19圖中所示。動作4620是沉積選擇閘極電極層2001，亦如在第20圖中所示。動作4621是回蝕刻選擇閘極電極層2001，至大約控制閘極電極7的高度，定義抹除閘極電極18，如在第21圖中所示。
動作4622是形成選擇閘極硬遮罩層2201，如在第22圖中所示。動作4623是蝕刻，以從選擇閘極硬遮罩層2201定義選擇閘極硬遮罩2301、和從選擇閘極電極層2001定義選擇閘極電極23，如在第23圖中所示。動作4623首先從選擇閘極硬遮罩層2201形成選擇閘極硬遮罩2301，之後使用選擇閘極硬遮罩2301作為遮罩，來蝕刻通過選擇閘極電極層2001。動作4622和4623根據間隔物圖案化技術形成選擇閘極硬遮罩2301。動作4624是帶移除蝕刻(strap removal etch)。這導致在邏輯區域62中的控制閘極硬遮罩層1103的薄化，如在第24圖中所示。此帶移除蝕刻可能在製程4600的程序中的其他程序發生。動作4625是形成第二抗反射塗層2501，如在第25圖中所示。動作4626是平坦化蝕刻，其減小記憶體堆疊的高度，如在第26A圖中所示。
動作4627是氧化製程，經由氧化選擇閘極電極23來形成第一選擇閘極間隔物32，如在第26B圖中所示。 氧化製程也可能形成第二選擇閘極介電層28。動作4628是原子層沉積，以形成襯層2703，如在第27圖中所示。動作4629是沉積記憶體覆蓋層2701和虛擬底部抗反射塗層2702，亦如在第27圖中所示。動作4630是平坦化蝕刻，其移除虛擬底部抗反射塗層2702，如在第28圖中所示。動作4631是從邏輯區域62移除記憶體單元堆疊，如在第29圖和第30圖中所示。
之後繼續至第46B圖的流程圖，製程4600繼續進行動作4633，從邏輯區域62移除墊氮化物層82和墊氧化物層81，如在第30圖中所示。動作4634是在邏輯區域62中形成深阱佈植，亦如在第30圖中所示。
動作4635是形成虛擬閘極堆疊3105，如在第31圖中所示。虛擬閘極堆疊3105可能包括氧化物層3101、高介電常數介電層3102、虛擬閘極電極層3103、和虛擬閘極硬遮罩層3104。動作4636是圖案化，以從記憶體區域25移除虛擬閘極堆疊3105，同時在邏輯區域62中定義虛擬閘極3203，如在第32圖中所示。
動作4637是形成側壁間隔物39，其相鄰於虛擬閘極3203，如在第34圖中所示。動作4638是佈植輕摻雜高介電常數金屬閘極式源極/汲極區域63，亦如在第34圖中所示。遮罩的數目和摻雜步驟取決於不同的源極/汲極摻雜類型和濃度的所需數目。
動作4639是形成第二側壁間隔物38，如在第35圖中所示。動作4640是從記憶體區域25移除記憶體覆蓋 層2701，如在第36圖中所示。動作4641是佈植重摻雜的記憶體源極/汲極區域26和重摻雜的高介電常數金屬閘極式源極/汲極區域65，如在第37圖中所示。再次地，遮罩的數目和摻雜步驟取決於不同的源極/汲極摻雜類型和濃度的所需數目。動作4642是退火。退火修復由佈植物引起的對基板43的損壞並激活佈植物。動作4643是矽化(saliciding)，以分別地在記憶體區域25和邏輯區域62中形成矽化物墊30和67。
動作4644是從記憶體區域25移除選擇閘極硬遮罩2301、控制閘極硬遮罩1201、和抹除閘極硬遮罩2302。這可能經由如在第38圖中所示的沉積第二抗反射塗層3801、和進行非選擇性地蝕刻以凹陷所得的表面來實現，如在第39圖中所示。第二抗反射塗層3801可能之後移除，如在第40圖中所示。
動作4645是沉積第一層間介電層，即ILD0(層間介電質0)層29，如在第41圖中所示。隨後是動作4646，暴露虛擬閘極電極3202。這可能經由如在第42圖中所示的平坦化來實現。動作4647是移除虛擬閘極電極3202，如在第43圖中所示。
動作4648是沉積和/或成長用於高介電常數金屬閘極式閘極70的金屬。接下來是動作4649，化學機械研磨，以移除多餘的金屬，僅保留形成金屬閘極電極57的金屬，如在第44圖中所示。
動作4650是矽化(saliciding)，以分別地在選 擇閘極電極23和抹除閘極電極18上形成矽化物墊9和17，如在第45圖中所示。可能使用遮罩，以防止在控制閘極電極7上形成矽化物。
動作4651是形成第一金屬互連層，其包括導孔31、金屬線2、和ILD1(層間介電質1)層5，如在第1A圖中所示。動作4652是額外的製程，以完成積體電路裝置的形成，包括進一步的產線的後段(back-end-of-line(BEOL))製程。可以理解，製程4600是替換閘極或閘極後(gate-last)製程。
本教示內容的一些態樣關於一種積體電路，其包括具有記憶體區域和邏輯區域的半導體基板。複數個快閃記憶體單元在記憶體區域中。快閃記憶體單元中的各者包括浮動閘極、控制閘極、和選擇閘極。選擇閘極中的各者包括選擇閘極電極、與選擇閘極電極下方的基板相鄰的選擇閘極介電質、和在選擇閘極的與浮動閘極相對的一側上的選擇閘極間隔物。複數個邏輯閘極形成邏輯區域。邏輯閘極的各者包括邏輯閘極電極、與邏輯閘極電極下方的基板相鄰的邏輯閘極介電質、和在邏輯閘極電極的任一側上的邏輯閘極間隔物。選擇閘極間隔物的組成分不同於邏輯閘極間隔物的組成分。
在這些教示的一些內容中，選擇閘極間隔物包含從選擇閘極電極成長的第一氧化物層。在這些教示的一些內容中，選擇閘極間隔物包含經由沉積形成的第二氧化物層。在這些教示的一些內容中，選擇閘極介電質包含從選擇閘 極電極成長的氧化物層。在這些教示的一些內容中，與選擇閘極介電質的遠離選擇閘極間隔物的一側相比，選擇閘極介電質在與選擇閘極間隔物相鄰的一側上較厚。
本教示的一些態樣關於一種積體電路，其包括具有記憶體區域和邏輯區域的半導體基板。在記憶體區域中的記憶體單元包括選擇閘極，此選擇閘極經由浮動閘極間隔物而與浮動閘極分隔。選擇閘極間隔物形成在相對於浮動閘極的選擇閘極的一側上。選擇閘極間隔物在大部分的選擇閘極上方具有均勻的厚度。邏輯閘極間隔物可能形成在邏輯區中相鄰於邏輯閘極。
在本教示的一些內容中，邏輯閘極間隔物具有與選擇閘極間隔物的組成分不同的組成分。在本教示的一些內容中，邏輯閘極間隔物比選擇閘極間隔物厚。在本教示的一些內容中，邏輯閘極間隔物包含氧化物層和氮化物層，而選擇閘極間隔物僅包含氧化物層。在本教示的一些內容中，選擇閘極間隔物基本上是垂直的。在本教示的一些內容中，在介於選擇閘極和基板之間存在選擇閘極介電質，並且選擇閘極介電質具有一厚度，此厚度相對於相距於浮動閘極的距離而增加。
本教示的一些態樣係關於一種形成積體電路的方法，此方法包括在半導體基板的記憶體區域和邏輯區域上方形成浮動閘極堆疊。從邏輯區域移除浮動閘極堆疊，在記憶體區域中在浮動閘極堆疊上方形成控制閘極堆疊，圖案化以從控制閘極堆疊形成控制閘極，形成控制閘極側壁 間隔物其相鄰於控制閘極，圖案化浮動閘極堆疊以形成浮動閘極，形成浮動閘極側壁間隔物其相鄰於浮動閘極，在基板上形成選擇閘極介電層，在選擇閘極介電層、浮動閘極、和控制閘極上方形成選擇閘極層，蝕刻選擇閘極層以形成選擇閘極，以及氧化選擇閘極以形成第一選擇閘極間隔物。在這些教示的一些內容中，氧化選擇閘極以形成第一選擇閘極間隔物增加了選擇閘極介電層的厚度。
在這些教示中的一些內容中，此方法還包括在形成第一選擇閘極間隔物之後，用保護層覆蓋記憶體區域，形成邏輯閘極堆疊，圖案化邏輯閘極堆疊以形成邏輯閘極，此邏輯閘極可能是虛擬閘極，在保護層和邏輯閘極上方形成間隔物層，蝕刻此間隔物層以形成與邏輯閘極相鄰的相隔物，以及從記憶體區域移除保護層。
在這些教示的一些內容中，此方法包括在沉積保護層之前，在第一選擇閘極間隔物上方沉積氧化物以形成第二選擇閘極間隔物。在這些教示的一些內容中，第二選擇閘極間隔物經由原子層沉積而形成。
在這些教示的一些內容中，此方法包括使用保形的沉積製程在由部分以控制閘極形成的心軸上方沉積一選擇閘極硬遮罩層，以及蝕刻選擇閘極硬遮罩層，以形成選擇閘極硬遮罩。在這些教示中，蝕刻選擇閘極層以形成選擇閘極包括：在與選擇閘極硬遮罩相鄰的區域中蝕刻通過選擇閘極層。
本揭示內容的一些實施方式提供了一種積體電路 (IC)，包含：半導體基板、複數個快閃記憶體單元、以及複數個邏輯閘極。半導體基板包含記憶體區域和邏輯區域。複數個快閃記憶體單元在記憶體區域內；快閃記憶體單元中的各者包含浮動閘極、控制閘極、和選擇閘極；選擇閘極中的各者包含選擇閘極電極、選擇閘極介電質、和選擇閘極間隔物；選擇閘極介電質相鄰於在選擇閘極電極下方的半導體基板；選擇閘極間隔物在相對於浮動閘極的選擇閘極電極的一側上。複數個邏輯閘極在邏輯區域中，邏輯閘極中的各者包含邏輯閘極電極、和邏輯閘極間隔物其在邏輯閘極電極的任一側上。其中選擇閘極間隔物的組成分不同於邏輯閘極間隔物的組成分。
在一些實施方式中，在積體電路中，邏輯閘極間隔物比選擇閘極間隔物厚。
在一些實施方式中，在積體電路中，邏輯閘極間隔物包含氧化物層和氮化物層；以及選擇閘極間隔物只有包含氧化物層。
在一些實施方式中，在積體電路中，選擇閘極間隔物包含第一氧化物層，第一氧化物層從選擇閘極電極成長。
在一些實施方式中，在積體電路中，第一氧化物層比原生氧化物層厚。
在一些實施方式中，在積體電路中，選擇閘極間隔物更包含經由沉積而形成的第二氧化層；以及第一氧化物層比第二氧化物層厚。
在一些實施方式中，在積體電路中，選擇閘極介電質包含從選擇閘極電極成長的氧化物層。
在一些實施方式中，在積體電路中，與選擇閘極介電質的遠離選擇閘極間隔物的一側相比，選擇閘極介電質在與選擇閘極間隔物的相鄰的一側上較厚。
在一些實施方式中，在積體電路中，選擇閘極間隔物具有比邏輯閘極間隔物更垂直的輪廓。
本揭示內容的另一些實施方式提供了一種積體電路(IC)，包含：半導體基板、記憶體單元、選擇閘極間隔物、邏輯閘極、以及邏輯閘極間隔物。半導體基板包含記憶體區域和邏輯區域。記憶體單元在記憶體區域內，且包含選擇閘極電極，選擇閘極電極經由浮動閘極間隔物與浮動閘極電極分隔。選擇閘極間隔物在與浮動閘極電極相對的選擇閘極電極的一側上。邏輯閘極在邏輯區域中。邏輯閘極間隔物相鄰於邏輯閘極。其中選擇閘極間隔物在大部分的選擇閘極電極上方具有均勻的厚度。
在一些實施方式中，在積體電路中，邏輯閘極間隔物具有一組成分，其不同於選擇閘極間隔物的一組成分。
在一些實施方式中，在積體電路中，其中邏輯閘極間隔物比選擇閘極間隔物厚。
在一些實施方式中，積體電路更包含：選擇閘極介電質，其介在選擇閘極電極和半導體基板之間；其中選擇閘極介電質具有一厚度，其相對於相距浮動閘極電極的一距離而增加。
在一些實施方式中，在積體電路中，半導體基板包含源極/汲極區域其與選擇閘極間隔物對準。
本揭示內容的又另一些實施方式提供了一種用於形成積體電路(IC)的方法，此方法包含：在半導體基板的記憶體區域和邏輯區域上方形成浮動閘極堆疊；從邏輯區域移除浮動閘極堆疊；在記憶體區域中在浮動閘極堆疊上方形成控制閘極堆疊；圖案化以從控制閘極堆疊形成控制閘極；形成多個控制閘極側壁間隔物其相鄰於控制閘極；圖案化浮動閘極堆疊以形成多個浮動閘極；形成多個浮動閘極側壁間隔物其相鄰於浮動閘極；在半導體基板上形成選擇閘極介電層；在選擇閘極介電層、浮動閘極、和控制閘極上方形成選擇閘極層；蝕刻選擇閘極層以形成多個選擇閘極電極；以及氧化選擇閘極電極以形成第一選擇閘極間隔物。
在一些實施方式中，形成積體電路的方法更包含：在形成第一選擇閘極間隔物之後，用保護層覆蓋記憶體區域；形成邏輯閘極堆疊；圖案化邏輯閘極堆疊以形成多個邏輯閘極，其可能是多個虛擬閘極；在保護層和這些邏輯閘極上方形成間隔物層；蝕刻間隔物層，以形成與邏輯閘極相鄰的間隔物；以及從記憶體區域移除保護層。
在一些實施方式中，形成積體電路的方法更包含沉積氧化物，以在沉積保護層之前在第一選擇閘極間隔物上方形成第二選擇閘極間隔物。
在一些實施方式中，形成積體電路的方法更包含經 由原子層沉積在第一選擇閘極間隔物上方形成第二選擇閘極間隔物。
在一些實施方式中，形成積體電路的方法更包含：使用保形的沉積製程在由部分以控制閘極形成的心軸上方沉積選擇閘極硬遮罩層；以及蝕刻選擇閘極硬遮罩層以形成選擇閘極硬遮罩；其中，蝕刻選擇閘極層以形成選擇閘極電極包含在與選擇閘極硬遮罩相鄰的區域中蝕刻通過選擇閘極層。
在一些實施方式，在形成積體電路的方法中，氧化選擇閘極電極以形成第一選擇閘極間隔物增加了選擇閘極介電層的厚度。
以上概述了數個實施方式，以便本領域技術人員可以較佳地理解本揭示內容的各態樣。彼等熟習此技術者應理解，其可將本揭示內容用作設計或修飾其他製程與結構的基礎，以實現與本文介紹的實施方式或實施例相同的目的和/或達到相同的優點。本領域技術人員亦會理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且他們可能在不脫離本揭示內容的精神和範圍的情況下，進行各種改變、替換、和變更。
1:積體電路裝置
11:控制閘極間隔物
13:控制閘極介電質
14:浮動閘極電極
15:浮動閘極介電質
18:抹除閘極電極
19:抹除閘極介電質
1A:區域
2:金屬線
21:記憶體源極/汲極區域
22:間隔物
23:選擇閘極電極
24:第一選擇閘極介電層
25:記憶體區域
26:記憶體源極/汲極區域
28:第二選擇閘極介電層
29:ILD0(層間介電質0)層
3:介電質
30:矽化物墊
31:導孔
32:第一選擇閘極間隔物
33:接觸蝕刻終止層
38:第二側壁間隔物
39:側壁間隔物
43:基板
5:ILD1(層間介電質1)層
57:金屬閘極電極
59:深阱植入物
62:邏輯區域
63:源極/汲極區域
65:源極/汲極區域
66:邏輯閘極側壁間隔物結構
67:矽化物墊
68:氧化物介電質
69:高介電常數介電質
7:控制閘極電極
70:高介電常數金屬閘極式閘極
73:分離式閘極快閃記憶體單元
8:選擇閘極間隔物結構
9:矽化物墊

Claims (10)

  1. 一種積體電路(IC)，包含：一半導體基板，其包含一記憶體區域和一邏輯區域；複數個快閃記憶體單元，在該記憶體區域內，該些快閃記憶體單元中的各者包含一浮動閘極、一控制閘極、和一選擇閘極，該些選擇閘極中的各者包含一選擇閘極電極、一選擇閘極介電質其相鄰於在該選擇閘極電極下方的該半導體基板，和一選擇閘極間隔物其在相對於該浮動閘極的該選擇閘極電極的一側上；以及複數個邏輯閘極，其在該邏輯區域中，該些邏輯閘極中的各者包含一邏輯閘極電極、和邏輯閘極間隔物其在該邏輯閘極電極的任一側上；其中該選擇閘極間隔物的一組成分不同於該些邏輯閘極間隔物的一組成分，該些邏輯閘極間隔物包含一氧化物層和一氮化物層，該選擇閘極間隔物只有包含氧化物層。
  2. 如請求項1所述之積體電路，其中該邏輯閘極間隔物比該選擇閘極間隔物厚。
  3. 如請求項1所述之積體電路，其中，與該選擇閘極介電質的遠離該選擇閘極間隔物的一側相比，該選擇閘極介電質在與該選擇閘極間隔物的相鄰的一側上較厚。
  4. 如請求項1所述之積體電路，其中該選擇閘極間隔物包含一第一氧化物層，其從該選擇閘極電極成長。
  5. 一種積體電路(IC)，包含：一半導體基板，其包含一記憶體區域和一邏輯區域；一記憶體單元，在該記憶體區域內，包含一選擇閘極電極，該選擇閘極電極經由一浮動閘極間隔物與一浮動閘極電極分隔；一選擇閘極間隔物，在與該浮動閘極電極相對的該選擇閘極電極的一側上；一選擇閘極介電質，其介在該選擇閘極電極和該半導體基板之間，其中該選擇閘極介電質具有一厚度，其相對於相距該浮動閘極電極的一距離而增加；一邏輯閘極，在該邏輯區域中；以及一邏輯閘極間隔物，相鄰於該邏輯閘極；其中該選擇閘極間隔物在選擇閘極電極上方具有一均勻的厚度。
  6. 如請求項5所述之積體電路，其中該邏輯閘極間隔物具有一組成分，其不同於該選擇閘極間隔物的一組成分。
  7. 如請求項5所述之積體電路，其中該半導體 基板包含一源極/汲極區域其與該選擇閘極間隔物對準。
  8. 一種用於形成積體電路(IC)的方法，該方法包含：在一半導體基板的一記憶體區域和一邏輯區域上方形成一浮動閘極堆疊；從該邏輯區域移除該浮動閘極堆疊；在該記憶體區域中在該浮動閘極堆疊上方形成一控制閘極堆疊；圖案化以從該控制閘極堆疊形成控制閘極；形成多個控制閘極側壁間隔物其相鄰於該些控制閘極；圖案化該浮動閘極堆疊以形成多個浮動閘極；形成多個浮動閘極側壁間隔物其相鄰於該些浮動閘極；在該半導體基板上形成一選擇閘極介電層；在該選擇閘極介電層、該些浮動閘極、和該些控制閘極上方形成一選擇閘極層；蝕刻該選擇閘極層以形成多個選擇閘極電極；以及氧化該些選擇閘極電極以形成一第一選擇閘極間隔物。
  9. 如請求項8所述之用於形成積體電路的方法，更包含： 在形成該第一選擇閘極間隔物之後，用一保護層覆蓋該記憶體區域；形成一邏輯閘極堆疊；圖案化該邏輯閘極堆疊以形成多個邏輯閘極，其可能是多個虛擬閘極；在該保護層和該些邏輯閘極上方形成一間隔物層；蝕刻該間隔物層，以形成與該些邏輯閘極相鄰的間隔物；以及從該記憶體區域移除該保護層。
  10. 如請求項8所述之用於形成積體電路的方法，其中氧化該些選擇閘極電極以形成該第一選擇閘極間隔物增加了該選擇閘極介電層的一厚度。
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