TW201834214A - 內嵌式記憶體的單元邊界結構 - Google Patents

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Abstract

本申請案之各種實施例係關於一種用於形成具有一邊界側壁間隔件之一內嵌式記憶體邊界結構之方法。在一些實施例中，在一半導體基板中形成一隔離結構以將一記憶體區與一邏輯區分離。形成一多層膜以覆蓋該半導體基板。在該記憶體區上由該多層膜形成一記憶體結構。執行至該多層膜中之一蝕刻以自該邏輯區移除該多層膜，使得該多層膜至少部分界定該隔離結構上之一虛設側壁。形成一間隔層以覆蓋該記憶體結構、該隔離結構及該邏輯區，且進一步加襯裡於該虛設側壁。執行至該間隔層中之一蝕刻以由該間隔層形成虛設側壁上之一間隔件。一邏輯裝置結構形成於該邏輯區上。

Description

內嵌式記憶體的單元邊界結構
本發明實施例係關於內嵌式記憶體的單元邊界結構。
積體電路(IC)製造產業在過去數十年內經歷指數式增長。隨著IC之發展，功能密度(即，每晶片面積互連裝置之數目)已大體上增大，而幾何大小(即，可產生之最小組件(或線))已減小。IC發展之一些進展包含內嵌式記憶體技術及高κ金屬閘極(HKMG)技術。內嵌式記憶體技術係記憶體裝置與邏輯裝置整合於相同半導體晶片上，使得記憶體裝置支援邏輯裝置之操作。高κ金屬閘極(HKMG)技術係使用金屬閘極電極及高κ閘極介電層製造半導體裝置。
本發明實施例係關於一種用於形成一積體電路(IC)之方法，該方法包括：在一半導體基板中形成一隔離結構，其中該隔離結構將該半導體基板之一記憶體區與該半導體基板之一邏輯區分離；形成一多層膜以覆蓋該隔離結構、該記憶體區及該邏輯區；在該記憶體區上形成一記憶體單元結構，其中該記憶體單元結構係由該多層膜形成；形成一虛設罩蓋層以覆蓋該記憶體單元結構及該多層膜之一剩餘部分；執行至該多層膜及該虛設罩蓋層中之一第一蝕刻，以自該邏輯區移除該多層膜及該虛設罩蓋層，使得該多層膜及該虛設罩蓋層界定該隔離結構上之一虛設側壁；形成一側壁間隔層以覆蓋該虛設罩蓋層、該隔離結構及該邏輯區，且進一步加襯裡於該虛設側壁；執行至該側壁間隔層中之一第二蝕刻以移除該側壁間隔層之水平段，且在虛設側壁上形成一側壁間隔件；及在形成該側壁間隔件之後，在該邏輯區上形成一邏輯裝置結構。 本發明實施例係關於一種積體電路(IC)，其包括：一半導體基板，其包含由一隔離結構分離之一周邊區及一記憶體單元區，其中該隔離結構延伸至該半導體基板之一頂表面中且包括介電材料；一記憶體單元，其在該記憶體區上；一虛設控制閘極結構，其在該隔離結構上，其中該虛設控制閘極結構界定面向該周邊區且包括多種不同材料之一虛設側壁；一側壁間隔件，其在該隔離結構上且沿著該虛設控制閘極結構之該虛設側壁，其中該側壁間隔件具有面向該周邊區且平滑之一邊界側壁；及一邏輯裝置，其在該周邊區上。 本發明實施例係關於一種用於形成一積體電路(IC)之方法，該方法包括：在一半導體基板中形成一隔離結構，其中該隔離結構將該半導體基板之一記憶體區與該半導體基板之一邏輯區分離，且其中該隔離結構包括一介電材料；形成氧化物-氮化物-氧化物(ONO)膜以覆蓋該半導體基板；形成一摻雜多晶矽層以覆蓋該ONO膜；形成氮化矽層以覆蓋該摻雜多晶矽層；形成一虛設多晶矽層以覆蓋該氮化矽層；在該虛設多晶矽層上方形成一遮罩，使得該遮罩之一邊緣在該隔離結構正上方；在該遮罩處於適當位置中之情況下執行一蝕刻，以移除該邏輯區上之該虛設多晶矽層、該氮化矽層、該摻雜多晶矽層及該ONO膜之部分，其中在執行該蝕刻之後，該虛設多晶矽層、該氮化矽層、該摻雜多晶矽層及該ONO膜各具有上覆於該隔離結構且與該遮罩之該邊緣對準之一側壁；剝除該遮罩；保形地沈積一側壁間隔層以覆蓋該虛設多晶矽、該隔離結構及該邏輯區，且進一步加襯裡於該虛設多晶矽層、該氮化矽層、該摻雜多晶矽層及該ONO膜之各者之該側壁；及執行至該側壁間隔層中之一回蝕以移除該側壁間隔層之水平段，而不移除該側壁間隔層之垂直段，其中該側壁間隔層之一垂直段界定鄰接並密封該虛設多晶矽層、該氮化矽層、該摻雜多晶矽層及該ONO膜之各者之該側壁之一側壁間隔件。
本揭露提供用於實施本揭露之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等實例僅為實例且並不意欲為限制性的。例如，在下文描述中，一第一構件形成於一第二構件上方或上可包含其中第一構件及第二構件經形成而直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件及第二構件可未直接接觸之實施例。另外，本揭露可在各個實例中重複元件符號及/或字母。此重複用於簡單及清楚之目的且本身並不指示所論述之各種實施例及/或組態之間的一關係。 此外，為便於描述，可在本文中使用空間相關術語(諸如「下面」、「下方」、「下」、「上方」、「上」及類似者)來描述如圖中所繪示之一個元件或構件與另一(些)元件或構件之關係。除圖中所描繪之定向以外，空間相關術語亦意欲涵蓋裝置或設備在使用或操作時之不同定向。裝置或設備可以其他方式定向(旋轉90度或成其他定向)，且因此可同樣解釋本文中所使用之空間相關描述符。更多地，術語「第一」、「第二」、「第三」、「第四」及類似者僅為通用識別符，且因而可在各種實施例中互換。例如，雖然一元件(例如，一開口)在一些實施例中可稱為一「第一」元件，但該元件在其他實施例中可稱為一「第二」元件。 根據運用內嵌式記憶體技術及高κ金屬閘極(HKMG)技術製造一積體電路(IC)之一些方法，在一半導體基板上形成且圖案化一襯墊氮化物層。使用襯墊氮化物層作為一遮罩而執行至半導體基板中之一第一蝕刻，以形成將半導體基板之一記憶體區與半導體基板之一邏輯區分離之一溝槽。用一介電材料填充該溝槽以形成一邊界隔離結構，且形成一多層膜以覆蓋記憶體及邏輯區以及該邊界隔離結構。在記憶體區上由該多層膜形成記憶體裝置，且形成一虛設多晶矽(DPO)層以覆蓋該等記憶體裝置及該多層膜之一剩餘部分。執行至多層膜及DPO層中之一第二蝕刻以自邏輯區移除該多層膜及該DPO層，使得多層膜之一剩餘部分及DPO層之一剩餘部分共同界定邊界隔離結構上之一邊界側壁，該邊界側壁係平滑的且面向該邏輯區。執行至襯墊氮化物層中之一第三蝕刻以自邏輯區移除襯墊氮化物層，且使用高κ閘極介電層及多晶矽閘極電極在邏輯區上形成邏輯裝置。隨後，執行一HKMG取代製程以用金屬閘極電極取代多晶矽閘極電極。 該等方法之一挑戰在於第三蝕刻可損害邊界側壁使其不再平滑。例如，第三蝕刻可導致邊界側壁中之橫向底切(undercutting)、凹坑(divot)及類似者，此係因為邊界側壁係由多個層界定且該多個層之一或多者可包括與在第三蝕刻期間所移除的襯墊氮化物層相同之材料。損害邊界側壁可在後續處理期間導致填充問題、導電性問題、裝置效能轉變及/或其他可靠性問題。例如，在形成邏輯裝置期間，可形成一高κ介電層及一多晶矽層以加襯裡於邏輯區及邊界側壁。接著，可將該高κ介電層及該多晶矽層圖案化至邏輯裝置中。因為邊界側壁在第三蝕刻期間受損，所以在圖案化高κ介電層之後，高κ殘餘物可保留在邊界側壁上(例如，在凹坑或橫向底切內)。高κ殘餘物繼而可擴散至半導體基板中，藉此使半導體基板中之摻雜輪廓偏移且改變半導體基板上之裝置(例如，記憶體裝置或邏輯裝置)之參數。另外，高κ殘餘物可污染在後續處理中使用之製程工具，藉此透過受污染製程工具污染其他半導體基板。 鑒於前文，本申請案之各種實施例係關於一種用於形成包括具有一邊界側壁間隔件之一內嵌式記憶體邊界結構的一IC之方法。在一些實施例中，在一半導體基板中形成一隔離結構以將半導體基板之一記憶體區與半導體基板之一邏輯區分離。形成一多層膜以覆蓋半導體基板。在記憶體區上由該多層膜形成一記憶體單元結構。執行至多層膜中之一第一蝕刻以自邏輯區移除該多層膜，使得該多層膜至少部分界定隔離結構上之一虛設側壁。形成一側壁間隔層以覆蓋該記憶體單元結構、該隔離結構及該邏輯區，且進一步加襯裡於該虛設側壁。執行至側壁間隔層中之一第二蝕刻以由側壁間隔層形成虛設側壁上之一側壁間隔件。在形成側壁間隔件之後，在邏輯區上形成一邏輯裝置結構。 邊界側壁間隔件保護虛設側壁免受損害，而邏輯裝置結構經形成使得橫向底切、凹坑及類似者不沿虛設側壁形成。此外，邊界側壁間隔件可提供一平滑邊界側壁，其在形成邏輯裝置結構期間不遭受損害(例如，因為邊界側壁之材料，如下文所見)且因此在用HKMG技術形成邏輯裝置結構期間不會陷留高κ蝕刻殘餘物。此繼而容許完全移除高κ蝕刻殘餘物，從而增加形成於半導體基板上之半導體裝置之良率及可靠性。殘餘高κ蝕刻殘餘物可擴散至半導體基板中，且此後使半導體基板之摻雜輪廓及因此半導體裝置之參數偏移。另外，殘餘高κ蝕刻殘餘物可污染製程工具，藉此透過製程工具污染其他半導體基板。 參考圖1A，提供包括內嵌式記憶體的一單元邊界結構102之一IC之一些實施例之一剖面圖100A。單元邊界結構102在一半導體基板104之一邊界區104b上。邊界區104b將半導體基板104之一記憶體區104m與半導體基板104之一邏輯區104l分離。半導體基板104可為或以其他方式包括例如塊狀矽基板、III-V族基板、絕緣體上矽(SOI)基板或某某(些)其他適合半導體基板。如本文中使用，具有一後綴「(s)」之一術語(例如，半導體基板)可為例如單數或複數。此外，單元邊界結構102與邊界區104b上之一邊界隔離結構106重疊。邊界隔離結構106延伸至邊界區104b中且提供記憶體區104m上之內嵌式記憶體108與邏輯區104l上之一邏輯裝置110之間的實體及電分離。邊界隔離結構106可為或以其他方式包括例如一淺溝槽隔離(STI)結構、一深溝槽隔離(DTI)結構、某某(些)其他適合溝槽隔離結構或某某(些)其他適合隔離結構。 單元邊界結構102包括一虛設結構112及一邊界側壁間隔件114。虛設結構112界定一虛設側壁112s，該虛設側壁112s面向邏輯裝置110且包括多種不同材料。該多種不同材料可包括例如氮化矽、氧化矽、多晶矽、某(些)其他適合材料，或前述材料之任何組合。此外，在一些實施例中，虛設側壁112s係平滑的及/或垂直的或實質上垂直。邊界側壁間隔件114上覆於邊界隔離結構106而橫向介於虛設結構112與邏輯裝置110之間，且與虛設側壁112s接界。在一些實施例中，邊界側壁間隔件114直接接觸虛設側壁112s，及/或沿虛設側壁112s自虛設側壁112s之一最底部邊緣連續延伸至虛設側壁112s之一最頂部邊緣。邊界側壁間隔件114可為或以其他方式包括例如氧化矽、氮化矽、氮氧化矽、某(些)其他適合介電質、多晶矽、鋁銅、鉭、某(些)其他適合金屬或金屬合金、氮化鉭、氮化鈦、某(些)其他適合金屬氮化物、或某(些)其他適合材料。此外，邊界側壁間隔件114可為或以其他方式包括例如一均質材料(例如，一單一材料)。 面向邏輯裝置110之一邊界側壁114s至少部分由邊界側壁間隔件114界定。在一些實施例中，邊界側壁114s完全由邊界側壁間隔件114界定。在其他實施例中，邊界側壁114s由邊界側壁間隔件114及邊界隔離結構106共同界定。在一些其他實施例中，由邊界隔離結構106界定之邊界側壁114s之一部分與由邊界側壁間隔件114界定之邊界側壁114s之一部分連續及/或齊平。邊界側壁114s向下傾斜朝向邏輯裝置110。此外，邊界側壁114s自頂部至底部係平滑的，且在一些實施例中自頂部至底部成連續弧形。例如，邊界側壁114s自邊界側壁114s之一頂部邊緣至邊界側壁114s之一底部邊緣可為平滑的及/或成連續弧形。邊界側壁114s之頂部邊緣例如可與虛設側壁112s之一頂部邊緣及/或邊界側壁間隔件114之一頂表面齊平或實質上齊平。邊界側壁114s之底部邊緣例如可在虛設側壁112s之一底部邊緣及/或邊界側壁間隔件114之一底表面下方間隔。 在形成IC期間，邊界側壁間隔件114在形成邏輯裝置110時保護虛設側壁112s免受損害。在不存在邊界側壁間隔件114之情況下，橫向底切、凹坑及類似者可沿虛設側壁112s形成，且可陷留在用HKMG技術形成邏輯裝置110期間產生之高κ蝕刻殘餘物。此外，邊界側壁間隔件114提供一平滑邊界側壁114s，其在形成邏輯裝置110期間不遭受損害(例如，因為邊界側壁114s之材料，如下文所見)且因此不會陷留在用HKMG技術形成邏輯裝置110期間產生之高κ蝕刻殘餘物。此繼而容許完全移除在用HKMG技術形成邏輯裝置110期間產生之高κ蝕刻殘餘物，此增加形成於半導體基板104上之半導體裝置之良率及可靠性。如上文提及，殘餘高κ蝕刻殘餘物可擴散至半導體基板104中，且此後使半導體基板104之摻雜輪廓及因此形成於半導體基板104上之半導體裝置之參數偏移。 在一些實施例中，虛設結構112包括堆疊在邊界隔離結構106上之一虛設控制閘極電極116及一虛設控制閘極介電層118。虛設控制閘極電極116上覆於虛設控制閘極介電層118，且虛設控制閘極電極116及虛設控制閘極介電層118共同界定虛設側壁112s。虛設控制閘極電極116可為或以其他方式包括例如摻雜多晶矽、金屬、某(些)其他適合導電材料，或前述材料之任何組合。虛設控制閘極介電層118可為或以其他方式包括例如氧化矽、氮化矽、氮氧化矽、某(些)其他適合介電質，或前述材料之任何組合。在一些實施例中，虛設控制閘極介電層118包括一多層氧化物-氮化物-氧化物(ONO)膜，為便於圖解繪示但並未個別地標記其之成分。例如，針對ONO膜之個別層之一完整標記參見圖1B。 在一些實施例中，虛設結構112進一步包括一虛設選擇閘極電極120。虛設選擇閘極電極120在邊界區104b上，橫向介於邊界隔離結構106與內嵌式記憶體108之間。此外，虛設選擇閘極電極120具有在虛設控制閘極介電層118之底表面下方間隔之一底表面。虛設選擇閘極電極120上覆於一虛設選擇閘極介電層122，且藉由一虛設閘極間隔件124而與虛設控制閘極電極116間隔。虛設閘極間隔件124上覆於邊界隔離結構106。虛設選擇閘極電極120可為或以其他方式包括例如摻雜多晶矽、金屬、或某(些)其他適合導電材料。虛設選擇閘極介電層122及/或虛設閘極間隔件124可為或以其他方式包括例如氧化矽、氮化矽、氮氧化矽、某(些)其他適合介電質，或前述材料之任何組合。 內嵌式記憶體108在記憶體區104m上，且其可為或以其他方式包括例如第三代內嵌式超快閃(ESF3)記憶體、第一代內嵌式超快閃(ESF1)記憶體、矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體、金屬-氧化物-氮化物-氧化物-矽(MONOS)記憶體、或某(些)其他適合類型之記憶體。在一些實施例中，內嵌式記憶體108包括一對個別記憶體源極/汲極區126、一共同記憶體源極/汲極區128及一對選擇性導電記憶體通道130。個別記憶體源極/汲極區126及共同記憶體源極/汲極區128在半導體基板104之一頂部中，且共同記憶體源極/汲極區128在個別記憶體源極/汲極區126之間橫向間隔。此外，個別記憶體源極/汲極區126及共同記憶體源極/汲極區128係具有一第一摻雜類型(例如，p型或n型)之經摻雜半導體區。選擇性導電記憶體通道130在半導體基板104之頂部中，且各自分別自共同記憶體源極/汲極區128延伸至個別記憶體源極/汲極區126。此外，選擇性導電記憶體通道130係具有與第一摻雜類型相反之一第二摻雜類型(例如，p型或n型)之經摻雜半導體區。 一對浮動閘極介電層132、一對浮動閘極電極134、一對控制閘極介電層136及一對控制閘極電極138堆疊於選擇性導電記憶體通道130上。為便於圖解，僅將浮動閘極介電層132之一者標記為132，僅將浮動閘極電極134之一者標記為134，僅將控制閘極介電層136之一者標記為136，且僅將控制閘極電極138之一者標記為138。浮動閘極介電層132分別上覆於選擇性導電記憶體通道130，且可為或以其他方式包括例如氧化矽或某(些)其他適合介電質。浮動閘極電極134分別上覆於浮動閘極介電層132，控制閘極介電層136分別上覆於浮動閘極電極134，且控制閘極電極138分別上覆於控制閘極介電層136。控制閘極電極138及浮動閘極電極134可為或以其他方式包括例如摻雜多晶矽、金屬、或某(些)其他適合導電材料。控制閘極介電層136可為或以其他方式包括例如氮化矽、氧化矽、某(些)其他適合介電質，或前述材料之任何組合。在一些實施例中，控制閘極介電層136各包括ONO膜，使得控制閘極介電層136各包括一下氧化物層136l、上覆於下氧化物層136l之一上氧化物層136u，及夾置在下氧化物層136l與上氧化物層136u之間的一中間氮化物層136m。為便於圖解，僅將下氧化物層136l之一者標記為136l，僅將上氧化物層136u之一者標記為136u，且僅將中間氮化物層136m之一者標記為136m。 一對控制閘極間隔件140上覆於浮動閘極電極134之各者，且各浮動閘極電極之控制閘極間隔件140分別加襯裡於上覆於浮動閘極電極的一控制閘極電極之相對側壁。為便於圖解，僅將一些控制閘極間隔件140標記為140。浮動閘極間隔件142分別上覆於選擇性導電記憶體通道130，其等各藉由浮動閘極電極134之一各自者而與共同記憶體源極/汲極區128橫向間隔。此外，浮動閘極間隔件142各加襯裡於浮動閘極電極134之各自者之一側壁。控制閘極間隔件140及/或浮動閘極間隔件142可為或以其他方式包括例如氮化矽、氧化矽、某(些)其他適合介電質，或前述材料之任何組合。在一些實施例中，控制閘極間隔件140各為ONO膜，為便於圖解並未展示其等之成分。 一抹除閘極電極144及一抹除閘極介電層146上覆於共同記憶體源極/汲極區128而橫向介於浮動閘極電極134之間。抹除閘極電極144上覆於抹除閘極介電層146，且在一些實施例中具有分別與控制閘極電極138之頂表面及/或虛設結構112之一頂表面齊平之一頂表面。抹除閘極介電層146罩著(cup)抹除閘極電極144之一底側，以將抹除閘極電極144與共同記憶體源極/汲極區128垂直間隔，且將抹除閘極電極144與浮動閘極電極134及控制閘極間隔件140橫向間隔。抹除閘極電極144可為或以其他方式包括例如摻雜多晶矽、金屬、或某(些)其他適合導電材料。抹除閘極介電層146可為或以其他方式包括例如氧化矽、氮化矽、或某(些)其他適合介電質。 一對選擇閘極介電層148及一對選擇閘極電極150堆疊於選擇性導電記憶體通道130上。為便於圖解，僅將選擇閘極介電層148之一者標記為148，且僅將選擇閘極電極150之一者標記為150。選擇閘極介電層148分別上覆於選擇性導電記憶體通道130，其等各藉由浮動閘極電極134之一各自者與共同記憶體源極/汲極區128橫向間隔。選擇閘極介電層148可為或以其他方式包括例如氧化矽、氮化矽、或某(些)其他適合介電質。選擇閘極電極150分別上覆於選擇閘極介電層148且分別與浮動閘極間隔件142接界。選擇閘極電極150可為或以其他方式包括例如摻雜多晶矽、金屬、或某(些)其他適合導電材料。 邏輯裝置110在邏輯區104l上，且其可為或以其他方式包括例如一絕緣場效電晶體(IGFET)、一金屬氧化物半導體場效電晶體(MOSFET)、一雙擴散金屬氧化物半導體(DMOS)裝置、一雙極互補式金屬氧化物半導體(CMOS) DMOS (BCD)裝置、某(些)其他適合電晶體裝置、或某(些)其他適合半導體裝置。在一些實施例中，邏輯裝置110包括一對邏輯源極/汲極區152及一選擇性導電邏輯通道154。邏輯源極/汲極區152在半導體基板104之頂部中且橫向間隔。此外，邏輯源極/汲極區152係具有一第一摻雜類型(例如，p型或n型)之經摻雜半導體區。選擇性導電邏輯通道154在半導體基板104之頂部中，且自邏輯源極/汲極區152之一者延伸至邏輯源極/汲極區152之另一者。此外，選擇性導電邏輯通道154係具有與第一摻雜類型相反之一第二摻雜類型(例如，p型或n型)之一經摻雜半導體區。 一邏輯閘極介電層156上覆於選擇性導電邏輯通道154，且一邏輯閘極電極158上覆於邏輯閘極介電層156。邏輯閘極電極158可為或以其他方式包括例如摻雜多晶矽、金屬、或某(些)其他適合導電材料。邏輯閘極介電層156可為或以其他方式包括例如氮化矽、氧化矽、一高κ介電質、某(些)其他適合介電質，或前述材料之任何組合。如本文中使用，一高κ介電質係具有大於約3.9、5、10、15或20之一介電常數κ之一介電質。在一些實施例中，邏輯閘極介電層156係一高κ介電質，且邏輯閘極電極158係金屬，及/或選擇閘極電極150、抹除閘極電極144、控制閘極電極138及浮動閘極電極134係摻雜多晶矽。 在一些實施例中，主側壁間隔件160加襯裡於選擇閘極電極150之側壁、虛設選擇閘極電極120之一側壁及邏輯閘極電極158之側壁。為便於圖解，僅將一些主側壁間隔件160標記為160。主側壁間隔件160可為或以其他方式包括例如氮化矽、氧化矽、或某(些)其他適合介電質。此外，在一些實施例中，一層間介電(ILD)層162覆蓋內嵌式記憶體108、邏輯裝置110及單元邊界結構102。ILD層162可為或以其他方式包括例如氧化矽、氮化矽、一低κ介電質、某(些)其他適合介電質，或前述材料之任何組合。如本文中使用，一低κ介電質係具有小於約3.9、3、2或1之一介電常數κ之一介電質。此外，在一些實施例中，接點通路164延伸通過ILD層162而至邏輯源極/汲極區152及個別記憶體源極/汲極區126。接點通路164係導電的，且可為或以其他方式包括例如鎢、鋁銅、銅、鋁、某(些)其他適合金屬、或某(些)其他適合導電材料。 參考圖1B，提供圖1A中之單元邊界結構102之一些實施例之一放大剖面圖100B。在一些實施例中，虛設控制閘極介電層118包括一下氧化物層118l、上覆於下氧化物層118l之一上氧化物層118u，及垂直夾置在下氧化物層118l與上氧化物層118u之間的一中間氮化物層118m。此外，在此等實施例中，虛設側壁112s係異質的且包括至少三種不同材料(例如，氮化矽、氧化矽及多晶矽)。 在一些實施例中，邊界側壁間隔件114之一寬度W自頂部至底部連續地增大。寬度W例如可介於約50埃至10,000埃之間、介於約50埃至5,000埃之間，或介於約5,000埃至10,000埃之間。在一些實施例中，邊界側壁間隔件114之一高度H沿邊界側壁間隔件114之寬度W自虛設側壁112s至一中點P係橫向均勻的或實質上均勻的。此外，在一些實施例中，邊界側壁間隔件114之高度H沿寬度W自中點P至邊界側壁間隔件114與虛設側壁112s相對之一側連續地減小。高度H例如可介於約50埃至10,000埃之間、介於約50埃至5,000埃之間，或介於約5,000埃至10,000埃之間。 邊界側壁114s向下傾斜遠離虛設側壁112s，且具有相對於邊界側壁間隔件114之一底表面的一傾斜角θ。傾斜角θ可為或以其他方式包括例如小於約50度、約60度、約75度或約80度，及/或可為或以其他方式包括例如介於約70度至80度之間、約50度至80度之間或約60度至70度之間。 雖然圖1A及圖1B繪示虛設結構112、內嵌式記憶體108及邏輯裝置110之特定組態，但應瞭解，虛設結構112、內嵌式記憶體108、邏輯裝置110或前述各者之任何組合之其他組態係適合的。例如，可採用一不同內嵌式記憶體類型來代替內嵌式記憶體108 (參見圖1A)。 參考圖2A及圖2B，提供圖1A及圖1B之IC之各種其他實施例之剖面圖200A、200B。如由圖2A之剖面圖200A所繪示，邏輯閘極電極158及邏輯閘極介電層156橫跨延伸至邏輯區104l之一頂部中之一邏輯隔離結構202。此外，選擇性導電邏輯通道154保形於邏輯隔離結構202之一底側且罩著其之底側。邏輯隔離結構202可為或以其他方式包括例如一STI結構、一DTI結構、某(些)其他適合溝槽隔離結構、或某(些)其他適合隔離結構。 如由圖2B之剖面圖200B所繪示，單元邊界結構102進一步包括一虛設控制閘極硬遮罩204及一虛設選擇閘極硬遮罩206。虛設控制閘極硬遮罩204上覆於虛設控制閘極電極116，且虛設選擇閘極硬遮罩206上覆於虛設選擇閘極電極120。此外，內嵌式記憶體108包括一對選擇閘極硬遮罩208、一對控制閘極硬遮罩210及一抹除閘極硬遮罩212。為便於圖解，僅將選擇閘極硬遮罩208之一者標記為208，且僅將控制閘極硬遮罩210之一者標記為210。選擇閘極硬遮罩208分別上覆於選擇閘極電極150，且控制閘極硬遮罩210分別上覆於控制閘極電極138。如上述，僅將選擇閘極電極150之一者標記為150，且僅將控制閘極電極138之一者標記為138。抹除閘極硬遮罩212上覆於抹除閘極電極144。虛設控制閘極硬遮罩204、虛設選擇閘極硬遮罩206、選擇閘極硬遮罩208、控制閘極硬遮罩210及抹除閘極硬遮罩212可各為或以其他方式包括例如氮化矽、氧化矽、某(些)其他適合介電質，或前述材料之任何組合。 如由圖3之剖面圖300所繪示，提供圖1A及圖1B之積體電路之一些更詳細實施例之一剖面圖300。如所繪示，一虛設襯層302下伏於記憶體區104m及邊界區104b上之主側壁間隔件160，且進一步將主側壁間隔件160與選擇閘極電極150及虛設選擇閘極電極120間隔。如上述，僅將一些主側壁間隔件160標記為160，且僅將選擇閘極電極150之一者標記為150。虛設襯層302可為或以其他方式包括例如氧化矽、氮化矽、某(些)其他適合介電質，或前述材料之任何組合。 一邏輯邊界結構304在邊界隔離結構106與單元邊界結構102相對之一側上上覆於邊界隔離結構106。邏輯邊界結構304包括一虛設邏輯閘極介電層306及上覆於虛設邏輯閘極介電層306之一虛設邏輯閘極電極308。虛設邏輯閘極電極308可為或以其他方式包括例如摻雜多晶矽、金屬、或某(些)其他適合導電材料。虛設邏輯閘極介電層306可為或以其他方式包括例如氮化矽、氧化矽、一高κ介電質、某(些)其他適合介電質，或前述材料之任何組合。在一些實施例中，主側壁間隔件160包括分別加襯裡於虛設邏輯閘極電極308之相對側及/或上覆於虛設邏輯閘極介電層306之一對主側壁間隔件。 一第一邏輯裝置110a及一第二邏輯裝置110b在半導體基板104之邏輯區104l上，藉由橫向介於第一邏輯裝置110a與第二邏輯裝置110b之間的一邏輯隔離結構310實體且電分離。邏輯隔離結構310延伸至半導體基板104之一頂部中，且可為或以其他方式包括例如一STI結構、一DTI結構、或某(些)其他適合隔離結構。第一邏輯裝置110a及第二邏輯裝置110b可各為例如一IGFET、一MOSFET、一DMOS裝置、一BCD裝置、某(些)其他適合電晶體裝置、或某(些)其他適合半導體裝置。在一些實施例中，第二邏輯裝置110b係一IGFET，且第一邏輯裝置110a係經組態以在高於第二邏輯裝置110b之電壓(例如，高一個數量級之電壓)下操作之一功率MOFSET。功率MOFSET可為或以其他方式包括一雙擴散金屬氧化物半導體(DMOS)裝置或某(些)其他適合功率MOSFET。 第一邏輯裝置110a及第二邏輯裝置110b各包括一對邏輯源極/汲極區152及一選擇性導電邏輯通道154。為便於圖解，僅將一些邏輯源極/汲極區152標記為152。各對邏輯源極/汲極區152處在半導體基板104之頂部中且橫向間隔。此外，各對邏輯源極/汲極區152係具有一第一摻雜類型(例如，p型或n型)之經摻雜半導體區。選擇性導電邏輯通道154處在半導體基板104之頂部中，且選擇性導電邏輯通道154之各者介於一各自對之邏輯源極/汲極區152之邏輯源極/汲極區152之間且鄰接該等邏輯源極/汲極區152。此外，選擇性導電邏輯通道154之各者係具有與各自對之邏輯源極/汲極區152之第一摻雜類型相反之一第二摻雜類型(例如，p型或n型)之一經摻雜半導體區。 一對第一邏輯閘極介電層156a、一對第二邏輯閘極介電層156b及一對邏輯閘極電極158堆疊於選擇性導電記憶體通道154上。為便於圖解，僅將第一邏輯閘極介電層156a之一者標記為156a。第一邏輯閘極介電層156a分別上覆於選擇性導電邏輯通道154，且第二邏輯閘極介電層156b分別上覆於第一邏輯閘極介電層156a，且邏輯閘極電極158分別上覆於第二邏輯閘極介電層156b。邏輯閘極電極158可為或以其他方式包括例如摻雜多晶矽、金屬、或某(些)其他適合導電材料。第一邏輯閘極介電層156a及第二邏輯閘極介電層156b可為或以其他方式包括例如氮化矽、氧化矽、一高κ介電質、某(些)其他適合介電質，或前述材料之任何組合。在一些實施例中，第一邏輯閘極介電層156a係氧化矽，第二邏輯閘極介電層156b係一高κ介電質，且邏輯閘極電極158係金屬。在一些實施例中，主側壁間隔件160包括分別加襯裡於邏輯閘極電極158之側壁之複數個主側壁間隔件。 一下ILD層162l及一上ILD層162u堆疊於半導體基板104上且容納接點通路164。為便於圖解，僅將一些接點通路164標記為164。下ILD層162l在內嵌式記憶體108之側上、橫向介於單元邊界結構102與邏輯邊界結構304之間，且在第一邏輯裝置110a及第二邏輯裝置110b之側上。此外，下ILD層162l具有與內嵌式記憶體108之一頂表面、單元邊界結構102之一頂表面、邏輯邊界結構304之一頂表面、第一邏輯裝置110a之一頂表面及第二邏輯裝置110b之一頂表面齊平之一頂表面(例如，平坦或實質上平坦)。上ILD層162u覆蓋下ILD層162l、內嵌式記憶體108、單元邊界結構102、邏輯邊界結構304、第一邏輯裝置110a及第二邏輯裝置110b。下ILD層162l及上ILD層162u可為或以其他方式包括例如氧化矽、氮化矽、一低κ介電質、某(些)其他適合介電質，或前述材料之任何組合。 在一些實施例中，虛設選擇閘極電極120及虛設控制閘極電極116藉由一第一虛設閘極間隔件124a及一第二虛設閘極間隔件124b橫向間隔。第一虛設閘極間隔件124a及第二虛設閘極間隔件124b上覆於邊界隔離結構106而橫向介於虛設選擇閘極電極120與虛設控制閘極電極116之間。第一虛設閘極間隔件124a及第二虛設閘極間隔件124b可為或以其他方式包括例如氮化矽、氧化矽、某(些)其他適合介電質，或前述材料之任何組合。在一些實施例中，第一虛設閘極間隔件124a係一ONO膜，為便於圖解繪示但並未標記其之成分。 此外，在一些實施例中，上覆於浮動閘極電極134之控制閘極間隔件140係或以其他方式包括ONO膜，及/或矽化物襯墊312分別上覆於邏輯源極/汲極區152及個別記憶體源極/汲極區126。為便於圖解，僅將控制閘極間隔件140之一者標記為140，且僅將一些矽化物襯墊312標記為312。ONO膜可例如各包括一第一氧化物層140f、一第二氧化物層140s，及橫向夾置在第一氧化物層140f與第二氧化物層140s之間的一中間氮化物層140m。矽化物襯墊312可為或以其他方式包括例如矽化鎳或某(些)其他適合矽化物。 參考圖4至圖37，一系列剖面圖400至3700繪示用於形成包括具有一邊界側壁間隔件之一內嵌式記憶體邊界結構的一IC之一方法之一些實施例。 如由圖4之剖面圖400所繪示，一邊界隔離結構106形成於一半導體基板104之一邊界區104b中。邊界區104b將半導體基板104之一記憶體區104m與半導體基板104之一邏輯區104l分離，且邊界隔離結構106提供此後形成於記憶體區104m與邏輯區104l上之半導體裝置之間的電分離。邊界隔離結構106例如可具有自記憶體區104m至邏輯區104l步升之一階狀底表面，及/或可例如包括一介電材料。此外，邊界隔離結構106可為或以其他方式包括例如一STI結構、一DTI結構、或某(些)其他適合隔離區。半導體基板104可為或以其他方式包括例如一塊狀矽基板、一SOI基板、一III-V族基板、或某(些)其他適合半導體基板。 圖4之剖面圖400亦繪示一邏輯隔離結構310形成於邏輯區104l中以將邏輯區104l劃分為一第一邏輯區104l1 及一第二邏輯區104l2 。第一邏輯區104l1 橫向介於邊界隔離結構106與第二邏輯區104l2 之間。第二邏輯區104l2 可例如支援此後形成之核心邏輯裝置，而第一邏輯區104l1 可例如支援此後形成之高電壓邏輯裝置。高電壓邏輯裝置可為例如經組態以在比核心邏輯裝置高 (例如，高一個數量級)之電壓下操作之邏輯裝置。邏輯隔離結構310可例如包括一介電材料，及/或可為或以其他方式包括例如一STI結構、一DTI結構、或某(些)其他適合隔離區。 在一些實施例中，一種用於形成邊界隔離結構106及邏輯隔離結構310之製程包括：形成覆蓋半導體基板104之一下襯墊層402，及進一步形成覆蓋下襯墊層402之一上襯墊層404。下襯墊層402及上襯墊層404係由不同材料形成，且可例如藉由化學氣相沈積(CVD)、物理氣相沈積(PVD)、濺鍍、熱氧化或某(些)其他適合生長或沈積製程而形成。如本文中使用，具有一後綴「(es)」之一術語(例如，製程)可為例如單數或複數。下襯墊層402例如可由氧化矽或某(些)其他適合介電質形成，及/或上襯墊層404例如可由氮化矽或某(些)其他適合介電質形成。下襯墊層402及上襯墊層404經圖案化而具有邊界隔離結構106及邏輯隔離結構310之佈局，且在下襯墊層402及上襯墊層404在適當位置中時執行至半導體基板104中之一蝕刻以形成具有該等佈局之溝槽。形成一介電層以覆蓋上襯墊層404且填充溝槽，且執行至上襯墊層404之一平坦化以形成溝槽中之邊界隔離結構106及邏輯隔離結構310。介電層例如可由氧化矽或某(些)其他適合介電材料形成，及/或可例如藉由CVD、PVD、濺鍍或某(些)其他適合沈積製程形成。可例如藉由一化學機械拋光(CMP)或某(些)其他適合平坦化製程執行平坦化。可例如使用光微影及一蝕刻製程來執行圖案化。 如由圖5之剖面圖500所繪示，執行至上襯墊層404中之一蝕刻以自記憶體區104m而非邏輯區104l移除上襯墊層404。在一些實施例中，一種用於執行蝕刻之製程包括：在上襯墊層404上形成並圖案化一光阻層502，使得光阻層502覆蓋邏輯區104l而非記憶體區104m。接著，在光阻層502處於適當位置中之情況下將一蝕刻劑施覆至上襯墊層404，直至自記憶體區104m移除上襯墊層404，且此後剝除光阻層502。 如由圖6之剖面圖600所繪示，一浮動閘極層602經形成以覆蓋記憶體區104m、邊界區104b及邏輯區104l。浮動閘極層602可例如保形地形成，及/或例如可由摻雜多晶矽、金屬或某(些)其他適合導電材料形成。在一些實施例中，浮動閘極層602藉由CVD、PVD或某(些)其他適合沈積製程形成。 如由圖7之剖面圖700所繪示，執行至浮動閘極層602之一頂部中之一平坦化直至到達邊界隔離結構106，藉此自邊界隔離結構106及邏輯區104l移除浮動閘極層602。在一些實施例中，平坦化使浮動閘極層602之一最頂部表面凹陷至大約與邊界隔離結構106及上襯墊層404之一最頂部表面齊平。可例如藉由一CMP或某(些)其他適合平坦化製程執行平坦化。 圖7之剖面圖700亦繪示，一多層記憶體膜702經形成以覆蓋浮動閘極層602、邊界隔離結構106及邏輯隔離結構310以及上襯墊層404。多層記憶體膜702包括一控制閘極介電層704、一控制閘極層706及一控制閘極硬遮罩層708。 控制閘極介電層704經形成以覆蓋浮動閘極層602、邊界隔離結構106及邏輯隔離結構310以及上襯墊層404。在一些實施例中，控制閘極介電層704包括氧化矽、氮化矽、某(些)其他適合介電質，或前述材料之任何組合。例如，控制閘極介電層704可為一ONO膜，及/或可包括一下氧化物層704l、覆蓋下氧化物層704l之一中間氮化物層704m，及覆蓋中間氮化物層704m之一上氧化物層704u。控制閘極介電層704例如可藉由CVD、PVD、某(些)其他適合沈積製程或前述各者之任何組合而形成。 控制閘極層706經形成以覆蓋控制閘極介電層704。控制閘極層706可例如保形地形成，及/或例如可由摻雜多晶矽、金屬或某(些)其他適合導電材料形成。在一些實施例中，一種用於形成控制閘極層706之製程包括：沈積控制閘極層706，將摻雜物植入至控制閘極層706中，及對控制閘極層706進行退火以活化摻雜物。此外，在一些實施例中，控制閘極層706藉由CVD、PVD或某(些)其他適合沈積製程而形成。 控制閘極硬遮罩層708經形成以覆蓋控制閘極層706。在一些實施例中，控制閘極硬遮罩層708包括氧化矽、氮化矽、某(些)其他適合介電質，或前述材料之任何組合。例如，控制閘極硬遮罩層708可為氮化物-氧化物-氮化物(NON)膜，及/或可包括一下氮化物層708l、覆蓋下氮化物層708l之一中間氧化物層708m，及覆蓋中間氧化物層708m之一上氮化物層708u。控制閘極硬遮罩層708例如可藉由CVD、PVD、某(些)其他適合沈積製程或前述各者之任何組合而形成。 如由圖8之剖面圖800所繪示，執行至多層記憶體膜702中之一蝕刻以自記憶體區104m移除多層記憶體膜702之部分，藉此在浮動閘極層602上形成一對控制閘極電極138。此外，蝕刻形成一對控制閘極介電層136及一對控制閘極硬遮罩210。控制閘極介電層136分別下伏於控制閘極電極138，且控制閘極硬遮罩210分別上覆於控制閘極電極138。在一些實施例中，一種用於執行蝕刻之製程包括：在多層記憶體膜702上形成並圖案化一光阻層802。光阻層802經圖案化以便覆蓋邊界區104b及邏輯區104l，且以控制閘極電極138之一佈局部分覆蓋記憶體區104m。接著，在光阻層802處於適當位置中之情況下將一蝕刻劑施覆至多層記憶體膜702，直至蝕刻劑到達浮動閘極層602，且此後剝除光阻層802。 如由圖9之剖面圖900所繪示，一控制閘極間隔層902經形成以覆蓋且加襯裡於圖8之結構。控制閘極間隔層902可例如保形地形成，及/或例如可由氧化矽、氮化矽、某(些)其他適合介電質或前述材料之任何組合形成。在一些實施例中，控制閘極間隔層902係或以其他方式包括一ONO膜，及/或包括一下氧化物層902l、上覆於下氧化物層902l之一中間氮化物層902m，及上覆於中間氮化物層902m之一上氧化物層902u。此外，控制閘極間隔層902例如可藉由CVD、PVD或某(些)其他適合沈積製程而形成。 如由圖10之剖面圖1000所繪示，執行至控制閘極間隔層902 (參見圖9)中之一蝕刻以沿控制閘極電極138之側壁形成控制閘極間隔件140。此外，蝕刻沿多層記憶體膜702面向記憶體區104m之一側壁形成上覆於邊界隔離結構106之一第一虛設閘極間隔件124a。在一些實施例中，一種用於執行蝕刻之製程包括：將一或多種蝕刻劑施覆至控制閘極間隔層902，直至移除控制閘極間隔層902之水平段。 圖10之剖面圖1000亦繪示，在控制閘極間隔件140及第一虛設閘極間隔件124a處於適當位置中之情況下，執行至浮動閘極層602 (參見圖9)及下襯墊層402中之一蝕刻以形成一對浮動閘極電極134及一對浮動閘極介電層132。浮動閘極電極134分別下伏於控制閘極電極138且係由浮動閘極層602形成。浮動閘極介電層132分別下伏於浮動閘極電極134且係由下襯墊層402形成。在蝕刻期間，控制閘極間隔件140及控制閘極硬遮罩210用作一遮罩。 如由圖11之剖面圖1100所繪示，浮動閘極間隔件142形成於浮動閘極電極134及控制閘極間隔件140之側壁上。此外，一第二虛設閘極間隔件124b形成於第一虛設閘極間隔件124a之一側壁上。在一些實施例中，浮動閘極間隔件142及第二虛設閘極間隔件124b包括氧化矽、某(些)其他適合氧化物、或某(些)其他適合介電質。此外，在一些實施例中，一種用於形成浮動閘極間隔件142及第二虛設閘極間隔件124b之製程包括：沈積一浮動閘極間隔層以覆蓋且加襯裡於圖10之結構。接著，執行至浮動閘極間隔層中之一蝕刻以移除浮動閘極間隔層之水平段，而不移除浮動閘極間隔層之垂直段。浮動閘極間隔層可例如保形地沈積，及/或例如可藉由CVD、PVD或某(些)其他適合沈積製程而形成。 如由圖12之剖面圖1200所繪示，一共同記憶體源極/汲極區128形成於半導體基板104中而橫向介於浮動閘極電極134之間。在一些實施例中，一種用於形成共同記憶體源極/汲極區128之製程包括：形成並圖案化一光阻層1202以覆蓋邏輯區104l及邊界區104b，且進一步覆蓋橫向介於浮動閘極電極134之間的一共同源極/汲極間隙1204外部之記憶體區104m。在光阻層1202處於適當位置中之情況下執行離子植入或某(些)其他適合摻雜製程，且此後移除光阻層1202。可例如使用光微影來圖案化光阻層1202。 如由圖13之剖面圖1300所繪示，執行至浮動閘極間隔件142中之一蝕刻以移除共同源極/汲極間隙1204內之浮動閘極間隔件142。在一些實施例中，一種用於執行蝕刻之製程包括：在圖12之光阻層1202處於適當位置中之情況下，將一蝕刻劑施覆至浮動閘極間隔件142，直至自共同源極/汲極間隙1204移除暴露的浮動閘極間隔件。此後，剝除光阻層1202。 如由圖14之剖面圖1400所繪示，一抹除閘極介電層146經形成以覆蓋共同記憶體源極/汲極區128，且進一步加襯裡於共同源極/汲極間隙1204 (參見圖13)內浮動閘極電極134之側壁及控制閘極間隔件140之側壁。抹除閘極介電層146例如可由氧化物、氮化物或某(些)其他適合介電質形成。在一些實施例中，一種用於形成抹除閘極介電層146之製程包括：高溫氧化(HTO)、臨場(in situ)蒸氣產生(ISSG)氧化、某(些)其他適合沈積或生長製程，或前述各者之任何組合。此外，在一些實施例中，該製程包括：移除形成於記憶體區104m在共同源極/汲極間隙1204外部之部分上的介電材料。移除可例如包括：形成並圖案化一光阻層1402以覆蓋共同記憶體源極/汲極區128且懸掛於控制閘極硬遮罩210上方。在光阻層1402處於適當位置中之情況下將一蝕刻劑施覆至待移除之介電材料，且隨後移除光阻層1402。可例如使用光微影來執行圖案化。 如由圖15之剖面圖1500所繪示，一記憶體介電層1502經形成以覆蓋在浮動閘極電極134與共同記憶體源極/汲極區128相對之側上記憶體區104m之部分。記憶體介電層1502例如可由氧化物、氮化物或某(些)其他適合介電質形成。記憶體介電層1502例如可藉由HTO、ISSG氧化、某(些)其他適合沈積或生長製程或前述各者之任何組合而形成。 圖15之剖面圖1500亦繪示，一記憶體閘極層1504經形成以覆蓋記憶體介電層1502及記憶體區104m、邏輯區104l及邊界區104b上之其他結構。記憶體閘極層1504可例如保形地形成，及/或例如可由摻雜多晶矽、金屬或某(些)其他適合導電材料形成。記憶體閘極間隔層1504例如可藉由CVD、PVD或某(些)其他適合沈積製程而形成。 圖15之剖面圖1500亦繪示，一記憶體抗反射塗層(ARC) 1506經形成以覆蓋記憶體閘極層1504。此外，記憶體ARC 1506例如可經形成以具有平坦或實質上平坦之一頂表面。在一些實施例中，一種用於形成記憶體ARC 1506之製程包括：沈積記憶體ARC 1506，及隨後執行至記憶體ARC 1506之頂表面中之一平坦化。可例如藉由一CMP或某(些)其他適合平坦化製程而執行平坦化。 如由圖16之剖面圖1600所繪示，執行至記憶體閘極層1504及記憶體ARC 1506 (參見圖15)中之一蝕刻，直至記憶體ARC 1506被移除且記憶體閘極層1504之一頂表面大約與控制閘極電極138之頂表面齊平。運用對於記憶體ARC 1506具有相同或實質上相同於記憶體閘極層1504之蝕刻速率之一蝕刻劑來執行蝕刻。因而，回蝕記憶體ARC 1506直至暴露記憶體閘極層1504。此時，記憶體閘極層1504及記憶體ARC 1506一起經回蝕直至完全移除記憶體ARC 1506。接著，回蝕記憶體閘極層1504直至記憶體閘極層1504之頂表面大約與控制閘極電極138之頂表面齊平。在一些實施例中，在蝕刻之後，將摻雜物植入至記憶體閘極層1504中且隨後執行一退火以活化摻雜物。 如由圖17之剖面圖1700所繪示，一記憶體硬遮罩層1702經形成以覆蓋圖16之結構。記憶體硬遮罩層1702可例如保形地形成，及/或例如可由氮化矽、氧化矽或某(些)其他適合介電質形成。此外，記憶體硬遮罩層1702可藉由CVD、PVD或某(些)其他適合沈積製程而形成。 如由圖18之剖面圖1800所繪示，執行至記憶體硬遮罩層1702 (參見圖17)中之一蝕刻以在共同記憶體源極/汲極區128之相對側上形成一對選擇閘極硬遮罩208。此外，蝕刻形成上覆於共同記憶體源極/汲極區128之一抹除閘極硬遮罩212，及與邊界隔離結構106之一側壁接界之一虛設選擇閘極硬遮罩206。在一些實施例中，一種用於執行蝕刻之製程包括：將一或多種蝕刻劑施覆至記憶體硬遮罩1702，直至移除記憶體硬遮罩1702之水平段。此外，在一些實施例中，蝕刻部分移除控制閘極硬遮罩210及/或控制閘極硬遮罩層708。 圖18之剖面圖1800亦繪示，在選擇閘極硬遮罩208、抹除閘極硬遮罩212及虛設選擇閘極硬遮罩206處於適當位置中之情況下，執行至記憶體閘極層1504 (參見圖17)中之一額外蝕刻。第二蝕刻形成一對選擇閘極電極150、一抹除閘極電極144及一虛設選擇閘極電極120。選擇閘極電極150分別下伏於選擇閘極硬遮罩208，抹除閘極電極144下伏於抹除閘極硬遮罩212，且虛設選擇閘極電極120下伏於虛設選擇閘極硬遮罩206。 如由圖19之剖面圖1900所繪示，一第一硬遮罩ARC 1902經形成以覆蓋圖18之結構。此外，第一硬遮罩ARC 1902例如可經形成以具有平坦或實質上平坦之一頂表面。在一些實施例中，一種用於形成第一硬遮罩ARC 1902之製程包括：沈積第一硬遮罩ARC 1902，及隨後執行至第一硬遮罩ARC 1902之頂表面中之一平坦化。可藉由CVD、PVD或某(些)其他適合沈積製程沈積第一硬遮罩ARC 1902。可例如藉由一CMP或某(些)其他適合平坦化製程執行平坦化。 如由圖20之剖面圖2000所繪示，執行至第一硬遮罩ARC 1902、控制閘極硬遮罩210、抹除閘極硬遮罩212、選擇閘極硬遮罩208、虛設選擇閘極硬遮罩206及控制閘極硬遮罩層708中之一蝕刻，以部分移除第一硬遮罩ARC 1902、硬遮罩210、212、208、206及控制閘極硬遮罩層708。例如，可自第一硬遮罩ARC 1902、硬遮罩210、212、208、206及控制閘極硬遮罩層708移除氮化物或某(些)其他適合介電質。在一些實施例中，運用對於第一硬遮罩ARC 1902具有相同或實質上相同於硬遮罩210、212、208、206及控制閘極硬遮罩層708之蝕刻速率之一蝕刻劑來執行蝕刻。因而，一旦第一硬遮罩ARC 1902經充分蝕刻以暴露硬遮罩210、212、208、206及控制閘極硬遮罩層708，第一硬遮罩ARC 1902之一頂表面、硬遮罩210、212、208、206之頂表面及控制閘極硬遮罩層708之一頂表面便一起經回蝕。此外，在一些實施例中，在蝕刻之後藉由例如另一蝕刻製程或某(些)其他適合移除製程而移除第一硬遮罩ARC 1902。 如由圖21之剖面圖2100所繪示，一虛設襯層302經形成以覆蓋圖20之結構，且一第一虛設罩蓋層2104經形成以覆蓋虛設襯層302。在一些實施例中，虛設襯層302係由氧化矽或某(些)其他適合介電質形成。此外，在一些實施例中，第一虛設罩蓋層2104係由多晶矽或某(些)其他適合材料形成。虛設襯層302及/或第一虛設罩蓋層2104可例如保形地形成。此外，虛設襯層302及/或第一虛設罩蓋層2104例如可藉由CVD、PVD、某(些)其他適合沈積製程或前述各者之任何組合而形成。 圖21之剖面圖2100亦繪示，一虛設ARC 2106經形成以覆蓋第一虛設罩蓋層2104。此外，虛設ARC 2106例如可經形成以具有平坦或實質上平坦之一頂表面。在一些實施例中，一種用於形成虛設ARC 2106之製程包括：沈積虛設ARC 2106，及隨後執行至虛設ARC 2106之頂表面中之一平坦化。可藉由例如CVD、PVD或某(些)其他適合沈積製程沈積虛設ARC 2106。可例如藉由一CMP或某(些)其他適合平坦化製程執行平坦化。 如由圖22之剖面圖2200所繪示，執行至第一虛設罩蓋層2104及虛設ARC 2106 (參見圖21)中之一蝕刻，直至移除虛設ARC 2106。運用對於虛設ARC 2106具有相同或實質上相同於第一虛設罩蓋層2104之蝕刻速率之一蝕刻劑來執行蝕刻。因而，一旦虛設ARC 2106經充分蝕刻以暴露第一虛設罩蓋層2104，虛設ARC 2106之一頂表面與第一虛設罩蓋層2104之一頂表面便一起經回蝕。此外，蝕刻平滑化第一虛設罩蓋層2104之頂表面。 如由圖23之剖面圖2300所繪示，執行至虛設襯層302、第一虛設罩蓋層2104及多層記憶體膜702 (參見圖22)中之一蝕刻。蝕刻形成一虛設控制閘極介電層118、上覆於虛設控制閘極介電層118之一虛設控制閘極電極116，及上覆於虛設控制閘極電極116之一虛設控制閘極硬遮罩204。虛設控制閘極介電層118、虛設控制閘極電極116、虛設控制閘極硬遮罩204、虛設襯層302及第一虛設罩蓋層2104共同界定上覆於邊界隔離結構106且面向邏輯區104l之一虛設側壁112s。虛設側壁112s係異質的(例如，多種材料)，且係垂直或實質上垂直。此外，虛設側壁112s係平滑的或實質上平滑的。在一些實施例中，藉由形成且圖案化覆蓋記憶體區104m與邊界隔離結構106之部分之一光阻層2302而執行蝕刻。接著，在光阻層2302處於適當位置中之情況下，將一蝕刻劑施覆至虛設襯層302、第一虛設罩蓋層2104及多層記憶體膜702，直至蝕刻劑到達邊界隔離結構106，且此後剝除光阻層2302。 如由圖24之剖面圖2400所繪示，一邊界側壁間隔層2402經形成以覆蓋第一虛設罩蓋層2104、邊界隔離結構106及邏輯區104l，且進一步經形成以加襯裡於虛設側壁112s。在一些實施例中，邊界側壁間隔層2402係由多晶矽、非晶矽、金屬、一金屬氮化物、一介電質、與第一虛設罩蓋層2104相同之材料、與上襯墊層404不同之一材料或某(些)其他適合材料形成。例如，邊界側壁間隔層2402可由鎢、鋁銅、鉭、氮化鉭或某(些)其他適合金屬或金屬氮化物形成。作為另一實例，邊界側壁間隔層2402可由氧化物、氮化矽、氮氧化矽或某(些)其他適合介電質形成。邊界側壁間隔層2402可例如保形地形成，及/或例如可藉由CVD、PVD、某(些)其他適合沈積製程或前述各者之任何組合而形成。 如由圖25之剖面圖2500所繪示，執行至邊界側壁間隔層2402 (參見圖24)中之一蝕刻以移除邊界側壁間隔層2402之水平段，而不移除邊界側壁間隔層2402之垂直段，藉此形成虛設側壁112s上之一邊界側壁間隔件114。在一些實施例中，邊界側壁間隔件114具有一三角形輪廓或某一其他適合輪廓。邊界側壁間隔件114及第一虛設罩蓋層2104共同界定上覆於邊界隔離結構106且面向邏輯區104l之一邊界側壁114s。在一些實施例中，由第一虛設罩蓋層2104界定之邊界側壁114s之一部分與由邊界側壁間隔件114界定之邊界側壁114s之一部分連續。此外，邊界側壁114s係平滑的或實質上平滑的，且向下傾斜朝向邏輯區104l。在一些實施例中，邊界側壁114s自第一虛設罩蓋層2104之一頂表面至邊界側壁間隔件114之一底表面成連續弧形。可例如藉由一乾式蝕刻或某(些)其他適合蝕刻製程而執行蝕刻。乾式蝕刻可例如使用鹵素化學品、含氟化學品、某一其他適合化學品或一些其他適合化學品。鹵素化學品可例如包含氯氣(例如，Cl2 )、溴化氫(例如，HBr)、氧氣(例如，O2 )、氬氣、某(些)其他適合鹵素，或前述各者之任何組合。含氟化學品可例如包含四氟甲烷(例如，CF4 )、三氟甲烷(例如，CHF3 )、二氟甲烷(例如，CH2 F2 )、六氟化硫(例如，SF6 )、六氟乙烷(例如，C2 F6 )、六氟丙烯(例如，C3 F6 )、八氟環丁烷(例如，C4 F8 )、八氟環戊烯(C5 F8 )、某(些)其他適合含氟物，或前述各者之任何組合。 如由圖26之剖面圖2600所繪示，執行至上襯墊層404 (參見圖25)中之一蝕刻以自邏輯區104l移除上襯墊層404。在一些實施例中，蝕刻導致具有由邊界隔離結構106及邏輯隔離結構310界定之側壁之一邏輯凹槽。在一些實施例中，運用對於上襯墊層404具有高於邊界側壁間隔件114及第一虛設罩蓋層2104之一蝕刻速率之一蝕刻劑來執行蝕刻，使得邊界側壁間隔件114及第一虛設罩蓋層2104用作蝕刻之一遮罩。 在無邊界側壁間隔件114之情況下，至上襯墊層404中之蝕刻可引起橫向底切、凹坑及類似者沿虛設側壁112s形成。例如，虛設側壁112s可為異質的(例如，多種材料)且包括與上襯墊層404相同之材料(例如，氮化矽)，藉此用以移除上襯墊層404之蝕刻劑亦可部分移除虛設側壁112s之一部分。此外，邊界側壁間隔件114提供在蝕刻之後保持平滑之一平滑邊界側壁114s。例如，邊界側壁114s可為用以移除上襯墊層404之蝕刻劑對於其具有一低或可忽略的蝕刻速率之一材料。作為另一實例，邊界側壁114s可為均質的(例如，一單一材料)，使得至邊界側壁114s之蝕刻跨邊界側壁114s係均勻的或實質上均勻的。由於邊界側壁114s在蝕刻之後保持平滑，故邊界側壁114s不會陷留在後續處理期間產生之蝕刻殘餘物(例如，高κ殘餘物)，且促進完全移除蝕刻殘餘物。 圖26之剖面圖2600亦繪示，一邏輯介電層2602經形成以覆蓋且加襯裡於圖25之結構。此外，一邏輯閘極層2604經形成以覆蓋邏輯介電層2602，且一邏輯硬遮罩層2606經形成以覆蓋邏輯閘極層2604。邏輯介電層2602例如可由氧化物、一高κ介電質、某(些)其他適合介電質或前述材料之任何組合形成。邏輯閘極層2604例如可由摻雜或未摻雜多晶矽、金屬、某一導電材料或某(些)其他適合材料形成。邏輯硬遮罩層2606例如可由氮化矽、氧化矽、某(些)其他適合介電質或前述材料之任何組合形成。在一些實施例中，邏輯介電層2602、邏輯閘極層2604及邏輯硬遮罩層2606係保形地形成，及/或藉由CVD、PVD、無電式電鍍、電鍍、某(些)其他適合生長或沈積製程或前述各者之任何組合而形成。 如由圖27之剖面圖2700所繪示，執行至邏輯硬遮罩層2606 (參見圖26)及邏輯閘極層2604 (參見圖26)中之一蝕刻以形成一虛設邏輯閘極電極308及一虛設邏輯閘極硬遮罩2702。虛設邏輯閘極電極308上覆於邊界隔離結構106而橫向介於邊界側壁間隔件114與邏輯區104l之間，且虛設邏輯閘極硬遮罩2702上覆於虛設邏輯閘極電極308。另外，蝕刻形成一對犧牲邏輯閘極電極2704及一對邏輯閘極硬遮罩2706。犧牲邏輯閘極電極2704分別上覆於第一邏輯區104l1 及第二邏輯區104l2 ，且邏輯閘極硬遮罩2706分別上覆於犧牲邏輯閘極電極2704。在一些實施例中，藉由以虛設邏輯閘極硬遮罩2702及邏輯閘極硬遮罩2706之一佈局形成並圖案化覆蓋邏輯硬遮罩層2606之一光阻層2708而執行蝕刻。接著，在光阻層2708處於適當位置中之情況下將一蝕刻劑施覆至邏輯硬遮罩2606及邏輯閘極層2604，直至蝕刻劑到達邏輯介電層2602，且此後剝除光阻層2708。 如由圖28之剖面圖2800所繪示，執行至邏輯介電層2602及第一虛設罩蓋層2104中之一蝕刻以自記憶體區104m移除邏輯介電層2602及第一虛設罩蓋層2104。在一些實施例中，藉由形成並圖案化覆蓋邏輯區104l及邊界隔離結構106而非記憶體區104m之一光阻層2802來執行蝕刻。接著，在光阻層2802處於適當位置中之情況下將一蝕刻劑施覆至邏輯介電層2602及第一虛設罩蓋層2104，直至蝕刻劑到達虛設襯層302，且此後剝除光阻層2802。虛設襯層302可例如用作蝕刻之一蝕刻停止。 如由圖29之剖面圖2900所繪示，沿選擇閘極電極150之側壁、虛設選擇閘極電極120之一側壁、第一虛設罩蓋層2104之一側壁、虛設邏輯閘極電極308之側壁及犧牲邏輯閘極電極2704之側壁形成主側壁間隔件160。為便於圖解，僅將一些主側壁間隔件160標記為160。在一些實施例中，主側壁間隔件160各包括氧化矽、氮化矽、某(些)其他適合介電質，或前述材料之任何組合。此外，在一些實施例中，一種用於形成主側壁間隔件160之製程包括：沈積一主側壁間隔層以覆蓋且加襯裡於圖28之結構。接著，執行至主側壁間隔層中之一回蝕以移除主側壁間隔層之水平段，而不移除主側壁間隔層之垂直段。主側壁間隔層可例如保形地沈積，及/或例如可藉由CVD、PVD、某(些)其他適合沈積製程或前述各者之任何組合而形成。 圖29之剖面圖2900亦繪示，個別記憶體源極/汲極區126形成於記憶體區104m中，其等分別與選擇閘極電極150接界。此外，邏輯源極/汲極區152成對地形成於邏輯區104l中，其中各對之源極/汲極區分別與一犧牲邏輯閘極電極2704之相對側壁接界。在一些實施例中，一種用於形成個別記憶體源極/汲極區126及邏輯源極/汲極區152之製程包括：離子植入至半導體基板104中。摻雜物及/或植入能量例如可經選擇以便執行透過虛設襯層302、記憶體介電層1502、邏輯介電層2602及下襯墊層402離子植入。在其他實施例中，使用除離子植入外之一些製程來形成個別記憶體源極/汲極區126及邏輯源極/汲極區152。 如由圖30之剖面圖3000所繪示，執行至虛設襯層302 (參見圖29)、記憶體介電層1502 (參見圖29)、邏輯介電層2602 (參見圖29)及下襯墊層402 (參見圖29)中之一蝕刻，以自個別記憶體源極/汲極區126及邏輯源極/汲極區152移除此等層，藉此暴露個別記憶體源極/汲極區126及邏輯源極/汲極區152。此外，蝕刻形成一對選擇閘極介電層148、一虛設選擇閘極介電層122、一虛設邏輯閘極介電層306、一對第一邏輯閘極介電層156a及一對第二邏輯閘極介電層156b。選擇閘極介電層148係由記憶體介電層1502形成，且分別下伏於選擇閘極電極150。虛設選擇閘極介電層122係由記憶體介電層1502形成，且下伏於虛設選擇閘極電極120。虛設邏輯閘極介電層306係由邏輯介電層2602形成，且下伏於虛設邏輯閘極電極308。第一邏輯閘極介電層156a係由下襯墊層402形成，且分別下伏於犧牲邏輯閘極電極2704。第二邏輯閘極介電層156b係由邏輯介電層2602形成，且分別下伏於在第一邏輯閘極介電層156a上方之犧牲邏輯閘極電極2704。在一些實施例中，一種用於執行蝕刻之製程包括：將一蝕刻劑施覆至虛設襯層302、記憶體介電層1502、邏輯介電層2602及下襯墊層402，且此後施覆一清潔溶液或混合物以移除殘餘蝕刻殘餘物。清潔溶液或混合物可為或以其他方式包括例如硫酸過氧化氫混合物(SPM)或某(些)其他適合清潔溶液或混合物。此外，在一些實施例中，尤其使用選擇閘極硬遮罩208與控制閘極硬遮罩210、邏輯閘極硬遮罩2706及第一虛設罩蓋層2104作為一遮罩而執行蝕刻。 在蝕刻期間，邊界側壁間隔件114提供無缺陷之一平滑邊界側壁114s。因而，邊界側壁114s不會陷留蝕刻殘餘物(例如，在蝕刻邏輯介電層2602時產生之蝕刻殘餘物)，且因此促進完全移除蝕刻殘餘物。藉由促進完全移除蝕刻殘餘物，邊界側壁間隔件114可增加半導體基板104上之半導體裝置(例如，邏輯或記憶體裝置)之良率及可靠性。例如，邏輯介電層2602可包括一高κ介電質，藉此蝕刻可產生高κ蝕刻殘餘物。殘餘高κ蝕刻殘餘物可擴散至半導體基板104中，且使半導體基板104之摻雜輪廓偏移以改變半導體裝置之參數。再者，殘餘高κ蝕刻殘餘物可污染在後續處理步驟中使用之製程工具，且類似地影響在受污染製程工具上處理之IC (例如，影響IC之摻雜輪廓)。 圖30之剖面圖3000亦繪示，矽化物襯墊312形成於個別記憶體源極/汲極區126及邏輯源極/汲極區152上。為便於圖解，僅將一些矽化物襯墊312標記為312。矽化物襯墊312可為或以其他方式包括例如矽化鎳或某(些)其他適合矽化物，及/或例如可藉由矽化物製程或某(些)其他適合生長製程而形成。 如由圖31之剖面圖3100所繪示，一第二硬遮罩ARC 3102經形成以覆蓋圖30之結構。此外，第二硬遮罩ARC 3102例如可經形成以具有平坦或實質上平坦之一頂表面。在一些實施例中，一種用於形成第二硬遮罩ARC 3102之製程包括：沈積第二硬遮罩ARC 3102，及隨後執行至第二硬遮罩ARC 3102之頂表面中之一平坦化。第二硬遮罩ARC 3102例如可藉由CVD、PVD或某(些)其他適合沈積製程而沈積，及/或平坦化可例如藉由一CMP或某(些)其他適合平坦化製程而執行。 如由圖32之剖面圖3200所繪示，尤其執行至第二硬遮罩ARC 3102、控制閘極硬遮罩210、選擇閘極硬遮罩208、抹除閘極硬遮罩212與邏輯閘極硬遮罩2706 (參見圖31)、虛設控制閘極硬遮罩204、虛設選擇閘極硬遮罩206與虛設邏輯閘極硬遮罩2702 (參見圖31)，及第一虛設罩蓋層2104 (參見圖31)中之一蝕刻，以移除該等硬遮罩及第一虛設罩蓋層2104。在一些實施例中，運用對於第二硬遮罩ARC 3102具有相同或實質上相同於硬遮罩及第一虛設罩蓋層2104之蝕刻速率之一蝕刻劑來執行蝕刻。因而，一旦第二硬遮罩ARC 3102經充分蝕刻以暴露硬遮罩及第一虛設罩蓋層2104，第二硬遮罩ARC 3102之頂表面、第一虛設罩蓋層2104之頂表面及該等硬遮罩之頂表面便一起經回蝕。 如由圖33之剖面圖3300所繪示，第二硬遮罩ARC 3102 (參見圖32)經移除，且此後一下ILD層162l經形成以代替第二硬遮罩ARC 3102。此外，下ILD層162l經形成以覆蓋圖32之結構，且在一些實施例中具有平坦或實質上平坦之一頂表面。下ILD層162l可為例如氧化物、一低κ介電質、某(些)其他適合介電質，或前述材料之任何組合。第二硬遮罩ARC 3102例如可藉由一蝕刻製程或某(些)其他適合移除製程而移除。在一些實施例中，一種用於形成下ILD層162l之製程包括：沈積下ILD層162l，及隨後執行至下ILD層162l之頂表面中之一平坦化。例如可藉由CVD、PVD、濺鍍或前述各者之任何組合沈積下ILD層162l。可例如藉由一CMP或某(些)其他適合平坦化製程執行平坦化。 如由圖34之剖面圖3400所繪示，執行至下ILD層162l中之一平坦化以使下ILD層162l之一頂表面凹陷至大約與犧牲邏輯閘極電極2704之頂表面齊平，藉此暴露犧牲邏輯閘極電極2704。可例如藉由一CMP或某(些)其他適合平坦化製程執行平坦化。 如由圖35之剖面圖3500所繪示，一第二虛設罩蓋層3502經形成以覆蓋記憶體區104m及邊界隔離結構106而非邏輯區104l。第二虛設罩蓋層3502可為例如氧化物、氮化物、某(些)其他適合介電質，或前述材料之任何組合。在一些實施例中，一種用於形成第二虛設罩蓋層3502之製程包括：藉由CVD、PVD或某(些)其他適合沈積製程沈積第二虛設罩蓋層3502，及隨後藉由例如光微影及一蝕刻製程或藉由某(些)其他適合圖案化製程圖案化第二虛設罩蓋層3502。 圖35之剖面圖3500亦繪示，執行至犧牲邏輯閘極電極2704 (參見圖34)中之一蝕刻，以移除犧牲邏輯閘極電極2704且界定邏輯開口3504來代替犧牲邏輯閘極電極2704。在一些實施例中，一種用於執行蝕刻之製程包括：在第二虛設罩蓋層3502處於適當位置中之情況下，將一蝕刻劑施覆至犧牲邏輯閘極電極2704，直至移除犧牲邏輯閘極電極2704。在施覆蝕刻劑時，第二虛設罩蓋層3502及其他介電結構(例如，下ILD層162l)可用作一遮罩。 如由圖36之剖面圖3600所繪示，邏輯閘極電極158形成於邏輯開口3504 (參見圖35)中。邏輯閘極電極158可為例如金屬、摻雜多晶矽、與犧牲邏輯閘極電極2704不同之一材料、或某(些)其他適合導電材料。在一些實施例中，一種用於形成邏輯閘極電極158之製程包括：形成一導電層以覆蓋第二虛設罩蓋層3502 (參見圖35)，及進一步填充邏輯開口3504。導電層例如可藉由CVD、PVD、無電式電鍍、電鍍或某(些)其他適合生長或沈積製程而形成。接著，執行至導電層及第二虛設罩蓋層3502中之一平坦化，直至到達下ILD層162l且移除第二虛設罩蓋層3502。可例如藉由一CMP或某(些)其他適合平坦化製程而執行平坦化。 如由圖37之剖面圖3700所繪示，一上ILD層162u經形成以覆蓋圖36之結構，且具有平坦或實質上平坦之一頂表面。上ILD層162u可為例如氧化物、一低κ介電質、某(些)其他適合介電質，或前述材料之任何組合。此外，上ILD層162u例如可藉由沈積上ILD層162u且隨後執行至上ILD層162u之頂表面中之一平坦化而形成。可例如藉由CVD、PVD、濺鍍或前述各者之任何組合執行沈積。可例如藉由一CMP或某(些)其他適合平坦化製程執行平坦化。 圖37之剖面圖3700亦繪示，接點通路164經形成延伸通過上ILD層162u及下ILD層162l而至個別記憶體源極/汲極區126、邏輯源極/汲極區152、共同記憶體源極/汲極區128、控制閘極電極138、選擇閘極電極150、抹除閘極電極144、邏輯閘極電極158，或前述各者之任何組合。 參考圖38，提供用於形成包括具有一邊界側壁間隔件之一內嵌式記憶體邊界結構的一IC之一方法之一些實施例之一流程圖3800。該IC例如可對應於圖4至圖37之IC。 在3802，提供一基板。基板包括將基板之一記憶體區與基板之一邏輯區分離之一邊界隔離結構。例如，參見圖4至圖7。 在3804，形成一多層記憶體膜以覆蓋基板。例如，參見圖7。 在3806，在記憶體區上由多層記憶體膜形成一記憶體單元結構，同時使多層記憶體膜之一剩餘部分留在邊界隔離結構及邏輯區上。例如，參見圖8至圖20。 在3808，形成一虛設罩蓋層以覆蓋記憶體單元結構及多層記憶體膜。例如，參見圖21及圖22。 在3810，圖案化多層記憶體膜及虛設罩蓋層以自邏輯區移除多層記憶體膜及虛設罩蓋層，且形成上覆於邊界隔離結構且面向邏輯區之一虛設側壁。虛設側壁係由多層記憶體膜之一剩餘部分及虛設罩蓋層之一剩餘部分共同界定。例如，參見圖23。 在3812，形成上覆於邊界隔離結構且在虛設側壁上之一邊界側壁間隔件。邊界側壁間隔件具有上覆於邊界隔離結構且面向邏輯區之一平滑邊界側壁。例如，參見圖24及圖25。 在3814，自邏輯區移除基板之一襯墊層。例如，參見圖26。在移除襯墊層之後，邊界側壁歸因於其之一組合物而保持平滑(更多細節參見上文)。 在3816，形成一邏輯介電層及一邏輯閘極層以覆蓋虛設罩蓋層、邊界側壁間隔件、邊界隔離結構及邏輯區。例如，參見圖26。 在3818，圖案化邏輯閘極層以在邏輯區上形成一犧牲邏輯閘極電極。例如，參見圖27。 在3820，沿犧牲邏輯閘極電極之側壁及記憶體單元結構之側壁形成源極/汲極區。例如，參見圖28及圖29。 在3822，圖案化邏輯介電層以自邊界側壁間隔件移除邏輯介電層，且進一步形成下伏於犧牲邏輯閘極電極之一邏輯閘極介電層。例如，參見圖30。可例如藉由一蝕刻或某(些)其他適合圖案化製程執行圖案化。 因為邊界側壁係平滑的，所以邊界側壁促進完全移除在圖案化邏輯介電層期間產生之殘餘物(例如，蝕刻殘餘物)。此繼而可增加基板上之半導體裝置之良率及可靠性。例如，邏輯介電層可包括一高κ介電質，藉此圖案化可產生高κ蝕刻殘餘物。在未完全移除高κ蝕刻殘餘物之情況下，殘餘高κ蝕刻殘餘物可擴散至基板中且使基板之摻雜輪廓偏移以改變半導體裝置之參數。 在3824，用一邏輯閘極電極取代犧牲邏輯閘極電極。例如，當邏輯介電層包括一高κ介電質時，可用一金屬邏輯閘極電極來取代犧牲邏輯閘極電極。例如，參見圖31至圖36。 在3836，在源極/汲極區上形成接點通路。例如，參見圖37。 雖然本文中將圖38之流程圖3800繪示且描述為一系列動作或事件，但將明白，此等動作或事件之所繪示順序不應解釋為限制意義。例如，一些動作可依不同順序及/或與除本文中所繪示及/或描述外之其他動作或事件同時發生。此外，實施本文中之描述之實施例之一或多個態樣無需全部所繪示動作，且本文中描繪之動作之一或多者可在一或多個各別動作及/或階段中實行。 鑒於前文，本申請案之一些實施例係關於一種方法，該方法包含：在一半導體基板中形成一隔離結構，其中該隔離結構將半導體基板之一記憶體區與半導體基板之一邏輯區分離；形成一多層膜以覆蓋隔離結構、記憶體區及邏輯區；在記憶體區上形成一記憶體單元結構，其中該記憶體單元結構係由多層膜形成；形成一虛設罩蓋層以覆蓋記憶體單元結構及多層膜之一剩餘部分；執行至多層膜及虛設罩蓋層中之一第一蝕刻以自邏輯區移除多層膜及虛設罩蓋層，使得多層膜及虛設罩蓋層界定隔離結構上之一虛設側壁；形成一側壁間隔層以覆蓋虛設罩蓋層、隔離結構及邏輯區，且進一步加襯裡於虛設側壁；執行至側壁間隔層中之一第二蝕刻以移除側壁間隔層之水平段，且形成虛設側壁上之一側壁間隔件；及在形成側壁間隔件之後，在邏輯區上形成一邏輯裝置。在一實施例中，虛設罩蓋層與側壁間隔件共同界定上覆於隔離結構且面向邏輯區之一邊界側壁，其中該邊界側壁係傾斜的，且其中由虛設罩蓋層界定之該邊界側壁之一部分與由側壁間隔件界定之該邊界側壁之一部分連續。在一實施例中，側壁間隔件至少部分界定上覆於隔離結構且面向邏輯區之一邊界側壁，其中該邊界側壁係均質的，且其中虛設側壁係異質的。在一實施例中，多層膜包含一ONO膜、上覆於該ONO膜之一多晶矽層及上覆於多晶矽層之氮化物層，使得虛設側壁部分由ONO膜、多晶矽層及氮化物層界定。在一實施例中，在完成第二蝕刻之後，側壁間隔件具有一三角形輪廓。在一實施例中，虛設側壁係垂直的或實質上垂直的，其中虛設側壁與側壁間隔件直接接觸。在一實施例中，該方法進一步包含：形成一襯墊層以覆蓋半導體基板；以隔離結構之一佈局圖案化該襯墊層；在襯墊層處於適當位置中之情況下，執行至半導體基板中之一第三蝕刻以在半導體基板中形成一隔離溝槽；用一介電材料填充該隔離溝槽以形成隔離結構；及在側壁間隔件處於適當位置中之情況下，執行至襯墊層中之一第四蝕刻以自邏輯區移除襯墊層。在一實施例中，側壁間隔件至少部分界定上覆於隔離結構且面向邏輯區之一邊界側壁，其中虛設側壁與襯墊層共用一材料，且其中邊界側壁無該材料。在一實施例中，形成邏輯裝置結構包含：在虛設罩蓋層、側壁間隔件及邏輯區上方形成一保形高κ介電層；在保形高κ介電層上方形成一多晶矽層；及執行至保形高κ介電層及多晶矽層中之一第三蝕刻，以形成堆疊於邏輯區上之一多晶矽閘極電極及一高κ閘極介電層。在一實施例中，該方法進一步包含用一金屬閘極電極取代多晶矽閘極電極。 此外，本申請案之一些實施例係關於一種IC，其包含：一半導體基板，其包含由一隔離結構分離之一周邊區及一記憶體單元區，其中該隔離結構延伸至半導體基板之一頂表面中且包含介電材料；一記憶體單元，其在記憶體區上；一虛設控制閘極結構，其在隔離結構上，其中該虛設控制閘極結構界定面向周邊區且包含多種不同材料之一虛設側壁；一側壁間隔件，其在隔離結構上且沿著虛設控制閘極結構之虛設側壁，其中該側壁間隔件具有面向周邊區且平滑之一邊界側壁；及一邏輯裝置，其在周邊區上。在一實施例中，邊界側壁自側壁間隔件之一最頂部表面至側壁間隔件之一最底部表面係連續的且平滑的。在一實施例中，邊界側壁向下傾斜朝向周邊區。在一實施例中，邊界側壁相對於側壁間隔件之一最底部表面成小於約80度之一角度。在一實施例中，虛設側壁係異質的，其中邊界側壁係均質的。在一實施例中，虛設控制結構包含一ONO膜及上覆於ONO膜之一虛設閘極電極，其中虛設側壁係平滑的且至少部分由ONO膜及虛設閘極電極界定。在一實施例中，虛設側壁係垂直的或實質上垂直的，其中側壁間隔件直接接觸虛設側壁，且其中虛設側壁及邊界側壁在側壁間隔件之相對側上。在一實施例中，記憶體單元進一步包含：第一個別源極/汲極區及第二個別源極/汲極區，其等在半導體基板中；一共同源極/汲極區，其在半導體基板中而在第一個別源極/汲極區與第二個別源極/汲極區之間橫向間隔，其中該共同源極/汲極區藉由一第一通道區與第一個別源極/汲極區分離，且其中該共同源極/汲極區藉由一第二通道區與第二個別源極/汲極區分離；一抹除閘極電極，其在共同源極/汲極區上；一對浮動閘極電極，其等分別在第一通道區及第二通道區上；一對控制閘極電極，其等分別上覆於該等浮動閘極電極；及一對選擇閘極電極，其等分別在第一通道區及第二通道區上，且分別藉由浮動閘極電極而與共同源極/汲極橫向間隔。在一實施例中，邏輯裝置包含：一高κ閘極介電層；及一金屬閘極電極，其上覆於該高κ介電層。 此外，本申請案之一些實施例係關於另一種方法，該方法包含：在一半導體基板中形成一隔離結構，其中該隔離結構將半導體基板之一記憶體區與半導體基板之一邏輯區分離，且其中該隔離結構包含一介電材料；形成一ONO膜以覆蓋半導體基板；形成一摻雜多晶矽層以覆蓋ONO膜；形成氮化矽層以覆蓋摻雜多晶矽層；形成一虛設多晶矽層以覆蓋氮化矽層；在虛設多晶矽層上方形成一遮罩，使得遮罩之一邊緣在隔離結構正上方；在遮罩處於適當位置中之情況下執行一蝕刻，以移除在邏輯區上之虛設多晶矽層、氮化矽層、摻雜多晶矽層及ONO膜之部分，其中在執行蝕刻之後，虛設多晶矽層、氮化矽層、摻雜多晶矽層及ONO膜各具有上覆於隔離結構且與遮罩之邊緣對準之一側壁；剝除遮罩；保形地沈積一側壁間隔層以覆蓋虛設多晶矽、隔離結構及邏輯區，且進一步加襯裡於虛設多晶矽層、氮化矽層、摻雜多晶矽層及ONO膜之各者之側壁；及執行至側壁間隔層中之一回蝕以移除側壁間隔層之水平段，而不移除側壁間隔層之垂直段，其中側壁間隔層之一垂直段界定鄰接並密封虛設多晶矽層、氮化矽層、摻雜多晶矽層及ONO膜之各者之側壁之一側壁間隔件。 此外，本申請案之一些實施例係關於另一IC，其包含：一半導體基板，其包含由一隔離結構分離之一邏輯區及一記憶體區，其中該隔離結構延伸至半導體基板之一頂部中且包含介電材料；一分裂閘極快閃記憶體單元，其在記憶體區上；一虛設控制閘極結構，其在隔離結構上，其中該虛設控制閘極結構包含一ONO膜、上覆於ONO膜之一多晶矽層及上覆於多晶矽層之氮化矽層，且其中ONO膜、多晶矽層及氮化矽層共同界定面向邏輯區且上覆於隔離結構之一虛設側壁；一側壁間隔件，其在隔離結構上且沿著虛設側壁，其中該側壁間隔件至少部分界定面向邏輯區且傾斜之一邊界側壁，且其中該邊界側壁自側壁間隔件之一最底部表面至側壁間隔件之一最頂部表面連續；及一邏輯裝置，其在邏輯區上，其中該邏輯裝置包含一高κ介電層及上覆於高κ介電層之一金屬閘極電極，且其中該金屬閘極電極之一最頂部表面與側壁間隔件之最頂部表面齊平。在一實施例中，側壁間隔件係多晶矽。在一實施例中，隔離結構部分界定邊界側壁，其中由隔離結構界定之邊界側壁之一部分與由側壁間隔件界定之邊界側壁之一部分連續。 此外，本申請案之一些實施例係關於另一IC，其包含：一半導體基板，其包含由一隔離結構分離之一周邊區及一記憶體區，其中該隔離結構包含一介電材料且延伸至半導體基板之一頂部中；一虛設結構，其上覆於隔離結構且界定一垂直或實質上垂直側壁，其中該虛設結構之垂直或實質上垂直側壁面向周邊區、上覆於隔離結構且包含多種不同材料；及一側壁間隔件，其上覆於隔離結構，其中該側壁間隔件界定直接接觸虛設結構之垂直或實質上垂直側壁之一垂直或實質上垂直側壁，其中該側壁間隔件至少部分界定面向周邊區且上覆於隔離結構之一傾斜側壁，且其中該傾斜側壁自側壁間隔件之一底表面至傾斜側壁之一頂部邊緣係一單一材料。在一實施例中，IC進一步包含：一記憶體單元，其在半導體基板之記憶體區上，其中該記憶體單元包含一浮動閘極電極及上覆於浮動閘極電極之一控制閘極電極，其中該記憶體單元進一步包含分別與浮動閘極電極之相對側接界之一選擇閘極電極及一抹除閘極電極。在一實施例中，IC進一步包含一邏輯裝置，其在半導體基板之周邊區上，其中該邏輯裝置包含一高κ閘極介電層及上覆於該高κ介電層之一金屬閘極電極，且其中該金屬閘極電極之一最頂部表面與側壁間隔件之最頂部表面齊平。在一實施例中，虛設結構包含一ONO膜及上覆於ONO膜之一摻雜多晶矽層。 鑒於前文，本申請案之一些實施例係關於另一方法，該方法包含：在一半導體基板中形成一隔離結構，其中該隔離結構劃界半導體基板之一記憶體區與半導體基板之一邏輯區；形成一多層膜以覆蓋隔離結構、記憶體區及邏輯區；執行至多層膜中之一蝕刻以自邏輯區移除多層膜，使得多層膜至少部分界定隔離結構上之一虛設側壁；及形成一側壁間隔件以上覆於隔離結構且加襯裡於虛設側壁，其中側壁間隔件具有一三角形輪廓。在一實施例中，該方法進一步包含：在形成側壁間隔件之後，在邏輯區上形成一邏輯裝置結構。在一實施例中，該方法進一步包含：在記憶體區上形成一記憶體單元結構，其中該記憶體單元結構係在蝕刻之前由多層膜形成。 前文概述若干實施例之特徵使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應明白，其等可容易將本揭露用作用於設計或修改其他製程及結構的一基礎以實行本文中所介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應認知，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中進行各種改變、置換及更改。
100A‧‧‧剖面圖
100B‧‧‧放大剖面圖
102‧‧‧單元邊界結構
104‧‧‧半導體基板
104b‧‧‧邊界區
104l‧‧‧邏輯區
104l1‧‧‧第一邏輯區
104l2‧‧‧第二邏輯區
104m‧‧‧記憶體區
106‧‧‧邊界隔離結構
108‧‧‧內嵌式記憶體
110‧‧‧邏輯裝置
110a‧‧‧第一邏輯裝置
110b‧‧‧第二邏輯裝置
112‧‧‧虛設結構
112s‧‧‧虛設側壁
114‧‧‧邊界側壁間隔件
114s‧‧‧邊界側壁
116‧‧‧虛設控制閘極電極
118‧‧‧虛設控制閘極介電層
118l‧‧‧下氧化物層
118m‧‧‧中間氮化物層
118u‧‧‧上氧化物層
120‧‧‧虛設選擇閘極電極
122‧‧‧虛設選擇閘極介電層
124‧‧‧虛設閘極間隔件
124a‧‧‧第一虛設閘極間隔件
124b‧‧‧第二虛設閘極間隔件
126‧‧‧個別記憶體源極/汲極區
128‧‧‧共同記憶體源極/汲極區
130‧‧‧選擇性導電記憶體通道
132‧‧‧浮動閘極介電層
134‧‧‧浮動閘極電極
136‧‧‧控制閘極介電層
136l‧‧‧下氧化物層
136m‧‧‧中間氮化物層
136u‧‧‧上氧化物層
138‧‧‧控制閘極電極
140‧‧‧控制閘極間隔件
140f‧‧‧第一氧化物層
140m‧‧‧中間氮化物層
140s‧‧‧第二氧化物層
142‧‧‧浮動閘極間隔件
144‧‧‧抹除閘極電極
146‧‧‧抹除閘極介電層
148‧‧‧選擇閘極介電層
150‧‧‧選擇閘極電極
152‧‧‧邏輯源極/汲極區
154‧‧‧選擇性導電邏輯通道
156‧‧‧邏輯閘極介電層
156a‧‧‧第一邏輯閘極介電層
156b‧‧‧第二邏輯閘極介電層
158‧‧‧邏輯閘極電極
160‧‧‧主側壁間隔件
162‧‧‧層間介電(ILD)層
162l‧‧‧下層間介電(ILD)層
162u‧‧‧上層間介電(ILD)層
164‧‧‧接點通路
200A‧‧‧剖面圖
200B‧‧‧剖面圖
202‧‧‧邏輯隔離結構
204‧‧‧虛設控制閘極硬遮罩
206‧‧‧虛設選擇閘極硬遮罩
208‧‧‧選擇閘極硬遮罩
210‧‧‧控制閘極硬遮罩
212‧‧‧抹除閘極硬遮罩
300‧‧‧剖面圖
302‧‧‧虛設襯層
304‧‧‧邏輯邊界結構
306‧‧‧虛設邏輯閘極介電層
308‧‧‧虛設邏輯閘極電極
310‧‧‧邏輯隔離結構
312‧‧‧矽化物襯墊
400‧‧‧剖面圖
402‧‧‧下襯墊層
404‧‧‧上襯墊層
500‧‧‧剖面圖
502‧‧‧光阻層
600‧‧‧剖面圖
602‧‧‧浮動閘極層
700‧‧‧剖面圖
702‧‧‧多層記憶體膜
704‧‧‧控制閘極介電層
704l‧‧‧下氧化物層
704m‧‧‧中間氮化物層
704u‧‧‧上氧化物層
706‧‧‧控制閘極層
708‧‧‧控制閘極硬遮罩層
708l‧‧‧下氮化物層
708m‧‧‧中間氧化物層
708u‧‧‧上氮化物層
800‧‧‧剖面圖
802‧‧‧光阻層
900‧‧‧剖面圖
902‧‧‧控制閘極間隔層
902l‧‧‧下氧化物層
902m‧‧‧中間氮化物層
902u‧‧‧上氧化物層
1000‧‧‧剖面圖
1100‧‧‧剖面圖
1200‧‧‧剖面圖
1202‧‧‧光阻層
1204‧‧‧共同源極/汲極間隙
1300‧‧‧剖面圖
1400‧‧‧剖面圖
1402‧‧‧光阻層
1500‧‧‧剖面圖
1502‧‧‧記憶體介電層
1504‧‧‧記憶體閘極層
1506‧‧‧記憶體抗反射塗層(ARC)
1600‧‧‧剖面圖
1700‧‧‧剖面圖
1702‧‧‧記憶體硬遮罩層
1800‧‧‧剖面圖
1900‧‧‧剖面圖
1902‧‧‧第一硬遮罩抗反射塗層(ARC)
2000‧‧‧剖面圖
2100‧‧‧剖面圖
2104‧‧‧第一虛設罩蓋層
2106‧‧‧虛設抗反射塗層(ARC)
2200‧‧‧剖面圖
2300‧‧‧剖面圖
2302‧‧‧光阻層
2400‧‧‧剖面圖
2402‧‧‧邊界側壁間隔層
2500‧‧‧剖面圖
2600‧‧‧剖面圖
2602‧‧‧邏輯介電層
2604‧‧‧邏輯閘極層
2606‧‧‧邏輯硬遮罩層
2700‧‧‧剖面圖
2702‧‧‧虛設邏輯閘極硬遮罩
2704‧‧‧犧牲邏輯閘極電極
2706‧‧‧邏輯閘極硬遮罩
2708‧‧‧光阻層
2800‧‧‧剖面圖
2802‧‧‧光阻層
2900‧‧‧剖面圖
3000‧‧‧剖面圖
3100‧‧‧剖面圖
3102‧‧‧第二硬遮罩抗反射塗層(ARC)
3200‧‧‧剖面圖
3300‧‧‧剖面圖
3400‧‧‧剖面圖
3500‧‧‧剖面圖
3502‧‧‧第二虛設罩蓋層
3504‧‧‧邏輯開口
3600‧‧‧剖面圖
3700‧‧‧剖面圖
3800‧‧‧流程圖
3802‧‧‧動作
3804‧‧‧動作
3806‧‧‧動作
3808‧‧‧動作
3810‧‧‧動作
3812‧‧‧動作
3814‧‧‧動作
3816‧‧‧動作
3818‧‧‧動作
3820‧‧‧動作
3822‧‧‧動作
3824‧‧‧動作
3836‧‧‧動作
H‧‧‧邊界側壁間隔件之高度
P‧‧‧中點
W‧‧‧邊界側壁間隔件之寬度
θ‧‧‧傾斜角
在結合附圖閱讀時，自以下[實施方式]最佳理解本揭露之態樣。應注意，根據產業標準實踐，各個構件未按比例繪製。事實上，為清楚論述，可任意地增大或減小各個構件之尺寸。 圖1A及圖1B繪示包括具有一邊界側壁間隔件之一內嵌式記憶體邊界結構的一積體電路(IC)之一些實施例之各種剖面圖。 圖2A及圖2B繪示圖1之IC之各種其他實施例之剖面圖。 圖3繪示圖1之IC之一些更詳細實施例之一剖面圖。 圖4至圖37繪示用於形成包括具有一邊界側壁間隔件之一內嵌式記憶體邊界結構的一IC之一方法之一些實施例之一系列剖面圖。 圖38繪示圖4至圖37之方法之一些實施例之一流程圖。

Claims (20)

  1. 一種用於形成一積體電路(IC)之方法，該方法包括： 在一半導體基板中形成一隔離結構，其中該隔離結構將該半導體基板之一記憶體區與該半導體基板之一邏輯區分離； 形成一多層膜以覆蓋該隔離結構、該記憶體區及該邏輯區； 在該記憶體區上形成一記憶體單元結構，其中該記憶體單元結構係由該多層膜形成； 形成一虛設罩蓋層以覆蓋該記憶體單元結構及該多層膜之一剩餘部分； 執行至該多層膜及該虛設罩蓋層中之一第一蝕刻，以自該邏輯區移除該多層膜及該虛設罩蓋層，使得該多層膜及該虛設罩蓋層界定該隔離結構上之一虛設側壁； 形成一側壁間隔層以覆蓋該虛設罩蓋層、該隔離結構及該邏輯區，且進一步加襯裡於該虛設側壁； 執行至該側壁間隔層中之一第二蝕刻以移除該側壁間隔層之水平段，且在虛設側壁上形成一側壁間隔件；及 在形成該側壁間隔件之後，在該邏輯區上形成一邏輯裝置結構。
  2. 如請求項1之方法，其中該虛設罩蓋層與該側壁間隔件共同界定上覆於該隔離結構且面向該邏輯區之一邊界側壁，其中該邊界側壁係傾斜的，且其中由該虛設罩蓋層界定之該邊界側壁之一部分與由該側壁間隔件界定之該邊界側壁之一部分連續。
  3. 如請求項1之方法，其中該側壁間隔件至少部分界定上覆於該隔離結構且面向該邏輯區之一邊界側壁，其中該邊界側壁係均質的，且其中該虛設側壁係異質的。
  4. 如請求項1之方法，其中該多層膜包括氧化物-氮化物-氧化物(ONO)膜、上覆於該ONO膜之一多晶矽層及上覆於該多晶矽層之氮化物層，使得該虛設側壁部分由該ONO膜、該多晶矽層及該氮化物層界定。
  5. 如請求項1之方法，其中在完成該第二蝕刻之後，該側壁間隔件具有一三角形輪廓。
  6. 如請求項1之方法，其中該虛設側壁係垂直的或實質上垂直的，且其中該虛設側壁與該側壁間隔件直接接觸。
  7. 如請求項1之方法，其進一步包括： 形成一襯墊層以覆蓋該半導體基板； 以該隔離結構之一佈局圖案化該襯墊層； 在該襯墊層處於適當位置中之情況下，執行至該半導體基板中之一第三蝕刻以在該半導體基板中形成一隔離溝槽； 用一介電材料填充該隔離溝槽以形成該隔離結構；及 在該側壁間隔件處於適當位置中之情況下，執行至該襯墊層中之一第四蝕刻以自該邏輯區移除該襯墊層。
  8. 如請求項7之方法，其中該側壁間隔件至少部分界定上覆於該隔離結構且面向該邏輯區之一邊界側壁，其中該虛設側壁與該襯墊層共用一材料，且其中該邊界側壁無該材料。
  9. 如請求項1之方法，其中該形成該邏輯裝置結構包括： 在該虛設罩蓋層、該側壁間隔件及該邏輯區上方形成一保形高κ介電層； 在該保形高κ介電層上方形成一多晶矽層；及 執行至該保形高κ介電層及該多晶矽層中之一第三蝕刻以在該邏輯區上形成一多晶矽閘極電極及一高κ閘極介電層。
  10. 如請求項9之方法，其進一步包括： 用一金屬閘極電極取代該多晶矽閘極電極。
  11. 一種積體電路(IC)，其包括： 一半導體基板，其包含由一隔離結構分離之一周邊區及一記憶體單元區，其中該隔離結構延伸至該半導體基板之一頂表面中且包括介電材料； 一記憶體單元，其在該記憶體區上； 一虛設控制閘極結構，其在該隔離結構上，其中該虛設控制閘極結構界定面向該周邊區且包括多種不同材料之一虛設側壁； 一側壁間隔件，其在該隔離結構上且沿著該虛設控制閘極結構之該虛設側壁，其中該側壁間隔件具有面向該周邊區且平滑之一邊界側壁；及 一邏輯裝置，其在該周邊區上。
  12. 如請求項11之IC，其中該邊界側壁自該側壁間隔件之一最頂部表面至該側壁間隔件之一最底部表面係連續的且平滑的。
  13. 如請求項11之IC，其中該邊界側壁向下傾斜朝向該周邊區。
  14. 如請求項11之IC，其中該邊界側壁相對於該側壁間隔件之一最底部表面成小於約80度之一角度。
  15. 如請求項11之IC，其中該虛設側壁係異質的，且其中該邊界側壁係均質的。
  16. 如請求項11之IC，其中該虛設控制結構包括氧化物-氮化物-氧化物(ONO)膜及上覆於該ONO膜之一虛設閘極電極，且其中該虛設側壁係平滑的且至少部分由該ONO膜及該虛設閘極電極界定。
  17. 如請求項11之IC，其中該虛設側壁係垂直的或實質上垂直的，其中該側壁間隔件直接接觸該虛設側壁，且其中該虛設側壁及該邊界側壁處在該側壁間隔件之相對側上。
  18. 如請求項11之IC，其中該記憶體單元包括： 第一個別源極/汲極區及第二個別源極/汲極區，其等在該半導體基板中； 一共同源極/汲極區，其在該半導體基板中而在該第一個別源極/汲極區與該第二個別源極/汲極區之間橫向間隔，其中該共同源極/汲極區藉由一第一通道區與該第一個別源極/汲極區分離，且其中該共同源極/汲極區藉由一第二通道區與該第二個別源極/汲極區分離； 一抹除閘極電極，其在該共同源極/汲極區上； 一對浮動閘極電極，其等分別在該第一通道區及該第二通道區上； 一對控制閘極電極，其等分別上覆於該等浮動閘極電極；及 一對選擇閘極電極，其等分別在該第一通道區及該第二通道區上，且分別藉由該等浮動閘極電極而與該共同源極/汲極橫向間隔。
  19. 如請求項11之IC，其中該邏輯裝置包括： 一高κ閘極介電層；及 一金屬閘極電極，其上覆於該高κ介電層。
  20. 一種用於形成一積體電路(IC)之方法，該方法包括： 在一半導體基板中形成一隔離結構，其中該隔離結構將該半導體基板之一記憶體區與該半導體基板之一邏輯區分離，且其中該隔離結構包括一介電材料； 形成氧化物-氮化物-氧化物(ONO)膜以覆蓋該半導體基板； 形成一摻雜多晶矽層以覆蓋該ONO膜； 形成氮化矽層以覆蓋該摻雜多晶矽層； 形成一虛設多晶矽層以覆蓋該氮化矽層； 在該虛設多晶矽層上方形成一遮罩，使得該遮罩之一邊緣在該隔離結構正上方； 在該遮罩處於適當位置中之情況下執行一蝕刻，以移除該邏輯區上之該虛設多晶矽層、該氮化矽層、該摻雜多晶矽層及該ONO膜之部分，其中在執行該蝕刻之後，該虛設多晶矽層、該氮化矽層、該摻雜多晶矽層及該ONO膜各具有上覆於該隔離結構且與該遮罩之該邊緣對準之一側壁； 剝除該遮罩； 保形地沈積一側壁間隔層以覆蓋該虛設多晶矽、該隔離結構及該邏輯區，且進一步加襯裡於該虛設多晶矽層、該氮化矽層、該摻雜多晶矽層及該ONO膜之各者之該側壁；及 執行至該側壁間隔層中之一回蝕以移除該側壁間隔層之水平段，而不移除該側壁間隔層之垂直段，其中該側壁間隔層之一垂直段界定鄰接並密封該虛設多晶矽層、該氮化矽層、該摻雜多晶矽層及該ONO膜之各者之該側壁之一側壁間隔件。
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