CN117995875A - 半导体结构及其制备方法 - Google Patents
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Abstract
本发明提供了一种半导体结构及其制备方法。该半导体结构可以包括：衬底；形成于衬底上的外延结构，包括依次堆叠的至少一组异质结结构；每一组异质结结构包括沟道层和势垒层，且势垒层设于沟道层面向衬底的一侧；每一组异质结结构的势垒层对应于栅极区域的部分被去除形成悬空区；栅极，位于栅极区域上，并填充悬空区，且环绕沟道层。源极和漏极分别设于栅极的两侧。栅极通过异质结结构中势垒层设置的悬空区对异质结结构进行全方位环绕，极大程度上提高了栅极对异质结结构中载流子的控制能力，因而可以大幅提高半导体结构的击穿电压且降低漏电问题，并可提高半导体结构的效率和线性度。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
氮化镓(GaN)是第三代宽禁带半导体的代表，正受到人们的广泛关注，其优越的性能主要表现在：具有高电子迁移率、高的二维电子气(2DEG)浓度。另外，氮化镓(GaN)材料化学性质稳定、耐高温、抗腐蚀，在高频、大功率、抗辐射应用领域具有先天优势。
平面型器件中，电流是在异质结结构形成的量子阱内沿平面流动的。器件在反向偏置条件下，电场的分布通常是不均匀的，一般而言会在栅极边缘或漏极边缘处产生严重的电场集中，且该处的电场会随着反向电压的增加快速增加，当达到临界击穿场强时，器件被击穿。
高的击穿电压意味着器件工作的电压范围更大，能够获得更高的功率密度，并且器件的可靠性更高。因此如何提高器件的击穿电压是电子器件研究人员重点关注的问题。
发明内容
本发明的目的在于提供一种半导体结构及其制备方法，以提高击穿电压。
根据本发明的第一方面，提供一种半导体结构，包括：
衬底结构；
形成于所述衬底结构上的外延结构，所述外延结构包括背离所述衬底结构的方向上依次堆叠的至少一组异质结结构；
每一组所述异质结结构包括沟道层和势垒层；
所述外延结构包括栅极区域；
每一组所述异质结结构的所述势垒层对应于所述栅极区域的部分被去除形成悬空区；
栅极，位于所述栅极区域上，并填充所述悬空区，且环绕所述沟道层；
源极和漏极，所述源极和所述漏极分别设于所述栅极的两侧。
进一步地，所述悬空区在平行于所述衬底结构的方向上贯穿所述势垒层；或者所述悬空区在平行于所述衬底结构的方向上部分贯穿所述势垒层。
进一步地，所述悬空区靠近所述沟道层的一侧位于所述势垒层、所述势垒层和所述沟道层的界面处或者所述沟道层。
进一步地，所述沟道层和所述势垒层的材料为Ⅲ族氮化物材料，且所述沟道层和所述势垒层远离所述衬底结构一侧的表面为N面极性。
进一步地，形成于所述衬底结构上的所述外延结构的数量为多个，相互平行且间隔分布。
进一步地，多个所述外延结构对应的多个栅极电连接在一起或相互分离；和/或
多个所述外延结构对应的多个源极电连接在一起或相互分离；和/或
多个所述外延结构对应的多个漏极电连接在一起或相互分离。
进一步地，所述衬底结构为绝缘体上硅、硅、蓝宝石或碳化硅中任意一种。
进一步地，所述衬底结构包括基底以及形成于所述基底上的介质层，所述外延结构键合于所述介质层上。
进一步地，所述沟道层和/或所述势垒层包含N型掺杂层或P型掺杂层。
进一步地，所述源极和所述漏极设于所述外延结构的顶部；
或所述源极和所述漏极呈拱形结构，包覆所述外延结构的顶部和侧面。
进一步地，还包括N型重掺杂层，所述N型重掺杂层位于所述外延结构的两侧，所述N型重掺杂层包覆所述外延结构的顶部和侧面，其中，所述源极和/或所述漏极通过所述N型重掺杂层与所述外延结构电连接。
进一步地，所述被包覆的沟道层和所述栅极之间具有栅极绝缘层。
进一步地，还包括保护层，所述保护层覆盖所述外延结构。
进一步地，所述异质结结构为纳米线或纳米片结构。
根据本发明的第一方面，提供一种半导体结构的制备方法，包括：
提供衬底结构；
在所述衬底结构上形成外延结构，所述外延结构包括背离所述衬底结构的方向上依次堆叠的至少一组异质结结构，每一组所述异质结结构包括沟道层和势垒层；
所述外延结构包括栅极区域，在所述势垒层对应于所述栅极区域的部分形成悬空区；
所述栅极区域上形成栅极，所述栅极填充所述悬空区，且环绕所述沟道层；
在所述栅极的两侧形成源极和漏极。
进一步地，所述在所述衬底结构上形成外延结构包括：
在一生长基底上形成外延结构；
将所述外延结构键合于所述衬底结构，并去除所述生长基底。
进一步地，还包括图案化步骤：在对所述外延结构图案化，形成多个间隔分布的外延结构；其中图案化步骤可以发生在所述将所述外延结构键合于所述衬底结构之前或者之后。
进一步地，所述在所述势垒层对应于所述栅极区域的部分形成悬空区包括：
形成覆盖所述外延结构的保护层；
去除位于栅极区域的所述势垒层侧壁上的所述保护层；
以所述保护层为掩模对所述栅极区域进行刻蚀，以形成悬空区。
进一步地，所述源极和所述漏极设于所述外延结构的顶部；
或所述源极和所述漏极呈拱形结构，包覆所述外延结构的顶部和侧面。
进一步地，所述悬空区在平行于所述衬底结构的方向上贯穿所述势垒层；或者所述悬空区在平行于所述衬底结构的方向上部分贯穿所述势垒层。
有益效果1：本发明的半导体结构及其制备方法，栅极通过异质结结构中势垒层设置的悬空区对异质结结构的栅极区域进行全方位环绕，因为势垒层被贯穿形成悬空区，因此半导体结构在零栅偏压下，可以被有效关断，形成增强型器件；另一方面，因为悬空区的存在，可以制备全方位环绕的栅极，极大程度上提高了栅极对异质结结构中载流子的控制能力，因而可以大幅提高半导体结构的击穿电压且降低漏电问题，并可提高半导体结构的效率和线性度。
有益效果2：本发明的外延结构为多个，相互平行且间隔分布，多个包含异质结结构的外延结构连接在源漏之间，提升击穿电压，改善动态特性。多个外延结构增加了栅控面积，提升栅极控制能力，提升载流子密度的同时还能保持半导体迁移率的稳定，降低面电阻，大大改善了器件的频率特性。
有益效果3：本发明中水平贯穿势垒层的悬空区的靠近沟道层的一侧可以停止于界面处，或者进一步过刻蚀停止在沟道层中，半导体结构源极和漏极之间的电子通道中断，因此开关器件在零栅偏压下，可以被有效关断。
有益效果4：本发明的半导体结构中，对于势垒层可以包括N型掺杂层或P型掺杂层，降低半导体结构的导通电阻，改善表面特性；沟道层可以包含N型掺杂层或P型掺杂层，用于调节半导体结构的能带结构，避免载流子积累，调节栅极下方沟道层内的电子浓度。
有益效果5：本发明的半导体结构制备方法采用先在生长基板上形成外延结构，后经转移，键合在基底上，基板上具有辅助电路系统，此做法降低工艺流程，减低器件体积，节省成本。
附图说明
图1是本发明实施例一中形成悬空区后的示意图。
图2是本发明实施例一中形成栅极后的示意图。
图3(a)是图2所示结构的截面示意图。
图3(b)是图2所示结构的另一截面示意图。
图4是本发明实施例一中设有保护层的示意图。
图5是本发明实施例一中设有栅极绝缘层的截面示意图。
图6和图7是本发明实施例二的半导体结构的示意图。
图8-图10是本发明实施例三和实施例四的半导体结构的示意图。
附图标记说明：1、衬底；2、异质结结构；201、沟道层；202、势垒层；3、悬空区；4、栅极；5、源极；6、漏极；7、N型重掺杂层；8、栅极绝缘层；9、保护层；100、外延结构。
具体实施方式
这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置的例子。
实施例一
本发明实施例一提供一种半导体结构及半导体结构的制备方法。图1是本发明实施例一种形成悬空区3后的示意图。图2是本发明实施例一中形成栅极4后的示意图。图3(a)和图3(b)是图2所示结构的截面示意图。图5是设于栅极绝缘层的截面示意图。该半导体结构的制备方法可以包括步骤100-步骤130，其中：
步骤100、提供衬底结构1。
步骤110、在衬底结构1上形成外延结构100，外延结构100包括背离衬底结构1的方向上依次堆叠的至少一组异质结结构2，每一组异质结结构2包括沟道层201和势垒层202，且势垒层202设于沟道层201面向衬底结构1的一侧。可选的，每一组异质结结构2中，沟道层201设于势垒层202面向衬底结构1的一侧。
步骤120、外延结构100包括栅极区域，在势垒层202对应于栅极区域的部分形成悬空区3。
步骤130、栅极区域上形成栅极4，栅极4填充悬空区3，且环绕沟道层201。
步骤140、在栅极4的两侧形成源极5和漏极6。
本发明实施例制备的半导体结构，栅极4通过异质结结构2中势垒层202设置的悬空区3对异质结结构2进行全方位环绕，极大程度上提高了栅极4对异质结结构2中载流子的控制能力，因而可以大幅提高半导体结构的击穿电压且降低漏电问题，并可提高半导体结构的效率和线性度。
此外，可选地，异质结结构2形成为纳米线或纳米片结构，异质结结构2被限域，异质结结构2内的二维电子气或二维空穴气载流子在迁移过程中呈现近似一维的输运方式，可提高载流子迁移率。
下面对本发明实施方式的半导体结构的制备方法的各步骤进行详细说明：
在步骤100中，提供衬底结构1。
该衬底结构1可以为硅衬底或碳化硅衬底，当然，该衬底结构1还可以为蓝宝石衬底，但本发明实施例不限于此，该衬底结构1还可以为绝缘体上硅等。该绝缘体上硅可以包括层叠设置的背衬底、埋氧层以及硅顶层。该背衬底可以为(100)型单晶硅，该硅顶层可以为(111)型单晶硅。该埋氧层位于背衬底与硅顶层之间，其材料可以为绝缘材料，例如SiO2。可选地，衬底结构1还可以为包括基底以及形成于基底上的介质层的复合结构，外延结构100键合于介质层上，其中，基底可以是硅、碳化硅或蓝宝石等常规基底，介质层可以是SiO2或Al2O3等氧化物材料。
在步骤110中，在衬底结构1上形成外延结构100，外延结构100包括背离衬底结构1的方向上依次堆叠的至少一组异质结结构2，每一组异质结结构2包括沟道层201和势垒层202，且势垒层202设于沟道层201面向衬底结构1的一侧。
外延结构100可以包括多个异质结结构2，且多个异质结结构2层叠设置于衬底结构1上，相当于提供了多个载流子迁移通道，因而可进一步提高载流子迁移率。异质结结构2包括沟道层201和势垒层202。势垒层202设于沟道层201面向衬底结构1的一侧。沟道层201和势垒层202的材料为Ⅲ-Ⅴ族化合物材料，进一步地，沟道层201和势垒层202的材料为Ⅲ族氮化物材料。可选地，沟道层201和势垒层202远离衬底结构1一侧的表面为N面极性。举例而言，沟道层201和势垒层202的材料为GaN、AlGaN、InGaN、AlInGaN中的至少一种。该势垒层202的禁带宽度可以大于沟道层201的禁带宽度。可选地，对所述异质结结构2进行离子掺杂，所述离子掺杂的类型为N型或P型；其中，沟道层201和/或势垒层202为N型掺杂层或P型掺杂层，当沟道层201和/或势垒层202为N型掺杂层时，掺杂离子可以为Si，当沟道层201和/或势垒层202为P型掺杂层时，掺杂离子可以为Mg，但本发明对此不做特殊限定。此外，外延结构100在衬底结构1上的正投影可以呈条形。势垒层202可以包括N型掺杂层或P型掺杂层，降低半导体结构的导通电阻，改善表面特性；沟道层201可以包含N型掺杂层或P型掺杂层，用于调节半导体结构的能带结构，避免载流子积累，调节栅极下方沟道层201内的电子浓度。
举例而言，在衬底结构1上形成外延结构100可以包括：在一生长基底上形成外延结构100；将外延结构100键合于衬底结构1，并去除生长基底。本发明的半导体结构制备方法采用先在生长基底上形成外延结构，后经转移，键合在衬底结构1，衬底结构1上具有辅助电路系统，此做法降低工艺流程，减低器件体积，节省成本。
在步骤120中，外延结构100包括栅极区域，在势垒层202对应于栅极区域的部分形成悬空区3。
以外延结构100包括多个异质结结构2为例，各异质结结构2的势垒层202对应于栅极区域的部分均形成悬空区3。如图3(a)所示，该悬空区3在平行于衬底结构1的方向上可以贯穿势垒层202，即悬空区3可以为通孔，例如可以为矩形孔或正方形孔，当然，也可以为圆形孔、椭圆形孔、梯形孔等。在其它实施例中，如图3(b)所示，该悬空区3在平行于衬底结构1的方向上部分贯穿势垒层202。该悬空区3的中轴线可以与外延结构100的宽度方向平行。在与衬底结构1垂直的方向上，该悬空区3的长度可以等于势垒层202的高度，当然，该悬空区3的长度也可以小于势垒层202的高度。此外，该悬空区3靠近沟道层201的一侧位于势垒层202、势垒层202和沟道层201的界面处或者沟道层201。本发明中水平贯穿势垒层202的悬空区3的靠近沟道层201的一侧可以停止于界面处，或者进一步过刻蚀停止在沟道层201中，半导体结构源极和漏极之间的电子通道中断，因此开关器件在零栅偏压下，可以被有效关断。
举例而言，在势垒层202对应于栅极区域的部分形成悬空区3包括：形成覆盖外延结构100的保护层9(见图4)；去除位于栅极区域的势垒层202侧壁上的保护层9；以保护层9为掩模对栅极区域进行刻蚀，以形成悬空区3；栅极区域上形成栅极4，栅极4填充悬空区3，且环绕沟道层201，即沟道层201被包覆。该保护层9的材料可以为二氧化硅等。
以外延结构100包括多个异质结结构2且各异质结结构2的势垒层202均形成有悬空区3为例，栅极4填充各个悬空区3。该栅极4可以采用物理气相沉积法或化学气相沉积法形成。被包覆的沟道层201和栅极4之间具有栅极绝缘层8(见图5)，可降低栅极漏电流。该栅极绝缘层8可以由上述的保护层9形成。
本发明实施例一的半导体结构可以包括：
衬底结构1；
形成于衬底结构1上的外延结构100，外延结构100包括背离衬底结构1的方向上依次堆叠的至少一组异质结结构2；
每一组异质结结构2包括沟道层201和势垒层202，且势垒层202设于沟道层201面向衬底结构1的一侧；
外延结构100包括栅极区域；每一组异质结结构2的势垒层202对应于栅极区域的部分设有悬空区3；
栅极4，位于栅极区域上，并填充悬空区3，且环绕沟道层201。
本实施例一提供的半导体结构的制备方法与半导体结构属于同一发明构思，相关细节及有益效果的描述可互相参见，不再进行赘述。
实施例二
图6和图7是本发明实施例二的半导体结构的示意图。本发明实施例二的半导体结构及半导体结构的制备方法与本发明实施例一的半导体结构及半导体结构的制备方法大致相同，区别在于，该半导体结构还包括源极5和漏极6。源极5和漏极6分别设于栅极4的两侧。其中，在外延结构100的延伸方向上，源极5和漏极6分别设于栅极4的两侧。该外延结构100的延伸方向可以为外延结构100在衬底结构1上的正投影的延伸方向。源极5和漏极6设于外延结构100的顶部。在本发明其它实施例中，源极5和漏极6呈拱形结构，且包覆外延结构100的顶部和侧面。可选地，源极5和/或漏极6与外延结构100侧壁形成为欧姆接触。
在其他实施例中，如图7所示，半导体结构还包括N型重掺杂层7。该N型重掺杂层7位于外延结构100的两侧，N型重掺杂层7包覆外延结构100的顶部和侧面。源极5和/或漏极6通过N型重掺杂层7与外延结构100电连接。N型重掺杂层7能使源极5和/或漏极6与外延结构100之间不通过高温退火即可直接形成欧姆接触层，以及避免退火过程中的高温造成异质结结构2的性能下降，电子迁移速率降低。
N型重掺杂层7可以通过二次外延形成于外延结构100上，在栅极4两侧形成源极5和漏极6之前，在外延结构100两端二次外延N型重掺杂层7，源极5和漏极6制备于N型重掺杂层7上，源极5和漏极6通过N型重掺杂层7与外延结构100电连接。在N型重掺杂层7中，N型掺杂离子可以为Si离子、Ge离子、Sn离子、Se离子和Te离子中的至少一种。对于不同的N型掺杂离子，掺杂浓度可以大于1E18/cm3。N型重掺杂层7可以为Ⅲ族氮化物基材料，例如为GaN，AlN，InN，AlGaN，InGaN，AlInN与AlInGaN中的至少一种。
实施例三
图8-图10是本发明实施例三的半导体结构的示意图。本发明实施例三的半导体结构及半导体结构的制备方法与本发明实施例一或二的半导体结构及半导体结构的制备方法大致相同，区别在于，外延结构100的数量为多个，相互平行且间隔分布，相当于提供了多个载流子迁移通道，可进一步提高载流子迁移率。其中，多个外延结构100可以沿着与外延结构100的延伸方向垂直的方向间隔分布。如图9所示，多个外延结构100对应的多个栅极4电连接在一起。如图10所示，多个外延结构100对应的多个源极5电连接在一起，多个外延结构100对应的多个漏极6电连接在一起。在本其它实施例中，多个外延结构100对应的多个栅极4相互分离，多个外延结构100对应的多个源极5相互分离，多个外延结构100对应的多个漏极6相互分离，可满足不同性能使用需求。
本发明的外延结构100为多个，相互平行且间隔分布，多个包含异质结结构的外延结构100连接在源漏之间，提升击穿电压，改善动态特性。多个外延结构100增加了栅控面积，提升栅极控制能力，提升载流子密度的同时还能保持半导体迁移率的稳定，降低面电阻，大大改善了器件的频率特性。
在衬底结构1上形成多个外延结构100可以包括：对实施例一形成的外延结构100图案化，形成多个间隔分布的外延结构100。其中，图案化步骤可以发生在将外延结构100键合于衬底结构1之前或者之后。本发明可以通过光刻工艺对外延结构100进行图案化。
以上仅是本发明的较佳实施方式而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施方式揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (20)
1.一种半导体结构，其特征在于，包括：
衬底结构(1)；
形成于所述衬底结构(1)上的外延结构(100)，所述外延结构(100)包括背离所述衬底结构(1)的方向上依次堆叠的至少一组异质结结构(2)；
每一组所述异质结结构(2)包括沟道层(201)和势垒层(202)；
所述外延结构(100)包括栅极区域；
每一组所述异质结结构(2)的所述势垒层(202)对应于所述栅极区域的部分被去除形成悬空区(3)；
栅极(4)，位于所述栅极区域上，并填充所述悬空区(3)，且环绕所述沟道层(201)；
源极(5)和漏极(6)，所述源极(5)和所述漏极(6)分别设于所述栅极(4)的两侧。
2.根据权利要求1所述的半导体结构，其特征在于，所述悬空区(3)在平行于所述衬底结构(1)的方向上贯穿所述势垒层(202)；或者所述悬空区(3)在平行于所述衬底结构(1)的方向上部分贯穿所述势垒层(202)。
3.根据权利要求1所述的半导体结构，其特征在于，所述悬空区(3)靠近所述沟道层(201)的一侧位于所述势垒层(202)、所述势垒层(202)和所述沟道层(201)的界面处或者所述沟道层(201)。
4.根据权利要求1所述的半导体结构，其特征在于，所述沟道层(201)和所述势垒层(202)的材料为Ⅲ族氮化物材料，且所述沟道层(201)和所述势垒层(202)远离所述衬底结构(1)一侧的表面为N面极性。
5.根据权利要求1所述的半导体结构，其特征在于，形成于所述衬底结构(1)上的所述外延结构(100)的数量为多个，相互平行且间隔分布。
6.根据权利要求5所述的半导体结构，其特征在于，多个所述外延结构(100)对应的多个栅极(4)电连接在一起或相互分离；和/或
多个所述外延结构(100)对应的多个源极(5)电连接在一起或相互分离；和/或
多个所述外延结构(100)对应的多个漏极(6)电连接在一起或相互分离。
7.根据权利要求1所述的半导体结构，其特征在于，所述衬底结构(1)为绝缘体上硅、硅、蓝宝石或碳化硅中任意一种。
8.根据权利要求1所述的半导体结构，其特征在于，所述衬底结构(1)包括基底以及形成于所述基底上的介质层，所述外延结构(100)键合于所述介质层上。
9.根据权利要求1所述的半导体结构，其特征在于，所述沟道层(201)和/或所述势垒层(202)包含N型掺杂层或P型掺杂层。
10.根据权利要求1所述的半导体结构，其特征在于，所述源极(5)和所述漏极(6)设于所述外延结构(100)的顶部；
或所述源极(5)和所述漏极(6)呈拱形结构，包覆所述外延结构(100)的顶部和侧面。
11.根据权利要求1所述的半导体结构，其特征在于，还包括N型重掺杂层(7)，所述N型重掺杂层(7)位于所述外延结构(100)的两侧，所述N型重掺杂层(7)包覆所述外延结构(100)的顶部和侧面，其中，所述源极(5)和/或所述漏极(6)通过所述N型重掺杂层(7)与所述外延结构(100)电连接。
12.根据权利要求1所述的半导体结构，其特征在于，所述被包覆的沟道层(201)和所述栅极(4)之间具有栅极绝缘层(8)。
13.根据权利要求1所述的半导体结构，其特征在于，还包括保护层(9)，所述保护层(9)覆盖所述外延结构(100)。
14.根据权利要求1所述的半导体结构，其特征在于，所述异质结结构(2)为纳米线或纳米片结构。
15.一种半导体结构的制备方法，其特征在于，包括：
提供衬底结构(1)；
在所述衬底结构(1)上形成外延结构(100)，所述外延结构(100)包括背离所述衬底结构(1)的方向上依次堆叠的至少一组异质结结构(2)，每一组所述异质结结构(2)包括沟道层(201)和势垒层(202)；
所述外延结构(100)包括栅极区域，在所述势垒层(202)对应于所述栅极区域的部分形成悬空区(3)；
所述栅极区域上形成栅极(4)，所述栅极(4)填充所述悬空区(3)，且环绕所述沟道层(201)；
在所述栅极(4)的两侧形成源极(5)和漏极(6)。
16.根据权利要求15所述的半导体结构的制备方法，其特征在于，所述在所述衬底结构(1)上形成外延结构(100)包括：
在一生长基底上形成外延结构(100)；
将所述外延结构(100)键合于所述衬底结构(1)，并去除所述生长基底。
17.根据权利要求16所述的半导体结构的制备方法，其特征在于，还包括图案化步骤：在对所述外延结构(100)图案化，形成多个间隔分布的外延结构(100)；其中图案化步骤发生在所述将所述外延结构(100)键合于所述衬底结构(1)之前或者之后。
18.根据权利要求15所述的半导体结构的制备方法，其特征在于，所述在所述势垒层(202)对应于所述栅极区域的部分形成悬空区(3)包括：
形成覆盖所述外延结构(100)的保护层(9)；
去除位于栅极区域的所述势垒层(202)侧壁上的所述保护层(9)；
以所述保护层(9)为掩模对所述栅极区域进行刻蚀，以形成悬空区(3)。
19.根据权利要求15所述的半导体结构的制备方法，其特征在于，所述源极(5)和所述漏极(6)设于所述外延结构(100)的顶部；
或所述源极(5)和所述漏极(6)呈拱形结构，包覆所述外延结构(100)的顶部和侧面。
20.根据权利要求15所述的半导体结构的制备方法，其特征在于，所述悬空区(3)在平行于所述衬底结构(1)的方向上贯穿所述势垒层(202)；或者所述悬空区(3)在平行于所述衬底结构(1)的方向上部分贯穿所述势垒层(202)。
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