CN113363330B - 一种肖特基半导体器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种肖特基半导体器件及其制作方法，所述器件包括：位于衬底上的第一导电类型外延层，位于第一导电类型外延层中的第二导电类型增强区，位于第一导电类型外延层之上的纳米结构层，位于纳米结构层之上的肖特基金属。所述制作方法的步骤包括：在衬底上形成第一导电类型外延层，在第一导电类型外延层上形成第二导电类型增强区，在第一导电类型外延层之上形成纳米结构层，在纳米结构层之上制备肖特基金属。本发明通过在肖特基金属和外延层之间设置一层具有量子点结构的纳米结构层来调节能带宽度，并改变态密度的电性，从而提高了肖特基势垒。同时肖特基势垒高阻碍了载流子的反向流动，降低了肖特基半导体器件的反向漏电。
Description
技术领域
本发明涉及功率半导体器件技术领域，尤其涉及一种肖特基半导体器件及其制作方法。
背景技术
由于肖特基整流器相对较低的通态压降和开关速度快等性能，使其成为功率应用电子器件中备受关注的单极器件。基于硅工艺可以得到极佳的器件，肖特基整流器被广泛应用于低工作电压电源电路。
硅肖特基整流器是一种具有高频整流作用的单极器件，在高功率应用中，肖特基整流器在导通过程中没有额外载流子的注入和存储，故很少有反向恢复电流，其关断过程很快，开关损耗很小。对于传统的硅器件来说，由于器件上的金属与硅的功函数差都不是很大，故硅的肖特基势垒较低，造成硅基肖特基整流器的反向漏电流较大，阻断电压较低，只能用于一两百伏的低电压场合。
然而如Ni、Au、Pt、Pd、Ti、Co等金属能与硅形成高肖特基势垒高度，具有高电压，但此类器件在反向阻断工作条件下，仍旧存在漏电流过大的缺点。
造成反向漏电的原因主要有以下三点：
1)金属与硅钝化膜界面处由于晶格失配在禁带内产生大量的界面态，会影响肖特基势垒的实际高度。
2)外加反向电压引起的镜像力降低造成的肖特基势垒高度降低现象。
3)SiO2钝化层内存在的固定电荷。反向漏电会导致更多的功率损耗，会降低功率器件的使用寿命。
图1示出了现有的传统肖特基半导体器件的剖面图；
具体：第一导电类型硅衬底101、第一导电类型外延层102、第二导电类型增强区103、肖特基金属105，其中衬底之下的阴极金属未示出。
发明内容
本发明提供了一种肖特基半导体器件及其制造方法，在器件中增加纳米结构层，有利于提高金属/硅界面处的肖特基势垒高度，还能降低硅肖特基半导体器件的反向漏电流。
本发明提供了一种肖特基半导体器件，包括：
位于衬底上的第一导电类型外延层；
位于所述第一导电类型外延层中的至少一个第二导电类型增强区，其中，所述第一导电类型外延层与所述第二导电类型增强区的多子导电类型互补；
位于所述第一导电类型外延层之上的纳米结构层；
位于所述纳米结构层之上且与其形成肖特基接触的肖特基金属。
在本发明的实施例中，
所述纳米结构层中设置至少一个沟槽，每个所述沟槽在所述衬底上的正投影与对应的所述第二导电类型增强区在所述衬底上的正投影至少有部分重叠，且所述第二导电类型增强区的上表面至少有部分显露；
所述沟槽且填充有欧姆金属，所述欧姆金属还与所述第二导电类型增强区形成欧姆接触；
所述肖特基金属位于所述纳米结构层及所述欧姆金属之上。
在本发明的实施例中，
所述纳米结构层材料的禁带宽度大于所述第一导电类型外延层材料的禁带宽度，所述纳米结构层为量子点结构层。
在本发明的实施例中，
所述量子点结构层包括柱形、球形或抛物线形量子点结构。
在本发明的实施例中，
所述衬底的材料包括硅、硅锗或碳化硅；
所述第一导电类型外延层的材料包括硅或碳化硅；
所述纳米结构层的材料为氮化镓；
所述欧姆金属的材料包括钛或铝；
所述肖特基金属的材料为铝。
在本发明的实施例中，
所述欧姆金属的厚度等于所述纳米结构层的厚度，所述纳米结构层的厚度范围为20～40nm；
所述第一导电类型衬底的浓度为1×1019cm-3～5×1019cm-3；
所述第一导电类型外延层的浓度为5×1015cm-3～1×1016cm-3；
所述第二导电类型增强区的浓度为5×1019cm-3～1×1020cm-3。
本发明还提供了一种肖特基半导体器件的制作方法，包括以下步骤：
在衬底上形成第一导电类型外延层；
在所述第一导电类型外延层上形成至少一个第二导电类型增强区，其中，所述第一导电类型外延层与所述第二导电类型增强区的导电类型互补；
在所述第一导电类型外延层之上形成纳米结构层；
在所述纳米结构层之上制备与其形成肖特基接触的肖特基金属。
在本发明的实施例中，
在所述第一导电类型外延层上形成至少一个第二导电类型增强区之前，先在所述第一导电类型外延层上形成掩膜层，用刻蚀后保留相应位置的掩膜层为掩膜在所述第一导电类型外延层的上表面注入第二导电类型离子，并去除掩膜层；
在所述第一导电类型外延层之上形成纳米结构层之前，先在所述第一导电类型外延层之上形成薄膜结构，采用第一退火工艺使薄膜结构形成为纳米结构层。
在本发明的实施例中，
在所述第一导电类型外延层上形成掩膜层之前，在所述第一导电类型外延层之上形成缓冲层；
在所述缓冲层之上形成掩膜层；
用刻蚀后保留相应位置的掩膜层为掩膜在所述外延层的上表面注入第二导电类型离子形成第二导电类型增强区；
去除所述掩膜层和所述缓冲层。
在本发明的实施例中，
制备所述缓冲层形成的厚度范围为0.5μm～1μm；
所述掩膜层为多晶硅层，制备多晶硅层形成的厚度范围为2.0μm～4μm；
所述第二导电类型离子为铝离子。
在本发明的实施例中，
在所述沟槽中制备欧姆金属直至其与所述纳米结构层的厚度一致，所述欧姆金属与所述第二导电类型增强区形成欧姆接触；
在所述纳米结构层及所述欧姆金属之上形成肖特基金属，其中，所述肖特基金属与所述纳米结构层形成肖特基接触。
在所述纳米结构层中制备至少一个沟槽，每个所述沟槽在所述衬底上的正投影与对应的所述第二导电类型增强区在所述衬底上的正投影至少有部分重叠，且所述第二导电类型增强区的上表面至少有部分显露；
在所述沟槽中制备欧姆金属，且让所述欧姆金属与所述第二导电类型增强区形成欧姆接触；
在所述纳米结构层及所述欧姆金属之上制备所述肖特基金属。
在本发明的实施例中，
所述形成薄膜结构采用金属有机化学气相沉积工艺，所述沉积工艺温度范围为500℃～700℃，
所述形成欧姆接触也采用第一退火工艺，所述第一退火工艺温度范围为1000℃～1200℃，退火气氛为N2；
所述形成肖特基接触采用第二退火工艺，所述第二退火工艺温度范围为400℃～600℃。
与现有技术相比，本发明的一个或多个实施例可以具有如下优点：
本发明通过在金属和碳化硅之间设置一层具有量子点结构的纳米结构层，通过改变量子点的形状和尺寸参数来调节能带宽度，并改变态密度的电性，从而实现肖特基势垒高度的调制，提高肖特基势垒。同时肖特基势垒高阻碍了载流子的反向流动，降低了肖特基半导体器件的反向漏电。
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1示出了现有的传统肖特基半导体器件的剖面图；
图2是本发明一示例的具有纳米结构层的肖特基半导体器件的剖面示意图；
图3是本发明一示例的设有沟槽的纳米结构层的肖特基半导体器件的剖面示意图；
图4是本发明一示例的具有纳米结构层的肖特基半导体器件制作方法流程示意图；
图5是本发明一示例的设有沟槽的纳米结构层的肖特基半导体器件制作方法流程示意图；
图6是本发明实施例3实行步骤100后的肖特基半导体器件结构剖面示意图；
图7是本发明实施例3实行步骤200后的肖特基半导体器件结构剖面示意图；
图8是本发明实施例3实行步骤210和步骤220后的肖特基半导体器件结构剖面示意图；
图9是本发明实施例3实行步骤230后的肖特基半导体器件结构剖面示意图；
图10是本发明实施例3实行步骤300后的肖特基半导体器件结构剖面示意图。
图11是本发明实施例4实行步骤310后的肖特基半导体器件结构剖面示意图；
图12是本发明实施例4实行步骤320后的肖特基半导体器件结构剖面示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下结合附图对本发明作进一步地详细说明，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
第一实施例
图2为本实施例的具有纳米结构层的肖特基半导体器件的剖面示意图；
如图2所示，本实施例具有纳米结构层的肖特基半导体器件包括：第一导电类型衬底101、第一导电类型外延层102、第二导电类型增强区103、纳米结构层104、肖特基金属105，其中衬底之下的阴极金属未示出。
其中，衬底材料包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也包括混合的半导体材料，例如碳化硅、合金半导体或其组合，在此不做限定。在本实施例中的所述第一导电类型衬底101为已经掺杂的衬底，本实施例中的第一导电类型衬底101优选采用硅衬底，可采用N型或P型硅衬底，在本实施例中以掺杂了的N型衬底为例进行说明。外延层材料包括硅或碳化硅，不做限定。
本实施例中N型为第一导电类型，P型为第二导电类型。
本实施例提供了一种肖特基半导体器件，包括：
位于N型衬底101上的N型外延层102；
N型外延层102表面向下设置的至少一个P型增强区103，其中，N型外延层102与P型增强区103的多子导电类型互补；
位于N型外延层102之上的纳米结构层104；
位于纳米结构层104之上且与其形成肖特基接触的肖特基金属105；
以及位于N型衬底101之下的阴极金属，图2未示出阴极金属。
具体地，在N型硅衬底101上设置N型外延层102，硅衬底的浓度范围为1×1019cm-3～5×1019cm-3，并在N型外延层102表面向下设置至少一个P型增强区103。其中，P型增强区103依次间隔设置，P型增强区103是重掺杂，浓度为5×1019cm-3～1×1020cm-3。N型外延层102与P型增强区103的多子导电类型互补，并在N型外延层102上设置纳米结构层104。由于金属/硅界面态导致肖特基势垒降低，故本实施例在传统的肖特基结构基础上，在外延层与肖特基金属之间设置了一层纳米结构层104，其中纳米结构层104材料的禁带宽度大于第一导电类型外延层102材料的禁带宽度，这样就可以实现肖特基势垒高度的调制，从而增大肖特基势垒高度；N型外延层102材料设置为SiC或Si，本实施例优选为SiC，采用扩散的掺杂方式设置N型外延层的浓度范围为5×1015cm-3～1×1016cm-3，且N型外延层的浓度和厚度可以根据反向击穿电压的具体需求进行调整。Si的禁带宽度是1.1eV～1.3eV,SiC的禁带宽度是3.25eV，GaN的禁带宽度是3.4eV，因此采用GaN来作为金属和SiC之间的中间层。因GaN和SiC之间存在晶格失配，且热膨胀系数也不相同的情况，这会导致GaN/SiC界面处产生大量的缺陷态，故不建议在SiC上直接生长GaN的薄膜结构。
具体地，采用在SiC外延层102上设置GaN的纳米结构层104，纳米结构层设置为量子点结构层或纳米线结构层，本实施例优选为量子点结构层。采用纳米结构可以减少SiC外延层102与GaN的纳米结构层104之间的接触面积，从而减小了二者之间的界面处的缺陷态。
量子点结构层通过改变量子点的形状、尺寸参数来调节能带宽度，调节GaN的纳米结构层104的禁带宽度以及GaN的纳米结构层104和SiC外延层102之间的缺陷态，还能改变态密度DOS(density of states)的电性。所以，在金属/SiC界面处加GaN QD(quantum dot)量子点可以实现Si肖特基半导体器件的肖特基势垒高度的调制。由于提高了肖特基势垒，阻碍了电子的反向流动，从而达到降低漏电的效果。
在本实施例中，量子点结构层设置为柱形、球形或抛物线形的量子点结构，量子点结构层的量子点尺寸范围为20nm～40nm，即GaN的纳米结构层104的厚度为20nm～40nm。
在纳米结构层104之上设置与其形成肖特基接触的肖特基金属105，肖特基金属材料为金属，本实施例优选为铝。同时还在硅衬底之下设置阴极金属，图2未示出。
综上所述，本发明实施例通过在肖特基金属和SiC外延层之间设置一层具有量子点结构的纳米结构层，通过改变量子点的形状和尺寸参数来调节能带宽度，并改变态密度的电性，从而实现肖特基势垒高度的调制，提高了肖特基势垒。同时肖特基势垒高阻碍了载流子的反向流动，降低了肖特基半导体器件的反向漏电。
第二实施例
图3是本发明一示例的设有沟槽的纳米结构层的肖特基半导体器件的剖面示意图；
如图3所示，本实施例为设有沟槽的纳米结构层的肖特基半导体器件，包括：第一导电类型衬底101、第一导电类型外延层102、第二导电类型增强区103、纳米结构层104、欧姆金属106、肖特基金属105，其中衬底之下的阴极金属未示出。
其中，衬底材料包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也包括混合的半导体材料，例如碳化硅、合金半导体或其组合，在此不做限定。在本实施例中的所述第一导电类型衬底101为已经掺杂的衬底，本实施例中的第一导电类型衬底101优选采用硅衬底，可采用N型或P型硅衬底，在本实施例中以掺杂了的N型衬底为例进行说明。外延层材料包括硅或碳化硅，不做限定。
本实施例中N型为第一导电类型，P型为第二导电类型。
本实施例在第一实施例基础上进行了改进，在纳米结构层中设置了沟槽，在沟槽中填充了与P型增强区103形成欧姆接触的欧姆金属106，其余结构及设置与第一实施例相同。
本实施例提供了一种肖特基半导体器件，包括：
在N型衬底101上设置的N型外延层102；
N型外延层102表面向下设置的至少一个P型增强区103，其中，N型外延层102与P型增强区103的多子导电类型互补；
在N型外延层102上设置纳米结构层104，其中，纳米结构层104中设置至少一个沟槽，每个沟槽在衬底上的正投影与对应的P型增强区103在衬底上的正投影至少有部分重叠，且P型增强区102的上表面至少有部分显露；
填充于沟槽且与P型增强区103形成欧姆接触的欧姆金属106；
在纳米结构层104及欧姆金属106上，设置与纳米结构层104形成肖特基接触的肖特基金属105。
具体地，在每个P型增强区103上方所对应的纳米结构层104中设置沟槽，其中，沟槽的位置使P型增强区103的上表面至少有一部分露出，从而让填充在沟槽中的欧姆金属106与P型增强区103接触，以便欧姆金属106与P型增强区103形成欧姆接触，降低了半导体装置的接触电阻，提升了肖特基器件的性能。
在本实施例中，欧姆金属106的厚度等于纳米结构层104的厚度，纳米结构层的厚度范围为20～40nm。
肖特基金属106材料优选为铝时，本实施例的欧姆金属105材料为钛或铝。
综上所述，本发明实施例通过在肖特基金属和SiC外延层之间设置一层具有量子点结构的纳米结构层，通过改变量子点的形状和尺寸参数来调节能带宽度，并改变态密度的电性，从而实现肖特基势垒高度的调制，提高了肖特基势垒。同时肖特基势垒高阻碍了载流子的反向流动，降低了肖特基半导体器件的反向漏电。此外，还通过在纳米结构层中设置沟槽，并填充欧姆金属，降低了半导体装置的接触电阻，提升了肖特基器件的性能。
第三实施例
图4是本发明一示例的具有纳米结构层的肖特基半导体器件制作方法流程示意图；
图6至图10是实行步骤100、步骤200、步骤210-220、步骤230和步骤300后的肖特基半导体器件结构剖面示意图；
本实施例制作方法制造的肖特基半导体器件结构图2所示，具有纳米结构层的肖特基半导体器件包括：第一导电类型衬底101、第一导电类型外延层102、第二导电类型增强区103、纳米结构层104、肖特基金属105，其中衬底之下的阴极金属未示出。
其中，衬底材料包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也包括混合的半导体材料，例如碳化硅、合金半导体或其组合，在此不做限定。在本实施例中的所述第一导电类型衬底101为已经掺杂的衬底，本实施例中的第一导电类型衬底101优选采用硅衬底，可采用N型或P型硅衬底，在本实施例中以掺杂了的N型衬底为例进行说明。外延层材料包括硅或碳化硅，不做限定。
本实施例中N型为第一导电类型，P型为第二导电类型。
如图4所示，本发明提供了一种肖特基半导体器件制作方法，包括以下步骤：
步骤100，在N型硅衬底101上形成N型外延层102,如图6所示。
具体地，在扩散为N型的硅衬底101上生长N型外延层102，硅衬底的浓度为1×1019cm-3，并用扩散的掺杂方式设置N型外延层的浓度为1×1016cm-3，N型外延层102材料设置为SiC或Si，本实施例优选为SiC。
步骤200，在N型外延层102上形成掩膜层，用刻蚀后保留相应位置的掩膜层为掩膜在所述N型外延层102的上表面注入P型离子形成至少一个P型增强区103，再去除掩膜层，如图7所示。
具体地，在N型外延层102上直接形成掩膜层，然后对掩模材料层进行图案化刻蚀处理，形成具有至少一个相应位置窗口的掩膜层，保留的相应位置窗口的数量可以根据实际需要形成的P型增强区的数量来确定。掩膜层材料设置为多晶或氮化硅，本实例优选为多晶硅，多晶硅掩膜层研磨后厚度范围为2.0μm～4μm，优选为2.0μm～2.5μm。
再以多晶硅掩膜层为掩膜对相应位置窗口下方的N型外延层102采用离子注入的方式进行掺杂，以形成至少一个P型增强区。如果形成的P型增强区为多个，则相互之间需要分隔设置，避免相互接触。P型增强区103是重掺杂，浓度为5×1019cm-3～1×1020cm-3，N型外延层102与P型增强区103的多子导电类型互补。
步骤200还能为以下步骤：
步骤210，在N型外延层102之上形成初始氧化层201。
具体地，在N型外延层102上形成一层缓冲层，缓冲层的厚度范围为0.1μm～1μm，优选为0.5μm～1.0μm。缓冲层的材料包括氧化物和氮化物，本实施例优选为氧化层，氧化层材料优选为二氧化硅。
步骤220，在初始氧化层之上形成掩膜层202，并进行图案化刻蚀处理，如图8所示。
具体地，在初始氧化层上形成掩膜层，然后对掩模材料层进行图案化刻蚀处理，形成具有至少一个相应位置窗口的掩膜层，保留的相应位置窗口的数量可以根据实际需要形成的P型增强区的数量来确定。掩膜层材料设置为多晶或氮化硅，本实例优选为多晶硅，多晶硅掩膜层研磨后厚度范围为2.0μm～4μm，优选为2.0μm～2.5μm。
步骤230，用刻蚀后保留相应位置的掩膜层为掩膜在所述外延层的上表面注入第二导电类型离子形成P型增强区103，如图9所示。
具体地，以多晶硅掩膜层为掩膜隔着初始氧化层对相应位置窗口下方的N型外延层102采用离子注入的方式进行掺杂，以形成至少一个P型增强区。如果形成的P型增强区为多个，则相互之间需要分隔设置，避免相互接触。P型增强区103是重掺杂，浓度为5×1019cm-3～1×1020cm-3，N型外延层102与P型增强区103的多子导电类型互补。其中初始氧化层可以在离子注入的掺杂工艺中起到保护N型外延层102的作用，能减少离子注入在P型增强区103中产生的晶格缺陷，掺杂的P型离子优选为铝离子。
步骤240，去除掩膜层和缓冲层，如图7所示。
具体地，完成P型增强区103的掺杂后，依次去除多晶硅掩膜层和缓冲层，形成具有P型增强区的外延层。
步骤300，在所述外延层之上形成薄膜结构，并采用第一退火工艺使薄膜结构形成为纳米结构层104，如图10所示。
具体地，由于金属/硅以及金属/碳化硅界面态导致肖特基势垒降低，故本实施例在传统的肖特基结构基础上，在外延层与肖特基金属之间设置了一层纳米结构层104，其中纳米结构层104材料的禁带宽度大于第一导电类型外延层102材料的禁带宽度，这样就可以实现肖特基势垒高度的调制，从而增大肖特基势垒高度。
Si的禁带宽度是1.1eV～1.3eV,SiC的禁带宽度是3.25eV，GaN的禁带宽度是3.4eV，因此采用GaN来作为金属和SiC之间的中间层。因GaN和SiC之间存在晶格失配，且热膨胀系数也不相同的情况，这会导致GaN/SiC界面处产生大量的缺陷态。
本实施例先在所述外延层102之上采用MOCVD工艺形成GaN的薄膜结构，再采用第一退火工艺使GaN的薄膜结构形成为GaN的纳米结构层104，并将纳米结构层设置为量子点结构层或纳米线结构层，本实施例优选为量子点结构层。采用纳米结构可以减少SiC外延层102与GaN的纳米结构层104之间的接触面积，从而减小了二者之间的界面处的缺陷态。
量子点结构层通过改变量子点的形状、尺寸参数来调节能带宽度，调节GaN的纳米结构层104的禁带宽度以及GaN的纳米结构层104和SiC外延层102之间的缺陷态，还能改变态密度DOS(density of states)的电性。所以，在金属/SiC界面处加GaN QD(quantum dot)量子点可以实现Si肖特基半导体器件的肖特基势垒高度的调制。由于提高了肖特基势垒，阻碍了电子的反向流动，从而达到降低漏电的效果。
在本实施例中，量子点结构层设置为柱形、球形或抛物线形的量子点结构，量子点结构层的量子点尺寸范围为20nm～40nm，即GaN的纳米结构层104的厚度为20nm～40nm。
其中，形成GaN的薄膜结构采用金属有机化学气相沉积(MOCVD)工艺，沉积工艺温度范围为500℃～700℃，第一退火工艺的温度范围为1000℃～1200℃，退火气氛为N2。
步骤400，在纳米结构层104之上制备与其形成肖特基接触的肖特基金属105，如图2所示。
具体地，在纳米结构层104之上采用金属沉积法形成肖特基金属105，并共第二退火工艺使肖特基金属105与纳米结构层104形成肖特基接触。其中，肖特基金属105材料为金属，本实施例优选为铝，形成肖特基接触采用的第二退火工艺温度范围为400℃～600℃。
步骤500，在衬底之下形成阴极金属。
具体地，还在硅衬底101之下形成阴极金属，图2未示出。
综上所述，本实施例在肖特基金属和SiC外延层之间新增了制作一层纳米结构层的工艺，通过第一退火工艺使GaN的薄膜结构形成具有量子点结构的纳米结构层，通过改变量子点的形状和尺寸参数来调节能带宽度，并改变态密度的电性，从而实现肖特基势垒高度的调制，提高了肖特基势垒。同时肖特基势垒高阻碍了载流子的反向流动，降低了肖特基半导体器件的反向漏电。
第四实施例
图5是本发明一示例的设有沟槽的纳米结构层的肖特基半导体器件制作方法流程示意图；
图11和图12是本发明实施例4实行步骤310和步骤320后的肖特基半导体器件结构剖面示意图。
本实施例制作方法制造的肖特基半导体器件结构图3所示，设有沟槽的纳米结构层的肖特基半导体器件，包括：N型衬底101、N型外延层102、P型增强区103、纳米结构层104、欧姆金属106、肖特基金属105，其中衬底之下的阴极金属未示出。
本实施例的制作方法在第三实施例基础上进行了改进，增加了在纳米结构层中制备沟槽的工艺，并增加在沟槽中填充与P型增强区103形成欧姆接触的欧姆金属106的工艺，其余制作方法及设置与第三实施例相同。
第三实施例的步骤300在外延层之上形成薄膜结构，并采用第一退火工艺使薄膜结构形成为纳米结构层，和步骤400在纳米结构层之上制备与其形成肖特基接触的肖特基金属，还能为以下步骤：
具体地，本实施例先在N型外延层102之上采用MOCVD工艺形成GaN的薄膜结。
步骤310，在每个P型增强区103上方所对应的GaN的薄膜结构中通过图案化刻蚀工艺制备至少一个沟槽，如图11所示。其中，沟槽的位置及深度使P型增强区103的上表面至少有一部分露出，每个沟槽在N型硅衬底101上的正投影与对应的P型增强区103在N型衬底101上的正投影有一部分重叠。
步骤320，然后采用电子束蒸发工艺制备欧姆金属106填充在沟槽中并使欧姆金属106与P型增强区103接触，且制备欧姆金属106直至其与GaN薄膜结构的厚度一致，如图12所示。
再采用第一退火工艺使欧姆金属106与P型增强区103形成欧姆接触。同时采用第一退火工艺也使GaN的薄膜结构形成为GaN的纳米结构层104，并将纳米结构层制备为量子点结构层或纳米线结构层，本实施例优选为量子点结构层。采用纳米结构可以减少材质为SiC的N型外延层102与材质为GaN的纳米结构层104之间的接触面积，从而减小了二者之间的界面处的缺陷态。
在本实施例中，量子点结构层结构包括柱形、球形或抛物线形的量子点结构，其中，形成GaN的薄膜结构采用金属有机化学气相沉积(MOCVD)工艺，沉积工艺温度范围为500℃～700℃，第一退火工艺的温度范围为1000℃～1200℃，退火气氛为N2。
GaN薄膜结构经过第一退火工艺后形成了具备量子点结构的纳米结构层，即欧姆金属106厚度也与纳米结构层104的厚度一致，量子点结构层的量子点尺寸范围为20nm～40nm，即GaN的纳米结构层104的厚度为20nm～40nm。欧姆金属106与P型增强区103经过第一退火工艺后形成欧姆接触降低了半导体装置的接触电阻，提升了肖特基器件的性能。
步骤330，最后,在纳米结构层104及欧姆金属106之上采用金属沉积工艺形成肖特基金属105，并采用第二退火工艺使肖特基金属106与纳米结构层104形成肖特基接触。其中，肖特基金属材料为金属，本实施例优选为铝，第二退火工艺温度范围为400℃～600℃。
综上所述，本实施例在肖特基金属和SiC外延层之间新增了制作一层纳米结构层的工艺，通过第一退火工艺使GaN的薄膜结构形成具有量子点结构的纳米结构层，通过改变量子点的形状和尺寸参数来调节能带宽度，并改变态密度的电性，从而实现肖特基势垒高度的调制，提高了肖特基势垒。同时肖特基势垒高阻碍了载流子的反向流动，降低了肖特基半导体器件的反向漏电。此外，还通过新增在纳米结构层中制备沟槽，并制备欧姆金属填充沟槽的工艺，降低了半导体装置的接触电阻，提升了肖特基器件的性能。
虽然本发明公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所述技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，本发明的保护范围并不局限于文中公开的特定实施例，而是包括落入权利要求范围内的所有技术方案。
Claims (8)
1.一种肖特基半导体器件，其特征在于，包括：
位于衬底上的第一导电类型外延层；
位于所述第一导电类型外延层中的至少一个第二导电类型增强区，其中，所述第一导电类型外延层与所述第二导电类型增强区的多子导电类型互补；
位于所述第一导电类型外延层之上的纳米结构层；
位于所述纳米结构层之上且与其形成肖特基接触的肖特基金属；
所述纳米结构层中设置至少一个沟槽，每个所述沟槽在所述衬底上的正投影与对应的所述第二导电类型增强区在所述衬底上的正投影至少有部分重叠，且所述第二导电类型增强区的上表面至少有部分显露；
所述沟槽且填充有欧姆金属，所述欧姆金属还与所述第二导电类型增强区形成欧姆接触；
所述肖特基金属位于所述纳米结构层及所述欧姆金属之上；
所述欧姆金属的厚度等于所述纳米结构层的厚度，所述纳米结构层的厚度范围为20～40nm；
所述衬底的浓度为1×1019cm-3～5×1019cm-3；
所述第一导电类型外延层的浓度为5×1015cm-3～1×1016cm-3；
所述第二导电类型增强区的浓度为5×1019cm-3～1×1020cm-3；
所述纳米结构层材料的禁带宽度大于所述第一导电类型外延层材料的禁带宽度，所述纳米结构层为量子点结构层。
2.根据权利要求1所述的肖特基半导体器件，其特征在于，
所述量子点结构层包括柱形、球形或抛物线形量子点结构。
3.根据权利要求2所述的肖特基半导体器件，其特征在于，
所述衬底的材料包括硅、硅锗或碳化硅；
所述第一导电类型外延层的材料包括硅或碳化硅；
所述纳米结构层的材料为氮化镓；
所述欧姆金属的材料包括钛或铝；
所述肖特基金属的材料为铝。
4.一种肖特基半导体器件的制作方法，其特征在于，包括以下步骤：
在衬底上形成第一导电类型外延层；
在所述第一导电类型外延层上形成至少一个第二导电类型增强区，其中，所述第一导电类型外延层与所述第二导电类型增强区的导电类型互补；
在所述第一导电类型外延层之上形成纳米结构层；
在所述纳米结构层之上制备与其形成肖特基接触的肖特基金属；
在所述纳米结构层中制备至少一个沟槽，每个所述沟槽在所述衬底上的正投影与对应的所述第二导电类型增强区在所述衬底上的正投影至少有部分重叠，且所述第二导电类型增强区的上表面至少有部分显露；
在所述沟槽中制备欧姆金属，且让所述欧姆金属与所述第二导电类型增强区形成欧姆接触；
在所述纳米结构层及所述欧姆金属之上制备所述肖特基金属；
所述欧姆金属的厚度等于所述纳米结构层的厚度，所述纳米结构层的厚度范围为20～40nm；
所述衬底的浓度为1×1019cm-3～5×1019cm-3；
所述第一导电类型外延层的浓度为5×1015cm-3～1×1016cm-3；
所述第二导电类型增强区的浓度为5×1019cm-3～1×1020cm-3；
所述纳米结构层材料的禁带宽度大于所述第一导电类型外延层材料的禁带宽度，所述纳米结构层为量子点结构层。
5.根据权利要求4所述的肖特基半导体器件的制作方法，其特征在于，
在所述第一导电类型外延层上形成至少一个第二导电类型增强区之前，先在所述第一导电类型外延层上形成掩膜层，用刻蚀后保留相应位置的掩膜层为掩膜在所述第一导电类型外延层的上表面注入第二导电类型离子，再去除掩膜层；
在所述第一导电类型外延层之上形成纳米结构层之前，先在所述第一导电类型外延层之上形成薄膜结构，采用第一退火工艺使薄膜结构形成为纳米结构层。
6.根据权利要求5所述的肖特基半导体器件的制作方法，其特征在于，
在所述第一导电类型外延层上形成掩膜层之前，在所述第一导电类型外延层之上形成缓冲层；
在所述缓冲层之上形成掩膜层；
用刻蚀后保留相应位置的掩膜层为掩膜在所述外延层的上表面注入第二导电类型离子形成第二导电类型增强区；
去除所述掩膜层和所述缓冲层。
7.根据权利要求6所述的肖特基半导体器件的制作方法，其特征在于，
制备所述缓冲层形成的厚度范围为0.5μm～1μm；
所述掩膜层为多晶硅层，制备多晶硅层形成的厚度范围为2.0μm～4μm；
所述第二导电类型离子为铝离子。
8.根据权利要求5所述的肖特基半导体器件的制作方法，其特征在于，
所述形成薄膜结构采用金属有机化学气相沉积工艺，所述沉积工艺温度范围为500℃～700℃，
所述形成欧姆接触采用第一退火工艺，所述第一退火工艺温度范围为1000℃～1200℃，退火气氛为N2；
所述形成肖特基接触采用第二退火工艺，所述第二退火工艺温度范围为400℃～600℃。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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