CN112909076B - 一种具有p型氧化镍材料的混合式肖特基势垒二极管结构 - Google Patents

一种具有p型氧化镍材料的混合式肖特基势垒二极管结构 Download PDF

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Abstract

本发明为一种具有P型氧化镍材料的混合式肖特基势垒二极管结构。该结构包括：底部欧姆接触电极、N+衬底、N‑漂移层、沟槽、P型层、场板介质层、场板金属和肖特基接触电极，所述的N‑漂移层为台阶结构，通过在台面两侧选区生长p‑NiO材料来替代P型宽禁带半导体材料，从而可以很好地解决现阶段宽禁带半导体材料关于P型外延生长工艺和离子注入技术不成熟的问题。本发明可操作性强，成本低，工艺简单可靠，适于工业上的推广使用。

Description

一种具有P型氧化镍材料的混合式肖特基势垒二极管结构
技术领域
本发明涉及电力电子器件领域，尤其涉及一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管结构和制备方法。
背景技术
功率半导体器件又称为电力电子器件，随着电力电子理论与技术的不断发展，以及在国家大力提倡节能的主题下，功率半导体器件作为能源转换的重要组成部分快速地在工业生产、电机设备、轨道交通、国防军事、航空航天、新能源系统以及日常生活等各领域获得广泛的关注与应用。最近几年，宽禁带半导体材料如SiC、GaN、Ga2O3等得到了众多研究人员的广泛关注，特别是GaN功率二极管的应用得到了充分的发展，日渐开始取代以Si为基底的功率二极管。一般来说，GaN肖特基势垒二极管由于低的开启电启(Von)和高的开关频率而引起人们的兴趣。然而，在高的外置反向电压下，由于镜像力引起的肖特基势垒降低效应会显著提升器件的漏电流，从而造成器件的过早击穿。因此，为了保持GaN肖特基势垒二极管良好正向特性的同时实现低的泄漏电流与高的击穿电压，混合结构二极管，如沟槽结势垒肖特基二极管(TJBS)，沟槽MOS势垒肖特基二极管(TMBS)被提出。尽管以上两种器件使用不同的势垒去实现耗尽的过程(PN结或者MOS结构)，但是设计的理念是相似的，即当器件处于反偏状态时，PN结或者MOS结构形成的耗尽区与肖特基结形成的耗尽区重叠，从而产生电荷耦合效应，以此减小肖特基接触界面强电场来达到更高击穿电压的目的。然而，对于宽禁带半导体来说，因为缺乏有效的P型掺杂离子、P型杂质激活率低、激活退火温度高等问题限制了TJBS的进一步发展。尽管沟槽MOS型器件结构能很好的规避结势垒肖特基二极管结构的缺点，实现高的击穿电压，但是沟槽拐角处的电场集聚成为限制其结构获得理想的击穿特性的主要因素。另外，对于上述两种器件结构来说，虽然反向特性相对于传统平面SBD具有较大程度的提升，即更高的击穿电压、更低的漏电流，但是由于电流通道较窄，当器件处于正向偏置时，容易在台面的拐角造成电流拥挤的现象，从而增加器件的正向导通电阻以及较大程度减小器件的正向电流密度，进而引起器件的正向特性的退化。因此，对于当前功率二极管结构而言，同时获得优异的正向导通特性与反向截止特性依然是亟待解决的问题。
发明内容
本发明的目的是针对垂直沟槽MOS型肖特基势垒二极管(TMBS)结构和技术中存在的不足，提供一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管结构和制备方法。该器件结构通过在N-漂移层、场板介质层之间加入p型层、并且p型层上非全部覆盖场板介质层的设计，同时在p型层材质上，采用p-NiO材料来替代P型宽禁带半导体材料。本发明方法可操作性强，成本低，工艺简单可靠，适于工业上的推广使用。
本发明解决该技术问题所采用的技术方案是：
一种具有P型氧化镍材料的混合式肖特基势垒二极管结构，该器件为以下两种结构之一：
第一种结构，该结构沿外延生长方向依次包括：底部欧姆接触电极、N+衬底、N-漂移层，N-漂移层上阵列图形分布有凸起结构，凸起结构为中间凸起的一阶台阶结构，凸起部分的N-漂移层上为肖特基接触电极；非凸起部分的N-漂移层上覆盖有p型层，p型层上表面的内侧部分为场板介质层(所述的场板介质层的投影面积为p型层上表面面积的60～80％；)，N-漂移层凸起部分的侧壁也覆盖有场板介质层，且侧壁上的场板介质层高度高于肖特基接触电极0.1μm～2μm；未覆盖有场板介质层的p型层、场板介质层和肖特基接触电极的表面，覆盖有场板金属；
其中，凸起部分的投影面积为全部N-漂移层面积的20～35％；
未覆盖有场板介质层的p型层104的面积是全部p型层面积的10～20％；
或者，第二种结构，该结构沿外延方向依次为：底部欧姆接触电极、N+衬底、N-漂移层，其中，N-漂移层上阵列图形分布有凸起结构，凸起的两层台阶结构，第二层凸起的N-漂移层上为肖特基接触电极；第一层凸起部分的N-漂移层上覆盖有p型层；最底层的N-漂移层沟槽表面、第一层、第二层台阶N-漂移层的侧壁、p型层的侧壁，均为场板介质层；且N-漂移层第二层凸起部分侧壁上的场板介质层高度高于肖特基接触电极0.1μm～2μm；p型层的上表面、肖特基接触电极的上表面、场板介质层的外表面均为场板金属；
所述的最底层沟槽的面积为全部N-漂移层面积的20～30％；第二层凸起部分的投影面积为两层凸起部分投影面积的25～30％；
所述的漂移层上的中间凸起呈阵列排布组成的图形；所述的图形优选为矩形；
所述的漂移层上的单个中间凸起的投影为矩形；所述的矩形的长为20μm～300μm，宽为0.5μm～4μm；
当为第一种结构时，凸起的高度范围为0.5μm～5μm；
当为第二种结构时，第一台阶凸起的高度范围为0.5μm～2μm，第二台阶凸起的高度范围为0.5μm～5μm；
所述的N+衬底材料为Si、SiC、GaN或Ga2O3，掺杂浓度为1.0x1018cm-3～5.0x1019cm-3；
所述的N-漂移层材料为Si、SiC、GaN或Ga2O3，材料厚度为5μm～15μm，掺杂浓度为1.0x1015cm-3～8.0x1016cm-3；
所述的P型层的材料为NiO，材料厚度为0.05μm～2μm，掺杂浓度为1.0x1017cm-3～1.0x1019cm-3；
所述的场板介质层的材料为SiO2、SiN、Al2O3或HfO2，厚度为0.1μm～2μm；
所述的肖特基接触金属为Ni/Au；
欧姆接触电极金属为Ti/Au；
所述的场板金属为Pt，厚度为100nm～350nm。
上述新型的混合式肖特基势垒二极管器件，所涉及的原材料均可通过一般途径获得，其制备方法中的操作工艺是本技术领域的技术人员所具备的。
本发明的实质性特点为：
本发明在传统的沟槽MOS型肖特基势垒二极管的基础上进行结构创新，在沟槽底部，即两侧未凸起的N-漂移层上表面生长p-NiO层，从而形成p-NiO/N-漂移层这种不同材料下的接触结构(异质结)，p-NiO两侧外延上表面存在接触窗口，即未全部覆盖场板介质层，且接触电极与中间凸起的N-漂移层侧壁场板介质层上覆盖的场板金属共接，从而整体组成一种同时具有PiN结构(p-NiO/N-漂移层/N+衬底)和肖特基结构(肖特基接触电极/N-漂移层/N+衬底)的混合结构的肖特基势垒二极管。(这种混合式的器件结构在正向偏置时能够增加器件的电流扩展以及提供额外的空穴注入从而拥有更好的正向导通特性，另外反向偏置时又能减小反偏漏电流以及具有更高的击穿电压。)
其中p-NiO/N-漂移层这种具有接触窗口的异质结结构与中间凸起的N-漂移层侧壁场板结构形成的混合式结构是本发明装置的重要特点。
本发明可以很好地解决现阶段宽禁带半导体材料关于P型层外延生长工艺和离子注入工艺不成熟的问题；其次，当器件处于正向偏置时，p-NiO与N-漂移层处于正向导通状态，两侧的p-NiO能有效地帮助电流向两边扩展，从而很好地解决传统TMBS器件台面拐角处的电流拥挤问题。与此同时，由于电导调制效应的存在，当器件外置正向偏压时，能够很大程度增强器件的正向导通特性，即本发明所提结构能有效地减小器件的正向导通电阻，并同时增大器件的正向电流密度；另外，相对于同质PN结(p-GaN/N-漂移层)来说，p-NiO/N-漂移层这种异质结构具有更小的开启电压，更大的空穴注入，从而有利于提高器件的正向特性；最后，当器件外加反向偏置时，该发明结构能够明显地减小金半接触界面的强电场，从而较大程度减小依赖于界面强电场的肖特基势垒降低效应引起的漏电流以及陷阱辅助隧穿电流等，进而提高器件的击穿电压。
本发明的有益效果是：
与现有技术相比，本发明具有如下的突出的实质性特点和显著进步：
1)本发明所采用的NiO材料是一种天然的P型氧化物半导体，由于自发形成的Ni空位或O间隙，可以很容易地获得较高的掺杂浓度，因此可以很好地解决宽禁带半导体材料P型层获取难度大、工艺技术不成熟等问题；
2)本发明通过设计一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管的结构，当外加正向偏置时，p-NiO与n-GaN处于正向导通状态，两侧的p-NiO能有效地帮助电流向两边扩展，从而很好地解决传统TMBS器件台面拐角处的电流拥挤问题。与此同时，由于电导调制效应的存在，当器件外置正向偏压时，能够很好增强器件的正向特性，即本发明所提结构能有效地减小器件的正向导通电阻，相对于传统的平面肖特基势垒二极管(Planar SBD)和沟槽MOS型肖特基势垒二极管(TMBS)拥有更大的正向电流密度，比如在正向偏压VF＝3V时，发明结构电流密度能达到2.6kA/cm2,而Planar SBD与TMBS器件的电流密度分别为2.0kA/cm2和2.1kA/cm2，即提升的幅度大约为25％；
3)本发明所设计的一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管的结构，当器件外加反向偏置时，p-NiO与n-GaN处于反向偏置状态，因此相对于传统的TMBS器件结构来说，所提出结构不会对器件的反向特性造成较大的影响，并且在漏电流为0.1A/cm2时，本发明结构的击穿电压值为1400V，而传统的平面SBD和TMBS器件的击穿电压分别为250V和1200V；
4)本发明方法可操作性强，成本低，工艺简单可靠，适于工业上的推广使用。
附图说明
下面结合附图对本发明作近一步的说明。
图1为现有技术中的标准平面SBD(Planar SBD)器件结构示意图。
图2为现有技术中的标准沟槽MOS型肖特基势垒二极管(TMBS)器件结构示意图。
图3为实施例1中，本发明的一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管的单个凸起处的结构示意图。
图4为实施例1中，本发明的一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管的结构的正向电流-电压(I-V)特性曲线图谱。
图5为实施例1中，本发明的一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管的结构的反向I-V特性曲线图谱。
图6为实施例2中，本发明的一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管的单个凸起处的结构示意图，此结构为优化后的器件结构，即在p-NiO两侧设计有侧壁场板结构。
图7为实施例2中优化后器件的反向I-V特性曲线图谱。
其中，101-底部欧姆接触电极；102-N+衬底；103-N-漂移层；104-P型层；105-场板介质层；106-场板金属；107-肖特基接触电极。
具体实施方式
下面结合实施例及附图对本发明作进一步说明，以此作为对本申请权利要求保护范围的限定。
现有技术中的标准Planar SBD器件结构如图1所示。该器件结构沿外延生长方向依次包括：底部欧姆接触电极101、N+衬底102、N-漂移层103和肖特基接触电极107。该平面结构容易在肖特基接触界面产生电场集聚，特别是接触边缘，因此上面所述的强电场容易造成该器件的过早击穿，使其难以适用于中高压的操作环境中。
现有技术中的标准TMBS器件结构如图2所示，该器件结构由下至上依次包括：底部欧姆接触电极101、N+衬底102、N-漂移层103、场板介质层105、场板金属106和肖特基接触电极107。该器件结构利用沟槽与MOS结构能够有效地减小肖特基接触界面的强电场，从而很大程度上提高了肖特基势垒二极管的反向特性，即更高的击穿电压和更低的漏电流。但是，该结构由于窄的电流通道，较差的电流扩展能力，会导致该器件在正向特性方面的改善受到限制。
本发明的具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管的结构如图3所示，该器件结构沿外延生长方向依次包括：底部欧姆接触电极101、N+衬底102、N-漂移层103，其中，N-漂移层103为中间一阶台阶的凸起结构，凸起部分的投影面积为全部N-漂移层103面积的20～35％；凸起部分的N-漂移层103上为肖特基接触电极107；非凸起部分的N-漂移层103上覆盖有p型层104，p型层104上表面的内侧部分为场板介质层105(场板介质层105的投影面积为p型层104上表面面积的60～80％)，N-漂移层103凸起部分的侧壁也覆盖有场板介质层105，且侧壁上的场板介质层105高度高于肖特基接触电极107有0.1μm～2μm；未覆盖有场板介质层105的p型层104、场板介质层105侧壁和表面、肖特基接触电极107的表面，覆盖有场板金属106；
未覆盖有场板介质层105的p型层104的面积是全部p型层104面积的10～20％；
所述的漂移层103上的中间凸起呈阵列排布组成的图形；所述的图形优选为矩形；
所述的漂移层103上的单个中间凸起的投影为矩形；所述的矩形的长为20μm～300μm，宽为0.5μm～4μm；
所述的N+衬底102与N-漂移层103材料可以为Si、SiC、GaN和Ga2O3；
所述的N+衬底102的材料为GaN，材料厚度为50μm～500μm，掺杂浓度为1.0x1018cm-3～5.0x1019cm-3；
所述的N-漂移层103的材料为GaN，材料厚度为5μm～15μm，掺杂浓度为1.0x1015cm-3～8.0x1016cm-3；
所述的P型层104的材料为NiO，材料厚度为0.05μm～2μm，掺杂浓度为1.0x1017cm-3～1.0x1019cm-3；
所述的中间凸起的台阶结构是在漂移层103上表面通过ICP刻蚀形成的，且未凸起部分上表面距离中间凸起部分上表面的垂直高度，即刻蚀的深度为0.5μm～5μm；
所述的场板介质层105的材料不唯一，可以为SiO2、SiN、Al2O3和HfO2等，且场板介质层105的厚度为0.1μm～2μm；
所述的肖特基接触电极107金属为Ni/Au，场板金属106与p-NiO接触金属为Pt；所述的底部欧姆接触电极101金属为Ti/Au；所述的P型NiO层104上表面的接触金属与场板金属106共接；
所述的肖特基接触电极107金属Ni的厚度为20nm～60nm，肖特基接触电极107金属Au的厚度为80nm～260nm；
所述的场板金属106与p-NiO层104上表面接触金属Pt的厚度为100nm～350nm；
所述的衬底102底部欧姆接触电极101金属Ti的厚度为40nm～120nm，欧姆接触电极101金属Au的厚度为80nm～260nm。
实施例1
本实施例采用一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管的结构如图3所示。该器件结构沿外延方向依次为：底部欧姆接触电极101、N+衬底102、N-漂移层103，其中，N-漂移层103具有阵列排布的凸起，单个凸起为中间凸起的、一阶台阶结构，凸起部分的投影面积为全部N-漂移层103面积的35％；凸起部分的N-漂移层103上为肖特基接触电极107；非凸起部分的N-漂移层103上覆盖有p型层104，p型层104上表面的内侧为场板介质层105(场板介质层105的投影面积为p型层104上表面的70％)，N-漂移层103凸起部分的侧壁也覆盖有场板介质层105，且侧壁上的场板介质层105高度高于肖特基接触电极107为0.7μm；未覆盖有场板介质层105的p型层104、场板介质层105的侧壁和表面、肖特基接触电极107的表面，覆盖有场板金属106。
所述的漂移层103上的中间凸起呈阵列排布组成的矩形；
所述的漂移层103上的单个中间凸起的投影为矩形；矩形的长为200μm，宽为2μm；
所述的N+衬底102上表面外延生长了N-漂移层103，漂移层103上的中间凸起的一阶台阶结构是通过ICP刻蚀形成的，且这些中间凸起的台阶结构是阵列排布的；
N-漂移层103两侧未凸起部分的上表面选区生长了P型层104，N-漂移层103中间凸起部分的侧壁与外表面和P型层104上表面淀积了场板介质层105，中间凸起部分顶部通过ICP刻蚀介质层105形成接触窗口蒸镀了肖特基接触金属电极107，然后在P型层104两侧外沿上表面对场板介质层105进行ICP干法刻蚀留出金属与P型层104的接触窗口，然后蒸镀上肖特基接触金属电极107；最后直接在器件上表面蒸镀上金属，金属覆盖在肖特基接触金属电极107、场板介质层105、暴露的P型层104接触窗口上形成场板金属106(金属覆盖在没有场板介质层105的P型层104上表面形成P型层接触金属，且场板金属106与p型层接触金属共接)。
上述的N+衬底102的材料为GaN，材料厚度为100μm，掺杂浓度为1.0x1019cm-3；
上述的N-漂移层103的材料为GaN，材料厚度为11μm，掺杂浓度为1.0x1016cm-3；
上述的P型层104的材料为NiO，材料厚度为0.5μm，掺杂浓度为1.0x1017cm-3；
上述的中间凸起的台阶结构是在漂移层103上表面通过ICP刻蚀形成的，且未凸起部分上表面距离中间凸起部分上表面的垂直高度，即刻蚀的深度为2μm；
上述的场板介质层105的材料为Al2O3，且场板介质层105的厚度为0.7μm；
上述的肖特基接触电极107金属为Ni/Au，场板金属106与p-NiO接触金属都为Pt；所述的底部欧姆接触电极101金属为Ti/Au；所述的P型NiO接触金属与场板金属106共接；
上述的肖特基接触电极107金属Ni的厚度为50nm，肖特基接触电极107金属Au的厚度为220nm；
上述的场板金属106与p-NiO接触金属Pt的厚度为220nm；
上述的衬底底部欧姆接触电极101金属Ti的厚度为30nm，欧姆接触电极101金属Au的厚度为200nm。
上述一种具有p-NiO材料的混合式肖特基势垒二极管的器件结构，其具体制备方法如下：
第一步，在MOCVD(即金属有机化合物化学气相沉淀)反应炉中，对衬底102进行高温950℃热处理，以去除附着在衬底102表面的杂质；
第二步，在MOCVD应炉中，在第一步处理后的衬底102表面上外延生长N-漂移层103，温度为1050℃，气压为120mbar；
第三步，将外延生长好N-漂移层103的衬底102进行有机溶剂清洗，最后用高纯的去离子水冲洗并用氮气吹干；
第四步，将清洗后的N+衬底102放入电子束蒸发台中，在衬底102背面依次蒸发淀积厚度为30nm的Ti金属层和厚度为200nm的Au金属层；然后在N2环境中进行450℃、60s的快速热退火处理，在N+衬底102底部形成欧姆接触电极101；
第五步，将N-漂移层103表面上涂覆光刻胶，经历曝光，显影等光刻步骤后形成图形化，然后将光刻胶当作掩模层，最后经过ICP刻蚀形成中间凸起的台阶结构，且未凸起部分上表面距离中间凸起部分上表面的垂直高度，即刻蚀的深度为2μm；
第六步，将经过刻蚀后的样品和固体柱NiO靶材放入磁控溅射设备中，温度为300℃的工艺条件下，在N-漂移层103未凸起部分的上表面选区外延生长厚度为0.5μm，掺杂浓度为1.0x1017cm-3的p型NiO薄膜104；
第七步，在P型NiO薄膜104及整个台阶结构表面PECVD生长场板介质层105，场板介质层105的厚度为0.7μm；
第八步，在第七步淀积的场板介质层105的表面涂覆光刻胶，经过曝光，显影和ICP刻蚀后在N-漂移层103中间凸起部分顶部形成肖特基接触窗口；
第九步，在第八步刻蚀的肖特基接触窗口位置蒸镀肖特基接触电极107，肖特基接触金属及厚度为：Ni/Au(50nm/220nm)；
第十步，在器件的上表面涂覆光刻胶，经过曝光，显影以及ICP刻蚀后在p-NiO层104两侧外沿上表面刻蚀出金属与p-NiO层104的接触窗口；
第十一步，最后经过第十步刻蚀工艺后，在器件的上表面蒸镀金属Pt，厚度为220nm；金属Pt与介质层105形成场板结构，金属Pt与p-NiO层104形成欧姆接触电极，且P型NiO接触电极与场板金属106共接；
由此得到所述的一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管的结构。
图4为实施例1中，本发明的一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管器件的正向I-V特性图谱，其中灰色线条为本发明器件结构的正向I-V曲线，从I-V曲线我们能够看出本发明结构在相同正向偏置电压时具有更大的电流密度，例如正向电压为VF＝3V，正向电流密度为2.6kA/cm2。
图5为实施例1中，本发明的一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管器件的反向I-V特性曲线，I-V曲线明显表明本发明结构具有更大的击穿电压，例如在反向漏电流0.1A/cm2时，本发明结构击穿电压值为1400V，而传统的平面SBD和TMBS在相同漏电流量级情况下的击穿电压值分别为250V和1200V。
实施例2
本实施例采用一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管的结构如图6所示，该结构和实施例1中结构不同之处为：在p-NiO层两侧设置有侧壁场板结构。该侧壁场板结构是在首次进过ICP干法刻蚀后形成的N-漂移层103未凸起部分上表面两侧外沿再次经过ICP干法刻蚀形成第二个浅的台阶结构的外表面上制备而成的。该器件结构沿外延方向依次为：底部欧姆接触电极101、N+衬底102、N-漂移层103，其中，N-漂移层103为中间凸起的两层台阶结构，最底层沟槽的面积为全部N-漂移层103面积的25％(即两层凸起部分的投影面积为全部N-漂移层103面积的75％)；第二层凸起部分(即最顶端)的投影面积为两层凸起部分投影面积的28％，第二层凸起的N-漂移层103上为肖特基接触电极107；第一层凸起部分的N-漂移层103上(未被第二层凸起部分的N-漂移层103占据的地方)覆盖有p型层104；最底层的N-漂移层103沟槽表面、第一层、第二层台阶N-漂移层103的侧壁、p型层104的侧壁，均为场板介质层105(其中，第二台阶的侧壁上的场板介质层105直达p型层104表面)；且N-漂移层103第二层凸起部分侧壁上的场板介质层105高度高于肖特基接触电极107有0.7μm；p型层104的上表面、肖特基接触电极107的上表面、场板介质层105的外表面均为场板金属106；
所述的N+衬底102上表面外延生长了N-漂移层103，漂移层103上的两层中间凸起的台阶结构是通过两次ICP刻蚀形成的，且这些两层中间凸起的台阶结构是阵列排布的；第一层凸起部分的N-漂移层103上未被第二层凸起部分的N-漂移层103占据的地方选区生长了P型层104；整个器件外表面上淀积了场板介质层105；N-漂移层103第二层中间凸起部分顶部通过ICP刻蚀掉介质层105形成接触窗口蒸镀了肖特基接触金属电极107，然后在P型层104两侧外沿上表面对场板介质层105进行ICP干法刻蚀留出金属与P型层104的接触窗口，最后直接在器件上表面蒸镀上金属，金属覆盖在肖特基接触金属电极107、场板介质层105、暴露的P型层104接触窗口上形成场板金属106(金属覆盖在没有场板介质层105的P型层104上表面形成P型层接触金属，且场板金属106与p型层接触金属共接)。
上述的N+衬底102的材料为GaN，材料厚度为100μm，掺杂浓度为1.0x1019cm-3；
上述的N-漂移层103的材料为GaN，材料厚度为11μm，掺杂浓度为1.0x1016cm-3；
上述的P型层104的材料为NiO，材料厚度为0.5μm，掺杂浓度为1.0x1017cm-3；
上述的两层台阶结构是在N-漂移层103上表面通过两次ICP干法刻蚀形成的，且N-漂移层103第一层未凸起部分上表面相对于第一层凸起部分的上表面的垂直高度，即刻蚀的深度为1μm；N-漂移层103第二层未凸起部分上表面相对于第二层凸起部分的上表面的垂直高度，即刻蚀的深度为2μm，
上述的场板介质层105的材料为Al2O3等，且场板介质层105的厚度为0.7μm；
上述的肖特基接触电极107金属为Ni/Au，场板金属106与p-NiO接触金属都为Pt；所述的底部欧姆接触电极101金属为Ti/Au；所述的P型NiO层104接触金属与场板金属106共接；
上述的肖特基接触电极101金属Ni的厚度为50nm，肖特基接触电极101金属Au的厚度为220nm；
上述的场板金属106与p-NiO层104接触金属Pt的厚度为220nm；
上述的衬底底部欧姆接触电极101金属Ti的厚度为30nm，底部欧姆接触电极101金属Au的厚度为200nm。
上述一种具有p-NiO材料的混合式肖特基势垒二极管的器件结构，其具体制备方法如下：
第一步，在MOCVD(即金属有机化合物化学气相沉淀)反应炉中，对N+衬底102进行高温950℃热处理，以去除附着在衬底表面的杂质；
第二步，在MOCVD应炉中，在第一步处理后的N+衬底102表面上外延生长N-GaN漂移层103，温度为1050℃，气压为120mbar；
第三步，将外延生长GaN薄膜的衬底进行有机溶剂清洗，最后用高纯的去离子水冲洗并用氮气吹干；
第四步，将清洗后的外延片放入电子束蒸发台中，在N+衬底102背面依次蒸发淀积厚度为30nm的Ti金属层和厚度为200nm的Au金属层；然后在N2环境中进行450℃、60s的快速热退火处理，在N+衬底102底部形成欧姆接触电极101；
第五步，将N-漂移层103表面上涂覆光刻胶，经历曝光，显影等光刻步骤后形成图形化，将光刻胶当作掩模层，然后经过第一次ICP刻蚀形成顶部那一层的台阶结构，且刻蚀的深度为2μm；最后再次进过涂胶、曝光、显影和ICP浅刻蚀，在第N-漂移层103上表面经过第一次ICP刻蚀形成顶部那一层的未凸起部分上刻蚀形成底下第二层台阶结构，刻蚀的深度为1μm；
第六步，将经过刻蚀后的样品和固体柱NiO靶材放入磁控溅射设备中，温度为300℃的工艺条件下，在深沟槽底部上表面选区外延生长厚度为0.5μm，掺杂浓度为1.0x1017cm-3的p型NiO薄膜104；
第七步，在P型NiO薄膜104及整个两层台阶结构表面PECVD生长场板介质层105，场板介质层105的厚度为0.7μm；
第八步，在第七步淀积的场板介质层105的表面涂覆光刻胶，经过曝光，显影和ICP刻蚀后在N-漂移层103第一层凸起部分顶部形成肖特基接触电极107的接触窗口；
第九步，在第八步刻蚀的肖特基接触窗口位置蒸镀肖特基接触电极107，肖特基接触电极107金属及厚度为：Ni/Au(50nm/220nm)；
第十步，在器件的上表面涂覆光刻胶，经过曝光，显影以及ICP刻蚀后在p-NiO层104两侧外沿上表面刻蚀出金属与p-NiO层104的接触窗口；
第十一步，最后经过第十步刻蚀工艺后，在器件的上表面蒸镀金属Pt，厚度为220nm；金属Pt与介质层104形成场板结构(105和106)，金属Pt与p-NiO层104上表面形成欧姆接触，且P型NiO层104接触电极与场板金属共接；
由此得到所述的一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管的结构。
图7为实施例1中，本发明的一种具有P型氧化镍(p-NiO)材料的混合式肖特基势垒二极管优化后的器件的反向I-V特性曲线，图中灰色的虚线是本发明优化器件的反向I-V特性曲线，通过曲线我们可以看出，在P型NiO层104的两侧加上场板结构，可以有效地减小器件的反向漏电流以及提高器件的击穿电压，比如在反向偏压VR＝1000V时，本发明器件结构与优化后的器件结构的漏电流分别为0.024A/cm2和0.015A/cm2，即相对发明器件漏电流减小了38％；另外，在漏电流为0.1A/cm2时，本发明的优化器件结构的击穿电压达到了将近1500V。
本发明未尽事宜为公知技术。

Claims (5)

1.一种具有P型氧化镍材料的混合式肖特基势垒二极管结构，其特征为器件为以下两种结构之一：
第一种结构，该结构沿外延生长方向依次包括：底部欧姆接触电极、N+衬底、N-漂移层，N-漂移层上阵列图形分布有凸起结构，凸起结构为中间凸起的一阶台阶结构，凸起部分的N-漂移层上为肖特基接触电极；非凸起部分的N-漂移层上覆盖有p型层，p型层上表面的内侧部分为场板介质层，N-漂移层凸起部分的侧壁也覆盖有场板介质层，且侧壁上的场板介质层高度高于肖特基接触电极0.1μm～2μm；未覆盖有场板介质层的p型层、场板介质层的侧壁和表面、肖特基接触电极的表面，覆盖有场板金属；
或者，第二种结构，该结构沿外延方向依次为：底部欧姆接触电极、N+衬底、N-漂移层，其中，N-漂移层上阵列图形分布有凸起结构，凸起的两层台阶结构，第二层凸起的N-漂移层上为肖特基接触电极；第一层凸起部分的N-漂移层上覆盖有p型层；最底层的N-漂移层沟槽表面、第一层、第二层台阶N-漂移层的侧壁、p型层的侧壁，均为场板介质层；且N-漂移层第二层凸起部分侧壁上的场板介质层高度高于肖特基接触电极0.1μm～2μm；p型层的上表面、肖特基接触电极的上表面、场板介质层的外表面均为场板金属；
第一种结构中，凸起部分N-漂移层面积的投影面积为全部N-漂移层面积的20～35％；
未覆盖有场板介质层的p型层的面积是全部p型层面积的10～20％；
所述的场板介质层的投影面积为p型层上表面面积的60～80％；
第二种结构中，最底层沟槽的面积为全部N-漂移层面积的20～30％；第二层凸起部分N-漂移层面积的投影面积为两层凸起部分投影面积的25～30％。
2.如权利要求1所述的具有P型氧化镍材料的混合式肖特基势垒二极管结构，其特征为所述的漂移层上的中间凸起呈阵列排布组成的图形；所述的图形为矩形；
所述的漂移层上的单个中间凸起的投影为矩形；所述的矩形的长为20μm～300μm，宽为0.5μm～4μm。
3.如权利要求1所述的具有P型氧化镍材料的混合式肖特基势垒二极管结构，其特征为
当为第一种结构时，凸起的高度范围为0.5μm～5μm；
当为第二种结构时，第一台阶凸起的高度范围为0.5μm～2μm，第二台阶凸起的高度范围为0.5μm～5μm。
4.如权利要求1所述的具有P型氧化镍材料的混合式肖特基势垒二极管结构，其特征为所述的N+衬底材料为Si、SiC、GaN或Ga2O3，掺杂浓度为1.0x1018cm-3～5.0x1019cm-3；
所述的N-漂移层材料为Si、SiC、GaN或Ga2O3，材料厚度为5μm～15μm，掺杂浓度为1.0x1015cm-3～8.0x1016cm-3；
所述的P型层的材料为NiO，材料厚度为0.05μm～2μm；
所述的场板介质层的材料为SiO2、SiN、Al2O3或HfO2，厚度为0.1μm～2μm；
所述的肖特基接触金属为Ni/Au；
欧姆接触电极金属为Ti/Au；
所述的场板金属为Pt，厚度为100nm～350nm。
5.如权利要求1所述的具有P型氧化镍材料的混合式肖特基势垒二极管结构，其特征为所述的P型层的材料掺杂浓度为1.0x1017cm-3～1.0x1019cm-3。
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* Cited by examiner, † Cited by third party
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365102A (en) * 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
WO2014049802A1 (ja) * 2012-09-28 2014-04-03 株式会社日立製作所 ショットキーバリアダイオードおよびその製造方法
CN111192928A (zh) * 2020-01-09 2020-05-22 西安交通大学 一种高击穿电压低反向漏电的垂直GaN肖特基器件结构
CN112038416A (zh) * 2020-09-15 2020-12-04 西安电子科技大学 基于p型NiO薄膜和斜面终端结构的肖特基二极管及其制作方法
CN112186034A (zh) * 2020-10-22 2021-01-05 西安电子科技大学 一种带有斜场板结构的氮化镓肖特基二极管及其制作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365102A (en) * 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
WO2014049802A1 (ja) * 2012-09-28 2014-04-03 株式会社日立製作所 ショットキーバリアダイオードおよびその製造方法
CN111192928A (zh) * 2020-01-09 2020-05-22 西安交通大学 一种高击穿电压低反向漏电的垂直GaN肖特基器件结构
CN112038416A (zh) * 2020-09-15 2020-12-04 西安电子科技大学 基于p型NiO薄膜和斜面终端结构的肖特基二极管及其制作方法
CN112186034A (zh) * 2020-10-22 2021-01-05 西安电子科技大学 一种带有斜场板结构的氮化镓肖特基二极管及其制作方法

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