KR102427421B1 - 정류성능이 개선된 wbg 반도체 소자 및 그 제조방법 - Google Patents

정류성능이 개선된 wbg 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 상부측에 이차원 전자가스층이 형성된 GaN층과, 상기 GaN층의 상부전면에 위치하는 AlGaN층과, 상기 AlGaN층의 상부 일부에 위치하며, 평면상 사각형의 테두리를 이루는 p-GaN 패턴층과, 상기 p-GaN 패턴층의 상부일부, 상기 p-GaN층의 안쪽에 위치하는 측벽 사이에서 노출된 AlGaN층 및 상기 p-GaN 패턴층의 외측 둘레에서 이격되어 위치하는 AlGaN층의 일부를 노출시키는 유전막과, 상기 p-GaN 패턴층의 상부일부 및 상기 p-GaN층의 안쪽 하부에 위치하는 AlGaN층에 접촉되는 애노드 오믹 금속층과, 상기 p-GaN 패턴층의 둘레에 이격되어 위치하는 AlGaN층에 접촉되는 캐소드 오믹 금속층을 포함한다.

Description

정류성능이 개선된 WBG 반도체 소자 및 그 제조방법{Structure and Fabrication Method of the Wide Band Gap Semiconductor Device with High Performance Rectifying}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더 상세하게는 고성능 정류 특성을 가지는 반도체 소자 및 그 제조방법에 관한 것이다.
정류소자는 정류 특성을 갖는 것으로서, 반도체의 pn접합을 사용한 실리콘 또는 게르마늄의 다이오드나 금속과 반도체의 접촉면을 사용한 셀렌 정류기, 산화동 정류기가 있다.
최근 WBG(Wide Band Gap) 반도체 소자에서 운반자의 이동도가 높은 이차원 전자가스(2DEG)를 이용하는 구조가 제안되었다.
종래 다양한 반도체 정류 소자의 예들을 설명하면 다음과 같다.
등록번호 10-1435937(쇼트키 배리어 다이오드 및 그 제조방법, 2014년 8월 25일 등록, 이하 선행기술1이라 약칭함)에는 메사 및 리세스로 오믹접합에 쇼트키접합을 부가시킨 구조를 제시하였다.
다만 리세스 공정의 제어가 복잡하여 따른 재현성 및 균일성 제어의 난해함이나 쇼트키 접합의 불안정한 동작에 대한 문제점이 있었다.
또한, 미국등록특허 US 8,933,532 B2(2015년 1월 13일 등록, Schottky diode with buried layer in gan materials, 이하 선행기술2라 약칭함)에도 쇼트키 다이오드의 구조가 개시되어 있다.
선행기술2는 금속-반도체 접합을 그리드 형태로 애노드와 캐소드에 삽입한 구조를 제안하여 동작의 안정화를 추구하였다. 구조가 간단한 반면 오믹과 쇼트키 접합의 형태가 제공하는 장점이 명확하지 아니하고 고전력 구동에는 적합하지 않은 것으로 판단된다.
선행기술3으로서 미국특허 US 7,238,976 B1(Schottky barrier rectifier and method of the manufacturing the same, 2007년 7월 3일 등록)에는 반도체 기판에 트렌치 식각을 하고 p형 이온주입을 하여 역방향 전압이 인가되면 공핍영역이 최대화 되어 항복전압을 높이는 효과를 이용하는 실리콘 반도체에 대하여 기재하고 있다.
그러나 GaN과 같은 WBG 반도체는 p형 이온주입을 이용하여 유사한 구조를 구현하기 난해하고 bulk에 결정결함이 많고 운반자의 이동도도 낮아서 실리콘 반도체와 같은 효과를 얻기는 어렵다.
선행기술4는 "H. Gu, F. Tian, C. Zhang, K. Xu, J. Wang, Y. Chen, X. Deng, X. Liu, “Recovery performance of Ge-doped vertical GaN Schottky barrier diode,” Nanoscale Research Letters (2019)"이다.
선행기술4에는 소자의 구조가 매우 간단하고 기본적인 수직형 구조에 대한 연구가 기재되어 있다. 고농도의 n+형 기판에 n-형의 에피층을 성장하여 수직형 소자의 개발이 가능함을 보였다.
다만 수직형의 경우 결정결함을 극도로 감소시켜야 하는 기술적 제약이 심하며 오히려 수평형 보다도 제조공정의 단가가 높아지는 문제를 지닌다.
다른 논문으로서, "A. Colon, E.A. Douglas, A.J. Pope, B.A. Klein, A.A. Stephenson, M.S. Van Heukelom, A.T.auke-Pedretti, A.G. Baca, “Demonstration of a 9 kV reverse breakdown and 59 mΩ-cm2 specific on-resistance AlGaN/GaN Schottky barrier diode,” Solid State Electronics, Vol. 151, 47-51(2019), 이하 선행기술5라 약칭함"이 있다.
선행기술5에는 캐소드를 소자의 중앙에 배치하고 애노드를 가장자리에 배치하였으며 필드 플레이트(field plate)를 이용해 항복전압을 9kV까지 조절할 수 있는 소자가 제안되었다.
그러나 구동전류가 낮다는 개선 요구가 있으며, 향후 구동전류를 더욱 높이는 구조 및 공정기술의 개발이 필요하다.
이와 같이 종래의 기술은 다양한 형태로 진화하고 있다. 이종접합 HEMT 구조의 WBG 반도체를 이용하고 수평형, 수직형, 금속-반도체 접합, 필드 플레이트를 적용하는 시도를 하였다.
그러나 아직도 고주파 및 고전력 신호를 고효율로 정류하여 에너지를 수집하는데 충분한 소자에 대해서는 많은 기술개발과 성능개선이 필요하다.
상기와 같은 문제점을 감안한 본 발명이 해결하고자 하는 과제는, 낮은 순방향 전압에서부터 컨덕턴스가 증가하고, 높은 전압 값에서 포화되는 특성을 구현하여, 정류 효율을 높일 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
또한, 본 발명은 구동전압과 구동전류를 높일 수 있으며, 열적으로 안정되고, 선형동작이 가능하며, 전기효율이 높은 반도체 소자 및 그 제조방법을 제공함에 있다.
좀 더 구체적으로, 본 발명은 넓은 밴드갭의 반도체에 의해 동일한 크기에서 항복전압을 수kV까지 높게 할 수 있고, 전류의 변동폭을 최소화할 수 있고, 소자의 크기를 최소화 하여, 포터블(portable) 및 웨어러블(wearable) 기기에 장착하기 유리한 반도체 소자 및 그 제조방법을 제공함에 목적이 있다.
상기와 같은 기술적 과제를 해결하기 위한 본 발명의 일측면에 따른 반도체 소자는, 상부측에 이차원 전자가스층이 형성된 GaN층과, 상기 GaN층의 상부전면에 위치하는 AlGaN층과, 상기 AlGaN층의 상부 일부에 위치하며, 평면상 사각형의 테두리를 이루는 p-GaN 패턴층과, 상기 p-GaN 패턴층의 상부일부, 상기 p-GaN층의 안쪽에 위치하는 측벽 사이에서 노출된 AlGaN층 및 상기 p-GaN 패턴층의 외측 둘레에서 이격되어 위치하는 AlGaN층의 일부를 노출시키는 유전막과, 상기 p-GaN 패턴층의 상부일부 및 상기 p-GaN층의 안쪽 하부에 위치하는 AlGaN층에 접촉되는 애노드 오믹 금속층과, 상기 p-GaN 패턴층의 둘레에 이격되어 위치하는 AlGaN층에 접촉되는 캐소드 오믹 금속층을 포함한다.
본 발명의 실시예에서, 상기 애노드 오믹 금속층은 측면방향으로 확장되어,
상기 p-GaN 패턴층과 상기 캐소드 오믹 금속층의 사이에 위치하는 상기 유전막상에 위치하여, 필드 플레이트를 이룰 수 있다.
본 발명의 실시예에서, 상기 AlGaN층은, AlxGa1-xN이고, x는 0.1 내지 0.4이며, 두께는 10 내지 40nm일 수 있다.
본 발명의 실시예에서, 상기 p-GaN 패턴층은, p-형 불순물이 1017~1019cm-3의 농도로 도핑된 것일 수 있다.
본 발명의 실시예에서, 상기 이차원 전자가스층은, 9x1012cm-2 이상의 밀도 및 1900 cm2/Vsec 이상의 이동도를 가질 수 있다.
또한, 본 발명의 다른 측면에 따른 반도체 소자 제조방법은, a) GaN층의 상부에 AlGaN층과 p-GaN층을 순차적으로 성장시켜, GaN층에 이차원 전자가스층을 형성하는 단계와, b) 상기 p-GaN층을 패터닝하여 평면상 사각형 테두리를 이루는 p-GaN 패턴을 형성하는 단계와, c) 상기 p-GaN 패턴층과 AlGaN층의 상부전면에 유전막을 증착하고, 패터닝하여 상기 p-GaN 패턴층의 상부일부, 상기 p-GaN층의 안쪽에 위치하는 측벽 사이에서 노출된 GaN층 및 상기 p-GaN 패턴층의 외측 둘레에서 이격되어 위치하는 AlGaN층의 일부를 노출시키는 단계와, d) 금속을 증착하고 선택적 패터닝하거나, 리프트 오프법으로 상기 p-GaN 패턴층의 상부일부 및 상기 p-GaN층의 안쪽 하부에 위치하는 AlGaN층에 접촉되는 애노드 오믹 금속층과, 상기 p-GaN 패턴층의 둘레에 이격되어 위치하는 AlGaN층에 접촉되는 캐소드 오믹 금속층 형성하는 단계를 포함한다.
본 발명의 실시예에서, 상기 AlGaN층은, AlxGa1-xN이고, x는 0.1 내지 0.4이며, 10 내지 40nm의 두께로 성장시킬 수 있다.
본 발명의 실시예에서, 상기 d) 단계는, 상기 유전막의 상부에 위치하는 애노드 오믹 금속층이, 상기 p-GaN 패턴층을 지나 상기 캐소드 오믹 금속층과의 사이 영역까지 이르도록하여 필드 플레이트를 형성할 수 있다.
본 발명의 실시예에서, 상기 p-GaN 패턴층은, p-형 불순물이 1017~1019cm-3의 농도로 도핑된 것일 수 있다.
본 발명의 실시예에서, 상기 이차원 전자가스층은, 9x1012cm-2 이상의 밀도 및 1900 cm2/Vsec 이상의 이동도인 것일 수 있다.
본 발명 반도체 소자 및 그 제조방법은, 애노드의 중앙에 오믹접합을 형성하여, 전류구동력을 높여 순방향 동작에서 정류효율을 높일 수 있는 효과가 있다.
또한, 본 발명은 스위칭 동작에서 리버스 리커버리를 줄여, 열에 의한 손실을 감소시키고, 시간상수의 값을 줄여 고속 및 고주파 동작이 가능한 효과가 있으며, 따라서 고주파 RF신호를 DC로 변환하는 동작에서, 정류 효율을 높일 수 있는 효과가 있다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 단면 구성도이다.
도 2 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조공정 수순 단면도이다.
도 10은 본 발명과 종래 반도체 소자의 I-V 특성을 비교한 그래프이다.
도 11은 본 발명과 종래기술의 컨덕턴스-전압(conductance-V) 특성을 비교한 그래프이다.
도 12는 본 발명과 종래기술의 스위칭 특성 비교 그래프이다.
도 13은 본 발명과 종래 반도체 소자를 각각 간단한 렉테나(rectenna)회로에 적용한 상태에서 RF-DC 변환 효과를 비교한 그래프이다.
도 14는 본 발명과 종래 반도체 소자를 간단한 렉테나 회로에 적용한 상태에서, 입력 RF 전력에 따른 RF-DC 변환효율을 비교한 그래프이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성요소는 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성요소의 비율은 과장되거나 축소될 수 있다.
'제1', '제2' 등의 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 상기 구성요소는 위 용어에 의해 한정되어서는 안 된다. 위 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 '제1구성요소'는 '제2구성요소'로 명명될 수 있고, 유사하게 '제2구성요소'도 '제1구성요소'로 명명될 수 있다. 또한, 단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. 본 발명의 실시예에서 사용되는 용어는 다르게 정의되지 않는 한, 해당 기술분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하에서는, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자 및 그 제조방법에 대하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 단면 구성도이다.
도 1을 참조하면 본 발명 반도체 소자는, GaN층(12)의 상부에 위치하는 AlGaN층(13)과, 상기 GaN층(12)의 상부측에 형성되는 이차원 전자가스층(15)과, 상기 AlGaN층(13)의 상부에 각각 소정 거리 이격되어 위치하는 한 쌍의 p-GaN 패턴층(14)과, 상기 AlGaN층(13)과 상기 p-GaN 패턴층(14)의 상부에 위치하되, 상기 p-GaN 패턴층(14)의 일부, p-GaN 패턴층(14) 사이의 AlGaN층(13) 및 상기 두 p-GaN 패턴층(14)의 외측으로 이격된 AlGaN층(13)의 일부를 노출시키는 유전막(16)과, 상기 노출된 p-GaN 패턴층(14)과 p-GaN 패턴층(14) 사이의 AlGaN층(13)의 상부에 접하는 애노드 오믹 금속층(18)과, 상기 두 p-GaN 패턴층(14) 외측에서 노출되는 AlGaN층에 접하는 캐소드 오믹 금속층(19)과, 상기 애노드 오믹 금속층(18)과 캐소드 오믹 금속층(19)의 상부 일부를 노출시키는 절연층(20)과, 상기 애노드 오믹 금속층(18)과 캐소드 오믹 금속층(19) 각각에 접하는 애노드 전극(21) 및 캐소드 전극(22)과, 상기 애노드 전극(21)과 캐소드 전극(22)의 사이에 위치하는 절연막(23)을 포함하여 구성된다.
이하, 상기와 같이 구성되는 본 발명의 구성과 작용에 대하여, 본 발명의 제조공정 수순 단면도인 도 2 내지 도 9를 참조하여 보다 상세히 설명한다.
먼저, 도 2에 도시한 바와 같이, 기판(10)의 상부에 순차적으로, 버퍼층(11), GaN층(12), AlGaN층(13), p-GaN층(14)을 형성한다.
상기 기판(10)은 GaN층(12)을 성장시키기 위해 희생하도록 사용되는 것으로, 실리콘 기판, 사파이어 기판 또는 SiC 기판을 사용할 수 있다.
상기 열겨된 기판들에 직접 GaN층(12)을 성장시키는 경우, 격자상수의 차이와 열팽창계수의 차이에 의해 응력이 기판(10)과 에피층인 GaN층(12) 사이에 발생한다.
이러한 응력에 의해 전체적으로 기판까지 휘어지고 심한 경우 크랙이 발생하게 되므로 이를 에피성장의 과정에서 버퍼층(11)을 형성하여, 격자상수 및 열팽창계수의 차이를 최대한 줄일 수 있다.
버퍼층(11)으로는 저온 GaN, AlxGa1-xN, GaN/AlxGa1-xN 초격자층을 사용할 수 있다.
버퍼층(11)의 상부에는 GaN층(12)을 형성한다. 이때의 GaN층(12)은 도핑되지 않은(Undoped) 것으로 한다.
GaN층(12)의 상부에 AlGaN층(13)을 성장시킨다. 이때 AlGaN층(13)은 AlxGa1-xN로 구성된다. 여기에서 Al의 함량인 x에 의해 조절되는 AlxGa1-xN 에피층을 스페이서층이라고 부르며 이하 간략하게 표기하기 위해 본 발명의 설명에서는 AlGaN층(13)으로 기술한다.
AlGaN(13)층의 상부에는 p-형 불순물이 1017~1019cm-3으로 도핑된 p-GaN층(14)을 형성한다. 앞서 도 1을 참조하여 설명한 p-GaN 패턴층(14)은 p-GaN층(14)을 선택적 식각공정으로 패터닝한 것으로, 동일한 부호를 사용하였다.
그 다음, 상기 GaN층(12)에 이차원 전자가스층(15)을 형성하기 위한 AlGaN층(13)의 Al의 함량(x)은 0.1~0.4의 범위에서 제어하고, 두께는 10~40nm로 하여, 운반자의 채널층인 이차원 전자가스층(15)의 밀도와 이동도를 조절할 수 있다.
따라서 GaN층(12)/AlxGa1-xN층(13) 사이에 GaN층(12)측으로 이차원 전자가스층(2DEG, 15)이 형성되어 소자제작을 위한 HEMT 에피구조가 완성된다.
본 발명에서 2DEG층 전자의 밀도는 9x1012cm-2 이상, 이동도는 1900 cm2/Vsec이상의 수준인 것으로 한다.
그 다음, 도 3에 도시한 바와 같이, 기판(10)과 버퍼층(11)을 제거하고, 상기 p-GaN층(14)을 패터닝하여 상호 소정거리 이격되는 한 쌍의 p-GaN 패턴층(14)을 형성한다.
단면도 상에서 p-GaN 패턴층(14)은 이격된 두 패턴으로 보이지만 평면상에서는 정사각 또는 직사각형의 패턴이 된다.
p-GaN 패턴층(14)은 특정한 선폭(Wa-pn)으로 형성되고, 사이의 간격은 Wa-o로 정의될 수 있다.
그 다음, 도 4에 도시한 바와 같이 상기 p-GaN 패턴층(14)과 AlGaN층(13)의 상부전면에 유전막(16)을 증착한다.
상기 유전막(16)은 SiO2 또는 Si3N4 박막을 사용하며, 두께는 30~200nm 수준으로 조절한다. 유전막(16)은 표면을 안정화하여 전류 붕괴(current collapse) 현상을 해소시키고, 쇼트키 접촉의 특성을 일정하게 유지한다.
유전막(16)의 표면 처리는 "S.H. Moon, H.J. Ahn, J.S. Lee, K.H. Shim, J.W. Yang, “The Effect of Plasma Anodization on AlGaN/GaN HEMT,” J. Korean Physical Society, Vol. 51, pp. S258-S261 (2007)"에 기재된 방법을 사용할 수 있다.
WBG 반도체 표면의 불안정한 상태는 전기적인 특성이 동작하는 가운데 변화하게 함으로 계면 및 표면에 대한 패시베이션(passivation)과 박막증착에 의한 패시베이션은 안정한 소자를 제작하는데 매우 중요하다.
반도체 표면에 존재하는 원자결함이나 트랩(trap)들은 반도체에 인가되는 전압에 따라 운반자를 포획하거나 방출하는 형상을 일으키게 되고, 그로 인하여 소자에 흐르는 전류밀도가 변화하게 된다.
그 다음, 도 5에 도시한 바와 같이 상기 증착 및 표면처리된 유전막(16)을 사진식각 등의 선택적 식각공정을 통해 패터닝한다.
유전막(16)의 패터닝에 의해 노출되는 영역은 단면상 한 쌍의 p-GaN 패턴층(14)의 상부일부와, p-GaN 패턴층(14) 사이의 애노드 오픈영역(17a), p-GaN 패턴층(14)의 외측으로 이격되어 캐소드가 형성되는 캐소드 오픈영역(17b, 17c)이다.
이때, p-GaN 패턴층(14)의 안쪽 측면에는 측벽(16a)이 형성되도록 한다.
그 다음, 도 6에 도시한 바와 같이 금속을 증착하고, 패터닝하여 상기 애노드 오픈영역(17a)에서 p-GaN 패턴층(14)의 상부일부와, p-GaN 패턴층(14) 사이의 AlGaN층(13)에 접하는 애노드 오믹 금속층(18)을 형성함과 아울러 상기 캐소드 오픈영역(17b, 17c)에서 AlGaN층(13)에 접하는 캐소드 오믹 금속층(19)을 형성한다.
상기 애노드 오믹 금속층(18)과 캐소드 오믹 금속층(19)을 형성하기 위한 금속박막은 Ti, Ni, Al, Pt, Pd, Au, Mo, Ta 등의 금속을 단일층 내지는 Ti/Ni/Ti/Al, Ti/Ai/Ni/Au과 같이 2개 이상의 복합층으로 구성하여 사용할 수 있다.
금속박막 패턴이 형성되면 800oC 이상의 고온에서 열처리하여 오믹접촉을 형성 한다.
특히 애노드 오믹 금속층(18)은 면적을 넓게 형성하여, 상기 p-GaN 패턴층(14)의 상부측을 지나 상기 캐소드 오믹 금속층(19)을 향해 확장되어 필드플레이트(18a)를 형성하는 것으로 한다.
상기 애노드 오믹 금속층(18)과 캐소드 오믹 금속층(19)을 형성하는 공정은, 리프트 오프(lift-off) 공정으로 대체될 수 있다. 이 경우는 리프트 오프용 포토레지스트 패턴을 형성하기 위한 리소그래피를 해야 하고, 오믹금속을 증착하고, 솔벤트 용액으로 리프트 오프 시키는 공정을 사용할 수 있다.
오믹접합에 대한 사전연구의 사례로 "Joo-Young Jeong, V. Janardhanam, Hyung-Joong Yun, Ji-Hyun Lee, Jae-Yeon Kim, Kyu-Hwan Shim, Chel-Jong Choi, “Carrier Transport Mechanism of Ni/Ag Schottky Contacts to n-type GaN Grown on Si (111) Substrate”, Japanese Journal of Applied Physics, Vol. 53, pp. 08NH01(2014)"가 있다. 정전류가 흐를 때 발생하는 열을 최소화하려면 접촉저항을 줄여야 하고, 또한 전기적인 충격과 열적인 충격으로부터 소자가 안정한 동작을 하기 위해서 우선적으로 접촉저항이 낮고 물리적으로 안정한 전자 이동(electro-migration)에 강한 금속접합이 중요하다.
그 다음, 도 7에 도시한 바와 같이, 절연층(20)을 증착하고, 패터닝하여 상기 애노드 오믹 금속층(18)과 캐소드 오믹 금속층(19)의 상부 일부를 노출시킨다. 이때 절연층(20)은 SiO2를 사용할 수 있다.
그 다음, 도 8에 도시한 바와 같이, 두께가 2~4 um인 금속박막을 증착하여 패턴을 만들고 식각하여 상기 애노드 오믹 금속층(18)과 캐소드 오믹 금속층(19) 각각에 접속되는 애노드 전극(21)과 캐소드 전극(22)을 형성한다.
애노드 전극(21)과 캐소드 전극(22)을 형성하기 위한 금속은, Ai, Ti/Al, Ni/Au, Ti/Al/Ni/Au와 같이 다양한 금속 소재를 단일층 내지는 다층으로 조합하여 이용할 수 있다.
그 다음, 도 9에 도시한 바와 같이 절연막(23)을 증착하고 패터닝하여, 애노드 전극(21)과 캐소드 전극(22)의 상부 일부를 노출시키는 절연막 패턴을 형성한다.
이때 절연막(23)은 Si3N4를 사용할 수 있다.
이와 같이 제조된 본 발명의 반도체 소자는, 애노드의 중심에서 애노드 오믹 금속층(18)과 AlGaN층(13) 사이이에 오믹 접합이 이루어지며, 애노드 오믹 접합의 가장자리 둘레에는 p-GaN 패턴층(14)과 하부의 이차원 전자가스층(15) 사이에 pn접합이 위치하게 된다.
캐소드는 애노드와 일정한 간격(Lfp)을 두고 오믹 접합으로 형성되어 있으며, 이러한 구조에 의해 항복전압을 조절할 수 있다.
상기 유전막(16)의 두께와 필드 플레이트(18a)의 길이를 조절하여 항복전압을 증가시키고, 신뢰성을 향상시킬 수 있다.
애노드 폭(Wa, Wa-o와 Wa-pn의 합)과 캐소드 폭(Wc)은 전류구동의 절대치와 비례한다.
pn 접합 폭(Wa-pn)은 공핍영역으로 Von을 조절한다.
필드 플레이트(18a)의 길이(LFP)는 항복전압과 소자의 신뢰성과 연계된다. 이러한 소자의 구조를 이용하여 사용하는 용도 및 회로에 따라 소자의 항복전압은 넓은 영역을 수십 V 내지 수 kV의사이로 조절할 수 있다.
항복전압과 온전압을 p-GaN 패턴층(14)에 의한 pn 접합으로 제어하고, VF, IF 특성은 오믹접합되는 HEMT 구조의 이차원 전자가스층(2DEG, 15)에 의해 제어된다.
HEMT 구조에서 AlGaN층의 x값과 두께를 조절하여 이차원 전자가스층(15)의 농도와 이동도를 제어하여 VF를 최소화 할 수 있다.
또한, 애노드에 쇼트키 접합이 필요 없고 pn 접합이 가장자리 테두리에 위치하므로 고전압에 대한 안정성과 장기적인 소자동작에 대한 신뢰성이 개선된다.
이와 같은 본 발명의 특징을 종래기술과 비교하여 설명하면 다음과 같다.
도 10은 본 발명과 종래 반도체 소자의 I-V 특성을 비교한 그래프이다.
도 10을 참조하면, 종래의 기술에 비해 본 발명은 VF와 누설전류가 작고, 항복전압과 IF는 큰 특징이 있다.
이는 상기 p-GaN 패턴층(14)과 이차원 전자가스층(15) 사이에 형성된 p-n 접합에 의해 턴온 전압(Von)은 0.5V 이하가 되며, 애노드의 중앙에 위치한 오믹접합에 의해 전류구동력을 높여 순방향 동작에서 작은 온저항(Ron)을 가지기 때문에 정류효율을 극대화 할 수 있다.
이와 같은 본 발명의 애노드의 구조로 소자의 전류구동 능력은 100mA/mm 이상, 온저항(Ron)은 5mΩcm2 이하가 된다.
도 11은 본 발명과 종래기술의 컨덕턴스-전압(conductance-V) 특성을 비교한 그래프이다.
도 11을 참조하면, 본 발명은 낮은 순방향 전압부터 컨덕턴스가 증가하여 높은 값에서 포화되는 특성을 보인다. 이로써 본 발명은 입력 전력이 낮은 구동 상황에서도 정류효율을 충분히 나타낼 수 있다.
예를 들어 종래의 기술은 1V 이상의 증가한 전압에서 증가하여 0.2S 이하의 컨덕턴스를 얻을 수 있으나, 본 발명은 0.5V의 이하의 전압에서 증가하여 0.4S 이상의 컨덕턴스를 얻을 수 있다.
도 12는 본 발명과 종래기술의 스위칭 특성 비교 그래프이다.
도 12를 참조하면, 본 발명은 스위칭시 Qrr이 작아서 열로 인한 손실을 감소시키고, 더 작은 시간상수(τ)는 고속 고주파 동작을 가능하게 한다.
정전용량(Coff)을 0.1~1pF/mm 이하로 하고, 온저항(Ron)을 100~1000Ω 수준으로 제어하여 컷오프(cut-off) 주파수(ft)를 1~20GHz 대역 이상으로 높일 수 있다.
이러한 본 발명의 특징은 고주파 동작에 있어서 정류효율을 높이는데 매우 결정적인 장점으로 부각된다.
도 13은 본 발명과 종래 반도체 소자를 각각 간단한 렉테나(rectenna)회로에 적용한 상태에서 RF-DC 변환 효과를 비교한 그래프이다.
도 13을 참조하면, 주파수에 따른 종래의 기술에 비해 본 발명은 주파수가 높은 고주파에서 더 높은 RF-DC 변환효율(Conversion efficiency)를 가능하게 한다.
HEMT 구조의 2DEG의 높은 이동도의 운반자는 고주파 저전압에서도 높은 컨덕션(conduction)으로 동작하는 원인을 제공한다. 예를 들어 종래의 기술은 RF-DC 전전환효율이 최대 60%선인데 비하여 본 발명은 70%대의 효율로 동작하여 약 10% 정도 더 높은 효과를 제공할 수 있다.
도 14는 본 발명과 종래 반도체 소자를 간단한 렉테나 회로에 적용한 상태에서, 입력 RF 전력에 따른 RF-DC 변환효율을 비교한 그래프이다.
이에 도시한 바와 같이 본 발명은 높은 입력 전력까지 더 높은 RF-DC 변환효율(Conversion efficiency)을 나타낸다. 예로써 고효율 동작에 유효한 입력 RF 전력도 종래의 기술은 0~2W 정도로 낮은데 비하여, 본 발명의 경우 0~10W 이상으로 동작영역이 매우 증대된다.
이로써 본 발명에 의한 신소자는 고주파-고전력 정류기 응용에 있어서 매우 유용한 장점을 제공할 수 있다.
앞서 설명한 도 13과 도 14의 비교결과에서 확인할 수 있는 바와 같이 본 발명은 HEMT 구조의 2DEG의 높은 이동도의 운반자에 의해 고주파 및 고전압에서 높은 컨덕션으로 정류소자의 동작에 대한 원인을 제공한다.
이는 동급의 렉테나(Rectenna) 회로에 있어서 효율을 높이고 수동소자의 크기를 축소시키므로 고출력 렉테나 시스템의 부피를 최소화 할 수 있게 한다.
본 발명의 UHFR(Ultra High Frequency Rectifier) 소자는 성능과 장점은 고속으로 동작하는 고주파-고전력의 무선충전회로에 필수적이라 할 수 있다.
이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 청구범위에 의해서 정해져야 할 것이다.
10:기판 11:버퍼층
12:GaN층 13:AlGaN층
14:p-GaN(패턴)층 15:이차원 전자가스층
16:유전막 18:애노드 오믹 금속층
19:캐소드 오믹 금속층 20:절연층
21:애노드 전극 22:캐소드 전극
23:절연막

Claims (10)

  1. 상부측에 이차원 전자가스층이 형성된 GaN층;
    상기 GaN층의 상부전면에 위치하는 AlGaN층;
    상기 AlGaN층의 상부 일부에 위치하며, 평면상 사각형의 테두리를 이루는 p-GaN 패턴층;
    상기 p-GaN 패턴층의 상부일부, 상기 p-GaN 패턴층의 안쪽에 위치하는 측벽 사이에서 노출된 AlGaN층 및 상기 p-GaN 패턴층의 외측 둘레에서 이격되어 위치하는 AlGaN층의 일부를 노출시키는 유전막;
    상기 p-GaN 패턴층의 상부일부 및 상기 p-GaN 패턴층의 안쪽 하부에 위치하는 AlGaN층에 접촉되는 애노드 오믹 금속층;
    상기 p-GaN 패턴층의 둘레에 이격되어 위치하는 AlGaN층에 접촉되는 캐소드 오믹 금속층; 및
    상기 애노드 오믹 금속층과 상기 캐소드 오믹 금속층 각각의 상부에 접하는 애노드 전극과 캐소드 전극을 포함하되,
    상기 애노드 오믹 금속층은 측면방향으로 확장되어,
    상기 p-GaN 패턴층과 상기 캐소드 오믹 금속층의 사이에 위치하는 상기 유전막상에 위치하여, 필드 플레이트를 이루는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 AlGaN층은,
    AlxGa1-xN이고, x는 0.1 내지 0.4이며, 두께는 10 내지 40nm인 것을 특징으로 하는 반도체 소자.
  4. 제1항 또는 제3항에 있어서,
    상기 p-GaN 패턴층은,
    p-형 불순물이 1017~1019cm-3의 농도로 도핑된 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 이차원 전자가스층은,
    9x1012cm-2 이상의 밀도 및 1900 cm2/Vsec 이상의 이동도인 것을 특징으로 하는 반도체 소자.
  6. a) GaN층의 상부에 AlGaN층과 p-GaN층을 순차적으로 성장시켜, GaN층에 이차원 전자가스층을 형성하는 단계;
    b) 상기 p-GaN층을 패터닝하여 평면상 사각형 테두리를 이루는 p-GaN 패턴층을 형성하는 단계;
    c) 상기 p-GaN 패턴층과 AlGaN층의 상부전면에 유전막을 증착하고, 패터닝하여 상기 p-GaN 패턴층의 상부일부, 상기 p-GaN 패턴층의 안쪽에 위치하는 측벽 사이에서 노출된 GaN층 및 상기 p-GaN 패턴층의 외측 둘레에서 이격되어 위치하는 AlGaN층의 일부를 노출시키는 단계;
    d) 금속을 증착하고 선택적 패터닝하거나, 리프트 오프법으로 상기 p-GaN 패턴층의 상부일부 및 상기 p-GaN 패턴층의 안쪽 하부에 위치하는 AlGaN층에 접촉되는 애노드 오믹 금속층과, 상기 p-GaN 패턴층의 둘레에 이격되어 위치하는 AlGaN층에 접촉되는 캐소드 오믹 금속층 형성하는 단계; 및
    상기 애노드 오믹 금속층과 상기 캐소드 오믹 금속층의 상부 각각에 애노드 전극과 캐소드 전극을 형성하는 단계를 포함하되,
    상기 d) 단계는,
    상기 유전막의 상부에 위치하는 애노드 오믹 금속층이, 상기 p-GaN 패턴층을 지나 상기 캐소드 오믹 금속층과의 사이 영역까지 이르도록하여 필드 플레이트를 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제6항에 있어서,
    상기 AlGaN층은,
    AlxGa1-xN이고, x는 0.1 내지 0.4이며, 10 내지 40nm의 두께로 성장시키는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 삭제
  9. 제6항에 있어서,
    상기 p-GaN 패턴층은,
    p-형 불순물이 1017~1019cm-3의 농도로 도핑된 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제6항에 있어서,
    상기 이차원 전자가스층은,
    9x1012cm-2 이상의 밀도 및 1900 cm2/Vsec 이상의 이동도인 것을 특징으로 하는 반도체 소자 제조방법.
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