CN216354231U - 一种高耐压双p型夹层功率pin肖特基二极管器件 - Google Patents

Abstract

本实用新型涉及一种高耐压双P型夹层功率PIN肖特基二极管器件，包括衬底、位于衬底上的缓冲层以及依次层叠于缓冲层上的沟道层、势垒层组成的异质结，还包括夹于异质结上下两侧的P‑GaN区域、与P‑GaN区域直接接触并与异质结隔着氧化物介质层的凹陷阳极、阴极、钝化层；其中，沿厚度方向上，凹陷阳极一直延伸至P‑GaN区域之下的缓冲层区域内；沿长度方向上，位于异质结上下两侧的P‑GaN区域都从凹陷阳极的侧面起始并向阴极方向延伸。本实用新型能够克服现有技术中不足，获得低导通电阻、低开启电压、高击穿电压和低泄漏电流，满足了实际应用需求。

Description

一种高耐压双P型夹层功率PIN肖特基二极管器件

技术领域

本实用新型涉及半导体技术领域，特别是涉及一种高耐压双P型夹层功率PIN肖特基二极管器件。

背景技术

半导体，指常温下导电性能介于导体与绝缘体之间的材料。半导体在收音机、电视机以及测温上有着广泛的应用。如二极管就是采用半导体制作的器件。半导体是指一种导电性可受控制，范围可从绝缘体至导体之间的材料。

在半导体领域中，肖特基二极管(SBD)是一种热载流子二极管，利用金属与半导体之间接触形成的金属-半导体异质结，从而能够对器件施加反向偏压时所形成的肖特基势垒具有一定程度地阻断作用。肖特基二极管的开关频率高且正向压降低，主要应用于低压、大电流输出的情况下用以高频整流，但是缺乏高耐压的特性，从而极大的限制其应用的场景。

实用新型内容

为了解决上述问题，本实用新型的目的是提供一种能够克服现有技术中不足，获得低导通电阻、低开启电压、高击穿电压和低泄漏电流的高耐压双P型夹层功率PIN肖特基二极管器件。

一种高耐压双P型夹层功率PIN肖特基二极管器件，包括衬底、位于衬底上的缓冲层以及依次层叠于缓冲层上的沟道层、势垒层组成的异质结，还包括夹于异质结上下两侧的P-GaN区域、与P-GaN区域直接接触并与异质结隔着氧化物介质层的凹陷阳极、阴极、钝化层；其中，沿厚度方向上，凹陷阳极一直延伸至P-GaN区域之下的缓冲层区域内；沿长度方向上，位于异质结上下两侧的P-GaN区域都从凹陷阳极的侧面起始并向阴极方向延伸。

另外，根据本实用新型提供的高耐压双P型夹层功率PIN肖特基二极管器件，还可以具有如下附加的技术特征：

进一步地，所述P-GaN区域包括设于所述异质结上部的上层P型层，以及设于所述异质结下部的下层P型层；其中，所述上层P型层及所述下层P型层的厚度为20～120nm，长度为2～5μm。

进一步地，所述沟道层的厚度为10～25nm；所述势垒层的厚度为20～30nm，Al含量为20％～30％。

进一步地，所述缓冲层为GaN缓冲层，其厚度为2～5μm；所述下层P型层通过F+离子源注入缓冲层中形成，上层同理。

进一步地，所述氧化物介质层选用HfO2、Al2O3或TiO2，其厚度为30～60nm。

进一步地，所述凹陷阳极的凹陷深度为500～700nm。

进一步地，所述钝化层设于所述凹陷阳极与阴极之间。

进一步地，所述钝化层包括SiNx、SiO2、HfO2或Al2O3。

进一步地，所述衬底包括Si、蓝宝石或SiC。

进一步地，所阴极和势垒层之间的接触为欧姆接触；其中，该欧姆接触选用Ti/Al/Ni/Au合金、Ti/Al/Mo/Au合金或Ti/Al/Ti/TiN合金。

根据本实用新型提出的高耐压双P型夹层功率PIN肖特基二极管器件，包括衬底、位于衬底上的缓冲层以及依次层叠于缓冲层上的沟道层、势垒层组成的异质结，还包括夹于异质结上下两侧的P-GaN区域、与P-GaN区域直接接触并与异质结隔着氧化物介质层的凹陷阳极、阴极、钝化层；其中，沿厚度方向上，凹陷阳极一直延伸至P-GaN区域之下的缓冲层区域内；沿长度方向上，位于异质结上下两侧的P-GaN区域都从凹陷阳极的侧面起始并向阴极方向延伸。本实用新型能够克服现有技术中不足，获得低导通电阻、低开启电压、高击穿电压和低泄漏电流，满足了实际应用需求。

附图说明

图1为本实用新型实施例提供的高耐压双P型夹层功率PIN肖特基二极管器件的结构示意图；

图2为本实用新型实施例提供的高耐压双P型夹层功率PIN肖特基二极管器件的工作状态示意图；

图3为本实用新型实施例提供的高耐压双P型夹层功率PIN肖特基二极管器件的击穿状态示意图；

图4为本实用新型实施例提供的高耐压双P型夹层功率PIN肖特基二极管器件的形成流程图；

图5为本实用新型实施例提供的高耐压双P型夹层功率PIN肖特基二极管器件的正向I-V特性图；

图6为本实用新型实施例提供的高耐压双P型夹层功率PIN肖特基二极管器件的击穿电压。

如下具体实施方式将结合上述附图进一步说明本实用新型。

具体实施方式

为使本实用新型的目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。附图中给出了本实用新型的若干实施例。但是，本实用新型可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本实用新型的公开内容更加透彻全面。

需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”以及类似的表述只是为了说明的目的，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

另外，使用诸如“第一”、“第二”等术语描述各个元件、区域、区段等，并非意在进行限制。使用“厚度方向上”理解为表示垂直于半导体材料或载体的表面范围延伸的方向或范围。本说明书中“长度方向上”特定理解为阳极指向阴极或阴极指向阳极的方向。使用的“具有”、“含有”、“包含”、“包括”等是开放式术语，表示存在所陈述的元件或特征，但不排除额外的元件或特征。除非上下文明确做出不同表述。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

如图1至图6所示，基于上述问题，本实用新型实施例公开了一种高耐压双P型夹层功率PIN肖特基二极管器件，包括衬底5和布置于衬底5上的缓冲层3。衬底5可以采用Si衬底、蓝宝石衬底或SiC衬底。缓冲层3优选GaN缓冲层，GaN缓冲层的厚度为2～5μm，优选地，GaN缓冲层的厚度为3μm。

在图1所示的实施例中，下层P型层7，以及沟道层4和势垒层2构成的异质结布置于缓冲层3的部分表面。沟道层4优选GaN沟道层，GaN沟道层的厚度为10～25nm。在优选实施例中，势垒层2优选AlGaN势垒层，其中Al组分为20％～30％，厚度为20～30nm。在下层P型层一侧对异质结进行刻蚀，外延生长氧化物介质层8，选用HfO2层、Al2O3层或TiO2层，其厚度为30～60nm。上层P型层6布置于氧化物介质层8、势垒层2的表面，上层P型层6与下层P型层7的厚度均为20～120nm，长度均为2～5μm。该双P型夹层既能够在二极管器件正向偏置时实现与势垒层2与沟道层4之间的2DEG通道的导通，又能在反向偏置时通过增加耗尽区的厚度有助实现更高的击穿电压。

该二极管器件还包括凹陷阳极9、阴极10和钝化层1。凹陷阳极9布置于上层P型层6一侧，通过刻蚀凹陷达到下层P型层7的深度，为500～700nm，其与缓冲层3形成肖特基接触。在2DEG沟道导通电流之外，凹陷阳极9与缓冲层3、沟道层4、势垒层2形成肖特基势垒二极管。同时，下层P型层7也与缓冲层3、沟道层4、势垒层2形成PIN二极管。钝化层1、阴极10布置于势垒层2之上。阴极10通过钝化层1与凹陷阳极9形成隔离。

阴极10和势垒层2之间的接触为欧姆接触。优选地，该欧姆接触选用Ti/Al/Ni/Au合金、Ti/Al/Mo/Au合金或Ti/Al/Ti/TiN合金。优选地，凹陷阳极9的肖特基接触选用Ni/Au合金。

图2是优选实施例的二极管器件处于正向导通工作状态的示意图。该工作状态中，凹陷阳极接正电压，阴极接负电压，PN结处于正向导通状态，空间电荷区减小，降低了导通电阻，提高了正向输出电流。同时，凹陷阳极与GaN缓冲层形成的肖特基势垒受正向偏压的影响降低，以2DEG通道为主的多条导电通道开启。参见图5的器件正向I-V特性图，在施加正向偏压为1V时，器件开启，并在之后导通电流随电压增加逐步增加。当正向偏压为3V时，得到电流密度为85.4mA/mm。

图3为优选实施例的二极管器件处于击穿状态的示意图。凹陷阳极接负电压，阴极接正电压，PN结处于反向截止状态，同时受反向偏压影响，阳极边界的肖特基势垒升高。对于势垒层与沟道层之间的2DEG通道，夹在两侧的P型层实现反偏、耗尽区变宽；对于由凹陷阳极、低掺杂缓冲层、高掺杂势垒层沟道层构成的肖特基势垒二极管而言，势垒变高；对于由重掺杂下层P型层、低掺杂缓冲层、高掺杂势垒层沟道层构成的PIN二极管而言，耗尽区变宽。这些方面在击穿特性上实现互补，大大提高了器件的耐压特性。如图6所示，该状态下，二极管器件的击穿电压可高达2500V。

功率器件的优值FOM定义为：

其中，Bv是器件的击穿电压，R_ON是器件的特征导通电阻。高的击穿电压，小的特征导通电阻是功率器件所追求的目标。上述优选实施例获得的优值FOM高达28.63GW·cm-2。

本实用新型提供的高耐压双P型夹层功率PIN肖特基二极管器件在使用AlGaN/GaN异质结构造二维电子气沟道的前提下，也使用了凹陷阳极，且为获得好的反向耐压效果，于AlGaN/GaN异质结与凹陷阳极金属界面处增设一块氧化物介质层。在AlGaN/GaN异质结的上下表面使用P-GaN构建与N型AlGaN/GaN的双向PN结，P-GaN与凹陷阳极的金属直接接触。其作用机理如下：

在施加正向偏置电压的情况下，电子从阴极进入器件后优先在2DEG沟道中传输。在到达临近凹陷金属阳极的氧化物介质层边界时，电子移动的主方向从水平更改为竖直，分别向上、向下依靠P-GaN与AlGaN、P-GaN与GaN形成的PN结到达两个P-GaN区域，进而继续移动到阳极，实现电流通路。

在施加反向偏置电压的情况下，由于氧化物介质层的存在，相较于普通的肖特基金属-半导体接触电子更不容易通过，电子优先沿水平方向到达P-GaN区。在P-GaN与AlGaN和GaN构成的PN结中，由于P-GaN相较之下厚度更大且掺杂浓度更低，所以在P-GaN中形成更大宽度的耗尽区，从而有效阻碍电子向阴极的移动。而在P-GaN之下的缓冲层，对于传统的肖特基二极管而言存在着漏电的现象。此处由于在结构上引入了凹陷阳极金属-低掺杂GaN缓冲层-高掺杂AlGaN/GaN层的SBD结构与P-GaN-低掺杂GaN缓冲层-高掺杂AlGaN/GaN层的PIN结构，两者相当于在普通AlGaN/GaN SBD的基础上多引入了一个反接的普通SBD器件与PIN二极管器件，共同承担因缓冲层流过漏电流而导致的过早击穿现象。

基于上述二极管器件，参见图4，本实用新型一优选实施例还提供了该器件的制备过程，该制备过程工艺流程简单，可行性高，制备的器件稳定性良好。该过程包括：

在衬底上依次外延生长缓冲层和沟道层。在一优选实施例中，衬底选用蓝宝石衬底。具体地，首先，清洗蓝宝石衬底5。将衬底依次置于丙酮、乙醇、去离子水中各超声10分钟，取出后用去离子水进行冲洗，最后用N 2吹干，去除衬底表面的污染物。然后选用MOCVD技术生长厚度为3μm的GaN缓冲层3。

接着，采用离子注入机将F+离子源直接注入GaN缓冲层3的选定表面，注入能量为11keV，注入剂量为2×10 18cm-2，注入角度为正8°，在GaN缓冲层的特定区域形成下层P型层7。

之后，继续用MOCVD工艺依次生长厚度为10～25nm的GaN沟道层4、厚度为20～30nm的AlGaN势垒层2，形成AlGaN/GaN异质结。其中，AlGaN势垒层2的Al组分为20％～30％。

采用感应耦合等离子体刻蚀(ICP)工艺对外延片选定区域进行刻蚀至下层P型层7的表面。

在刻出的凹槽中生长氧化物介质层8，优选地，选用PEALD工艺在凹槽内生长45nm的Al2O3作为介质层。

然后继续用MOCVD工艺依次生长厚度为20～120nm的GaN层，然后采用感应耦合等离子体刻蚀(ICP)工艺对外延片选定区域进行刻蚀至势垒层2的表面，得到上层P型层6。

之后，选用离子增强型化学气相沉积(PECVD)工艺，在上层P型层6和AlGaN势垒层2表面沉积SiNx钝化层1。

继续刻蚀钝化层，在钝化层中形成阴极开孔。优选地，选用反应离子刻蚀(RIE)，在SiNx钝化层1选定区域进行开孔，用于沉积金属电极。

选用电子束蒸发工艺，在阴极开孔位置沉积Ti/Al/Ni/Au金属电极，之后在880℃的氮气气氛中快速退火40s，形成阴极电极。优选地，金属Ti层、Al层、Ni层和Au层的厚度分别为20nm、100nm、40nm和120nm。

接着，采用光刻工艺刻蚀钝化层形成凹陷阳极的凹槽图形，之后选用ICP干法刻蚀工艺继续刻蚀部分上层P型层6、氧化物介质层8、下层P型层7，形成阳极凹槽。对于凹陷阳极9而言，因其几何特殊性，需刻蚀两次。优选地，凹陷区域的刻蚀深度为260nm。

接着淀积阳极金属，采用电子束蒸发工艺在凹槽中沉积Ni/Au金属作为阳极电极，并在氮气气氛下，温度为40℃的条件下退火10min，形成阳极电极。

本实用新型提出的一种高耐压双P型夹层功率PIN肖特基二极管器件，括衬底、位于衬底上的缓冲层以及依次层叠于缓冲层上的沟道层、势垒层组成的异质结，还包括夹于异质结上下两侧的P-GaN区域、与P-GaN区域直接接触并与异质结隔着氧化物介质层的凹陷阳极、阴极、钝化层；其中，沿厚度方向上，凹陷阳极一直延伸至P-GaN区域之下的缓冲层区域内；沿长度方向上，位于异质结上下两侧的P-GaN区域都从凹陷阳极的侧面起始并向阴极方向延伸。本实用新型能够克服现有技术中不足，获得低导通电阻、低开启电压、高击穿电压和低泄漏电流，满足了实际应用需求。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种高耐压双P型夹层功率PIN肖特基二极管器件，其特征在于，包括衬底、位于衬底上的缓冲层以及依次层叠于缓冲层上的沟道层、势垒层组成的异质结，还包括夹于异质结上下两侧的P-GaN区域、与P-GaN区域直接接触并与异质结隔着氧化物介质层的凹陷阳极、阴极、钝化层；其中，沿厚度方向上，凹陷阳极一直延伸至P-GaN区域之下的缓冲层区域内；沿长度方向上，位于异质结上下两侧的P-GaN区域都从凹陷阳极的侧面起始并向阴极方向延伸。

2.根据权利要求1所述的高耐压双P型夹层功率PIN肖特基二极管器件，其特征在于，所述P-GaN区域包括设于所述异质结上部的上层P型层，以及设于所述异质结下部的下层P型层；其中，所述上层P型层及所述下层P型层的厚度为20～120nm，长度为2～5μm。

3.根据权利要求1所述的高耐压双P型夹层功率PIN肖特基二极管器件，其特征在于，所述沟道层的厚度为10～25nm；所述势垒层的厚度为20～30nm，Al含量为20％～30％。

4.根据权利要求2所述的高耐压双P型夹层功率PIN肖特基二极管器件，其特征在于，所述缓冲层为GaN缓冲层，其厚度为2～5μm；所述下层P型层通过F+离子源注入缓冲层中形成，上层同理。

5.根据权利要求1所述的高耐压双P型夹层功率PIN肖特基二极管器件，其特征在于，所述氧化物介质层选用HfO2、Al2O3或TiO2，其厚度为30～60nm。

6.根据权利要求1所述的高耐压双P型夹层功率PIN肖特基二极管器件，其特征在于，所述凹陷阳极的凹陷深度为500～700nm。

7.根据权利要求1所述的高耐压双P型夹层功率PIN肖特基二极管器件，其特征在于，所述钝化层设于所述凹陷阳极与阴极之间。

8.根据权利要求1所述的高耐压双P型夹层功率PIN肖特基二极管器件，其特征在于，所述钝化层包括SiNx、SiO2、HfO2或Al2O3。

9.根据权利要求1所述的高耐压双P型夹层功率PIN肖特基二极管器件，其特征在于，所述衬底包括Si、蓝宝石或SiC。

10.根据权利要求1所述的高耐压双P型夹层功率PIN肖特基二极管器件，其特征在于，所阴极和势垒层之间的接触为欧姆接触；其中，该欧姆接触选用Ti/Al/Ni/Au合金、Ti/Al/Mo/Au合金或Ti/Al/Ti/TiN合金。

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