TWI421917B - 用於半導體裝置的非活性防護環 - Google Patents

用於半導體裝置的非活性防護環 Download PDF

Info

Publication number
TWI421917B
TWI421917B TW094127056A TW94127056A TWI421917B TW I421917 B TWI421917 B TW I421917B TW 094127056 A TW094127056 A TW 094127056A TW 94127056 A TW94127056 A TW 94127056A TW I421917 B TWI421917 B TW I421917B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
contact
implanted
contact layer
Prior art date
Application number
TW094127056A
Other languages
English (en)
Other versions
TW200633030A (en
Inventor
Tinggang Zhu
Alex Ceruzzi
Michael Murphy
Milan Pophristic
Bryan Shelton
Linlin Liu
Original Assignee
Power Integrations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Power Integrations Inc filed Critical Power Integrations Inc
Publication of TW200633030A publication Critical patent/TW200633030A/zh
Application granted granted Critical
Publication of TWI421917B publication Critical patent/TWI421917B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H01L29/66212—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

用於半導體裝置的非活性防護環
本發明係與半導體裝置有關，更特定言之，係與併入金屬對半導體整流接面之半導體裝置(例如，肖特基二極體)有關。
具有金屬對半導體整流接面(所熟知的肖特基接面)之半導體裝置係許多應用所需要的。舉例而言，從正向偏壓切換至反向偏壓並再切換至正向偏壓時的能量損失會大大影響系統效率之應用以及正向偏壓下需要高電流導電，而反向偏壓下幾乎或不需要導電之應用，例如當用作切換式電源供應中之輸出整流器時，需要具有該接面之二極體(所熟知的肖特基二極體)。肖特基二極體具有更低的開啟電壓，因為金屬對半導體整流接面之阻障高度更低，肖特基二極體亦具有更快的切換速度，因為其大多數為載體裝置。
金屬對摻雜半導體接面之整流特性係由接點電位差引起的，而接點電位差係基於正在接觸的金屬層與半導體主體之個別工作函數的差異以及半導體表面狀態。當裝置係正向偏壓時，可克服接點電位差而使裝置導電。相比之下，當裝置係反向偏壓時，幾乎或沒有電流朝反方向流動。然而，所施加的反向偏壓會在金屬接點之邊緣附近之半導體主體區域中產生高電場，導致洩漏電流。此外，當反向偏壓足夠高時，高電場濃度增大，可能導致裝置突崩潰。
為了降低反向偏壓時肖特基接點之邊緣效應，可在金屬接點之邊緣下方之半導體主體區域中形成一防護環。該防護環通常為導電率類型與半導體主體之導電率類型相反之一區域，其可降低金屬接點之邊緣附近之電場且減小此等邊緣處曲率效應之半徑。因此，可提高肖特基阻障之崩潰電壓且可改善漏電特徵，使得該裝置適於更高電壓之應用。
通常藉由離子植入技術將一摻雜劑物種植入到該半導體主體中來形成該防護環，其中該摻雜劑物種之導電率類型與該半導體主體之導電率類型相反。為了將摻雜劑併入到該半導體主體中，要進行高溫退火，此可使所植入的摻雜劑原子取代晶體晶格中某些位置處的半導體主體原子。當所植入的劑量足夠高時，退火會使所植入區域的導電率類型變為相反的導電率類型。然而，對於某些半導體材料，例如以氮化物為主的半導體，該反變化難以發生。此外，退火程序會破壞半導體主體之表面，且導致金屬接觸層與半導體之間之接觸不良。
因此，希望為具有肖特基接面之半導體裝置提供一種防護環，使得不破壞半導體之表面。
依據本發明之一方面，揭示一種於一半導體結構中形成一防護環之方法。提供包括至少一接觸層之一半導體主體。將至少一離子物種植入到該接觸層之至少一部分中以於其中形成至少一植入區域。至少鄰近其上置放或將置放一肖特基金屬接點之一邊緣之接觸層之表面之一部分，來置放該植入區域。隨後處理該半導體主體，但未使該植入區域完全退火。
依據本發明之另一方面，揭示一種半導體結構。一半導體主體包括至少一接觸層。在該接觸層之至少一部分中形成至少一防護環。該防護環包括一植入區域，其具有至少一已植入的離子物種且至少鄰近其上置放一肖特基金屬接點之一邊緣之接觸層之表面之一部分來置放該植入區域。對該植入區域進行不完全退火。
依據本發明之此等方面，植入區域可毗連摻雜區域之表面。植入區域之一端可毗連肖特基金屬接點之邊緣。植入區域之該端可位於接觸層之一邊緣處。該植入區域可位於離該接觸層之一邊緣至少1 μm之處，且該植入區域可位於離該接觸層之該邊緣至多10 μm之處。該離子物種可植入劑量至少為5E12 cm－ 2 且可植入劑量至多為1E16 cm－ 2 。植入離子物種時，可使相對於摻雜區域之表面之傾斜角為零，或植入時之傾斜角至多為14度。可至少在摻雜區域之表面之頂部上形成一遮罩層且接著圖案化該遮罩層以於其中定義至少一開口，透過該開口將離子物種植入到摻雜區域之該部分中。
在進一步處理之前，可圖案化並蝕刻該半導體主體之至少一區域，且可在該半導體主體中定義另一表面以及至少一自該另一表面向上伸出且包括接觸層之至少一部分之台面。可在植入離子物種之前進行圖案化與蝕刻，且可透過台面之一側壁來植入離子物種。亦可在圖案化與蝕刻之前植入離子物種，從而藉由圖案化與蝕刻來移除植入區域之一部分。
接觸層可包括以氮化物為主的半導體、以氮化鎵為主的半導體及/或GaN。植入區域可為一完全未退火的區域。
可在一半導體結構中形成一肖特基接面，藉此依據本發明之以上方面，在該半導體結構中形成一防護環，且在接觸層之至少部分之頂部上形成一金屬接觸層以隨其形成一肖特基接面。
可依據本發明之以上方面形成一肖特基二極體，藉此在一基板之一表面上形成至少一半導體層且其至少包括該接觸層，該半導體主體包括一矽基板及該至少一半導體層，且該肖特基二極體進一步包括該接觸層之至少部分之頂部上所形成之一金屬接點，該金屬接點係為了隨其形成一肖特基接面。可在該接觸層上於實質上隨其之歐姆接觸中形成至少另一金屬接點。
可在形成該金屬接觸層之前，圖案化並蝕刻該半導體層之至少一區域且該至少一區域可定義半導體主體之至少另一表面及至少一台面，其中該台面自該另一表面向上伸出且至少包括該接觸層，且該肖特基接面可形成於該台面之頂部上。可在植入離子物種之前，進行圖案化與蝕刻。該半導體主體之該另一表面可為下方之一接觸表面，且可在該下表面上於實質上隨其之歐姆接觸中形成至少另一金屬接點。
可圖案化並蝕刻該半導體主體之一或多個區域且該一或多個區域可定義自該另一表面向上伸出之複數個台面，其中該等台面中的至少某些中的每一個包括至少一防護環。可形成複數個金屬接點，該等金屬接點中的每一個係置放於該複數個台面中的一個別台面之頂部上且形成與該台面之至少一頂面之個別肖特基接點。
該基板可為一電絕緣材料或為一半導體。可在該基板之另一表面上於實質上隨其之歐姆接觸中形成至少另一金屬接點。
可依據本發明之以上方面形成一肖特基二極體，其中在一基板之一表面上形成至少一半導體層且該至少一半導體層至少包括該接觸層，該半導體主體包括該基板及該至少一半導體層，該肖特基二極體進一步包括一金屬接點，在植入該至少一離子物種之前，在該接觸層之至少部分之頂部上形成該金屬接點以隨其形成一肖特基接面，且該金屬接點在植入至少一離子物種時起遮罩作用，使得植入區域自對準於該金屬接點。
在植入該至少一離子物種之前，可在該半導體層中於實質上隨其之歐姆接觸中形成至少另一金屬接點且該至少另一金屬接點在植入離子物種時進一步起遮罩作用。
可在形成該金屬接點之前，圖案化並蝕刻該半導體層之至少一區域以在該半導體主體中定義至少一下方接觸表面與至少一台面，其中該台面自該另一表面向上延伸且至少包括該摻雜區域、該台面之頂部上所形成之肖特基接點，及植入該至少一離子物種之前，在該下方接觸表面上於實質上隨其之歐姆接觸中所形成之至少另一金屬接點並進一步在植入該至少一離子物種時起遮罩作用。
本發明之另一方面包括一種依據上述方法所形成之肖特基接面。
本發明之另一方面包括一種以上述方式所形成之肖特基二極體。
將參考以下較佳具體實施例之說明以及附圖來進一步說明本發明之上述方面、特徵及優點。
圖1說明依據本發明之一具體實施例之一橫向導電肖特基二極體100之斷面圖。該肖特基二極體包括一電絕緣基板102及一緩衝結構104(可選擇)。在該緩衝結構104之頂部上置放一高摻雜半導體層106，或當不存在該緩衝結構時，將該高摻雜半導體層106直接置放於該基板102之頂部上。一半導體接觸層108，其可為下方摻雜半導體層或非有意摻雜半導體層且較佳地為台面形狀，係置放於更高摻雜半導體層106之一部分之頂部上。一肖特基金屬接點110係位於該半導體接觸層108之頂部上且與該半導體層108形成一金屬對半導體整流接面。一更厚的焊墊金屬層112係置放於該肖特基金屬接點110之頂部上。
在該半導體層108內形成一防護環120且該防護環120係位於該台面之邊緣處或位於台面邊緣附近。該防護環之一部分可置放於該肖特基金屬接點110之邊緣下方，使得該防護環之剩餘部分係置放於該金屬接點外部。或者，將整個防護環置放於金屬接點110外部，但與金屬接點之邊緣對準且較佳地毗連該金屬接點，使得該防護環與該金屬接點未橫向分開，分開時會降低防護環之有效性。
該防護環120係用以降低位於肖特基金屬接點之邊緣處之高電場且減少當裝置係反向偏壓時所出現的洩漏電流。該防護環120之頂面係緊靠近半導體層108與肖特基金屬接點110之間所形成的肖特基阻障，更佳地，係位於該肖特基阻障之處。該防護環之底部係藉由半導體接觸層108之一部分而與更高摻雜層106分開。分開可防止防護環與該層106之間形成一接面。
該防護環係藉由將一或多個離子物種植入到該半導體層108中而形成之一高阻區域。然而，在隨後處理(例如，退火)期間並未活化所植入的離子物種，因此，藉由離子植入所引入的表面電荷仍留在層108之頂面上。
一歐姆金屬接點116係置放於更高摻雜層106之一部分之頂面上，而一更厚的焊墊金屬層118係置放於該歐姆金屬接點116之頂部上。至少在藉由歐姆金屬接點116與焊墊層118所形成之堆疊結構與藉由半導體層108、肖特基金屬接點110及焊墊金屬層112所形成之堆疊結構之間，可形成一鈍化層114。
圖2說明依據本發明之另一具體實施例之一橫向導電肖特基二極體150之斷面圖。該肖特基二極體150之結構係類似於圖1所示肖特基二極體100之結構，其中相同的參考數字表示相同區域。
藉由離子植入而在層108內，自台面之邊緣偏移一預定距離(通常在1至10 μm之間)之處形成一非活性防護環122。該防護環122之頂部係位於半導體層108之頂部處或其附近。肖特基金屬接點110與焊墊金屬層112之長度比圖1所示對應層之長度短，使得肖特基金屬接點之邊緣係位於防護環上方或位於防護環之邊緣處，因此該防護環可使當裝置150係反向偏壓時而在肖特基金屬接點之邊緣處所存在之高電場最小化。
圖3A至3C說明依據本發明之另一具體實施例之一半導體層結構中之一防護環之形成步驟。該程序可為一橫向導電肖特基二極體、一垂直導電肖特基二極體、或另一類型的併入肖特基阻障之裝置之形成程序之部分。
圖3A說明一基板302之頂部上所形成之一半導體結構之斷面圖，在該基板302上進一步形成一或多層。該基板302較佳地具有等於或近似等於該基板之頂部上將生長之半導體材料之晶格間隔之一晶格間隔(基板之晶體晶格中之鄰近原子之間之間隔)。此可使半導體中所形成之缺陷(例如，晶體晶格中的錯位)數目減少。亦極需要該基板所具有之熱膨脹係數至少等於半導體材料之熱膨脹係數，從而在此類半導體層生長之後，該基板與該半導體材料已冷卻時，基板比半導體層之收縮程度更大，藉此壓縮該半導體層並避免該層中形成裂紋。
當該基板302係一橫向導電肖特基二極體之部分時，該基板通常為一絕緣或不導電基板，例如結晶藍寶石、碳化矽或未摻雜矽晶圓。為了補償半導體層與基板之間之晶格失配與熱膨脹係數失配，可在基板302之頂部上提供一緩衝結構304。當隨後要生長之半導體材料係以氮化物為主的半導體(例如，氮化鎵(GaN)或以氮化鎵為主的材料)時，舉例而言，該緩衝層可包含一或多層以氮化物為主的材料以提供基板晶格結構與氮化鎵或其他以氮化物為主的半導體層之晶格結構之間之一變遷。
當該基板302係一垂直導電肖特基二極體之部分時，該基板302係其上形成該緩衝結構304之一摻雜基板。當該基板為一摻雜矽晶圓且隨後將沈積之半導體材料為以氮化物為主的半導體(例如，GaN或以GaN為主的材料)時，該緩衝層304之結構可包括覆蓋該基板302之頂面之一氮化物半導體之一多晶晶核生成層及一或多個超晶格，其係置放於該晶核生成層之頂部上且包括具有不同組成物之一或多個以氮化物為主的半導體。可在形成該晶核生成層之前，在矽基板之頂部上沈積一鋁層。在標題皆為「以氮化鎵為主的裝置及製造程序」的美國臨時申請案第60/430,837號(於2002年12月4日申請)以及美國申請案第10/721,488號(於2003年11月25日申請)中已說明該結構之形成，以引用方式將兩申請案之揭示內容併入本文中。
如本揭示內容中所使用，術語「III－V半導體」表示一依據化學計量式Ala Inb Gac Nd Ase Pf 之化合物半導體材料，其中(a＋b＋c)大約為1，而(d＋e＋f)亦大約為1。術語「氮化物半導體」或「以氮化物為主的半導體」表示d為0.5或更大且最常為大約0.8或更大之一III－V半導體。較佳地，該半導體材料為純氮化物半導體，即，d大約為1.0之氮化物半導體。本文所使用的術語「以氮化鎵為主的半導體」表示包括鎵且最佳地包括鎵作為所存在的主要金屬(即，c0.5且最佳0.8)之一氮化物半導體。該等半導體可具有p型或n型導電率，可藉由傳統摻雜劑來賦予此導電率類型且亦可藉由特定半導體材料固有的導電率類型來獲得。例如，具有缺陷之以氮化鎵為主的半導體即使在未摻雜時，其通常亦為固有的n型。傳統電子施體摻雜劑(例如，Si、Ge、S及O)可用以賦予n型導電率於氮化物半導體，而p型氮化物半導體可包括傳統的電子受體摻雜劑，例如Mg與Zn。
接著，在該緩衝結構304之頂部上形成一半導體層306，或在不存在該緩衝結構時，將該半導體層306直接置放於該基板302之頂部上。當所形成裝置為一肖特基二極體時，該半導體層係通常使用一磊晶生長程序(例如，反應性噴濺法、金屬有機化學汽相沈積(MOCVD)、分子束磊晶(MBE)或原子層磊晶)所形成之一高摻雜層。當所形成裝置為除一或多個肖特基接面之外，亦包括額外半導體裝置結構之另一裝置時，該層306可包括該額外半導體裝置結構。
當該高摻雜半導體層係一以氮化物為主的半導體(例如，GaN或以GaN為主的半導體)且採用反應性噴濺程序時，該半導體之金屬成分(例如，鎵、鋁及/或銦)會離開緊靠近基板所置放之金屬目標，同時該目標與該基板皆處於包括氮及一或多個摻雜劑之一氣體環境中。或者，當該高摻雜層306係一以氮化物為主的半導體且使用MOCVD時，該基板會曝露於包含該等金屬之有機化合物以及一反應性含氮氣體(例如氨)與一含摻雜劑氣體之環境。保持該基板處在通常大約為700至1100℃之升高溫度中，且氣體化合物會分解並在基板之表面上形成一摻雜半導體，其形式為一結晶材料薄膜。然後，該基板與所生長的薄膜會冷卻。所得高摻雜層106較佳地為n型，其中摻雜濃度至少為4E18 cm－ 3 。
接著，形成一半導體接觸層308。通常使用上述方法(例如，反應性噴濺法、MOCVD、MBE或原子層磊晶)，以磊晶方式生長該半導體層308。藉由以上述方式引入一摻雜劑物種，可使該層108生長成一摻雜層，或藉由自反應器室壁及/或自支撐該基板之底板所移除之物種來摻雜該層而使其生長成一非有意摻雜層。
當該半導體層308係一以氮化物為主的半導體(例如，GaN或以GaN為主的半導體)時，該半導體層308較佳地為n型且摻雜濃度較佳地在0.1E16與2E16 cm－ 3 之間。可採用一調變摻雜程序，以可重複且一致的方式在以氮化物為主的半導體層中獲得如此低的摻雜位準。2004年2月17日所申請的美國專利申請案第10/780,526號中已說明該調變摻雜程序，以引用方式將該申請案之揭示內容併入本文中。
接著，如圖3B所示，使用所熟知的微影蝕刻方法來圖案化該半導體層308以曝露該層308之一或多個區域。接著使用例如所熟知的反應性離子蝕刻、其他電漿蝕刻、或濕式蝕刻方法，將層308之已曝露部分蝕刻掉，以曝露下方更高摻雜層306並形成該層308外部之至少一台面。亦可蝕刻已曝露層306之一上方部分。
當所形成裝置係一垂直導電肖特基二極體時，可將半導體層308之圖案化與蝕刻步驟省略。
接著，如圖3C所示，在層308中形成一防護環320。藉由一或多個植入步驟而將至少一離子物種植入到該層308中，將形成該防護環之區域處來形成該防護環320。與所熟知的用於形成防護環之程序不同，在隨後處理期間，較佳地不使植入區域退火或至多進行不完全退火，使得該植入區域為一高阻區域。此外，當所植入之物種係摻雜劑物種時，所植入之物種係非活性物種。該防護環320可位於層308之台面之邊緣處，或者在遠離台面邊緣之處形成該防護環320，通常距離台面之邊緣1至10 μm。
藉由沈積並圖案化一遮罩層(例如，阻劑遮罩層、介電遮罩層、金遮罩層、或其他金屬遮罩層)來進行離子植入，其中該遮罩層係形成於該層308之頂部上且可選擇地形成於已曝露的更高摻雜層306之頂部上。已圖案化的遮罩層可使位於台面之頂面之邊緣處之區域或位於離台面邊緣1至10 μm之處之區域曝露。接著可以相對於層308之表面之傾斜角為零之方式植入離子物種。當遮罩圖案之開口使台面邊緣處之區域曝露時，該等開口亦使毗連的更高摻雜層306之區域曝露。只要植入物不穿過更高摻雜層之整個深度，最終植入到更高摻雜層中之植入物就不會嚴重影響更高摻雜層之載流能力。
或者，可將阻劑沈積與圖案化步驟省略且在形成植入區域時可採用更高的傾斜角，其通常高達14度，從而所植入之物種可透過台面之側壁進入層308。當需要防護環位於台面邊緣處時，可採用較低能量進行離子植入。或者，當遠離台面邊緣形成該防護環時，可要求更高的植入能量。離子植入能量之範圍通常在10至400 keV之間。
當該層308係一以氮化物為主的半導體(例如，GaN或以GaN為主的半導體)時，所植入的離子物種較佳地為鎂(Mg)或鋅(Zn)。然而，所植入之離子物種可為形成層308之物種中的一或多個，例如氮(N)，或者該等離子物種可為其他的第III族或第V族元件。或者，亦可植入其他元件(例如，氟(F)、氧(O)、氫(H)、氦(He)或硼(B))來形成高阻區域。植入劑量之範圍通常為5E12至1E16 cm－ 2 ，但較佳地為大約3.8E13 cm－ 2 。
當將離子物種植入到層308中時，所植入的物種撞擊晶體晶格並因破壞形成層308之原子之間之鍵結而產生缺陷。例如，當層308為GaN時，所植入之物種會破壞Ga－N鍵結。該等缺陷使得半導體層308之禁帶中產生深能階，其會截獲導電載體，因此使載體數目減少。因此，植入區域之電阻會增大。在該裝置剩餘的所有處理步驟中，該等缺陷會存在於半導體層308中，因為隨後未對該結構進行任何高溫退火或對其進行了不完全退火，從而避免層308再結晶且使藉由植入步驟所引入的表面電荷保留在半導體層308之頂面上。
此後，以一熟知的方式，在該半導體接觸層308之該一或多個台面之頂部上形成一高工作函數接觸材料(未顯示)且該接觸材料與該層308形成一金屬對半導體整流接面。較佳地，首先將該肖特基接點金屬沈積於該台面之整個頂面上且接著圖案化並蝕刻該肖特基接點金屬，以藉此使圖案與防護環320對準。當該層308係一以氮化物為主的半導體(例如，GaN或以GaN為主的半導體)時，該肖特基金屬接點通常包含一鉑(Pt)層、一鈀(Pd)層或一鎳(Ni)層。
當所形成裝置係一橫向導電肖特基二極體時，在高摻雜層306之頂部上，該一或多個台面外部及/或其之間之位置處形成一歐姆金屬接點。當該高摻雜半導體層306係一以氮化物為主的半導體(例如，GaN或以GaN為主的半導體)時，該歐姆金屬接點通常包含鋁/鈦/鉑/金(Al/Ti/Pt/Au)或鈦/鋁/鉑/金(Ti/Al/Pt/Au)，但亦可使用其他金屬組合。
或者，當所形成裝置係一垂直導電肖持基二極體時，在基板302之背側上形成該歐姆金屬接點。
或者，當所形成裝置係另一併入一或多個肖特基接面之裝置時，可採用其他處理步驟。
圖4A至4B說明本發明之一替代具體實施例之步驟，其中在蝕刻裝置之頂層之前，進行離子植入以形成該防護環。
圖4A說明一半導體結構之斷面圖，該半導體結構包括基板302、基板302上所形成之可選擇的緩衝器304、更高摻雜半導體層306及半導體接觸層308。該基板302可包含以上參考圖3A所述材料中的一種材料，且可以上述方式形成緩衝器304及層306與308。
形成半導體層308之後，於其中形成防護環320。如上所述，可使用上述圖案化遮罩，藉由透過層308之頂面(相對於層308之頂面之傾斜角為零或較低)來植入而形成該防護環。或者，亦可藉由植入時採用更高的傾斜角以及更高的能量而不使用遮罩層來透過層308之台面之側來植入。植入時可使用以上參考圖3C所述之物種、傾斜角、植入劑量範圍及植入能量範圍。
接著，如圖4B所示，將層308之位於防護環320外部之部分中的某些或全部移除。視藉由離子植入所形成之防護環之數目而定，可在半導體層308外部形成一或多個台面。使用所熟知的圖案化與蝕刻方法，較佳地使用與該防護環320對準之一遮罩圖案來移除層308之部分，以形成一較低的接觸區域。視植入區域之寬度而定，亦可將植入區域之部分移除。此外，亦可將層308之已移除區域下方之更高摻雜層306之一上方部分移除。
此後，以上述方式，在層308之該一或多個台面之頂部上形成一肖特基金屬接點。此外，當所形成裝置係一橫向導電肖特基二極體時，如上所述，在更高摻雜半導體層306之一或多個區域之頂部上形成一歐姆接觸，且當所形成裝置係一垂直導電肖特基二極體時，亦如上所述，在該基板302之背側上形成該歐姆接觸。或者，當所形成裝置係另一併入一或多個肖特基接面之裝置時，可採用其他處理步驟。
圖5A至5B說明本發明之另一替代具體實施例之步驟，其中在形成該肖特基金屬接點且在形成該歐姆金屬接點之後，進行離子植入以形成該防護環。
圖5A顯示包括上述基板302、可選擇的緩衝器304、更高摻雜半導體層306及半導體層308之一半導體結構之斷面圖。該基板302可包含以上參考圖3A所述材料中的一種材料，且可以上述方式形成緩衝器304及層306與308。該半導體結構亦包括一肖特基金屬接點310，其係以上述方式形成於層308之該一或多個台面之頂部上；以及一歐姆接觸316，其係以上述方式形成於更高摻雜半導體層306之一或多個區域之頂部上。同時亦可在肖特基金屬接點310與歐姆金屬接點316之頂部上分別形成焊墊金屬層312與318。
接著，如圖5B所示，將一或多個離子物種植入到半導體層308與更高摻雜層306之已曝露區域中，其包括位於肖特基金屬接點310與歐姆金屬接點316之間之區域。當層308係一以氮化物為主的半導體(例如，GaN或以GaN為主的半導體)時，該一或多個植入物種通常為以上參考圖3A至3C所述物種。所植入之離子形成該層308中之一防護環320。該防護環320之寬度自肖特基金屬接點310之邊緣延伸至層308之台面之邊緣，而該防護環320之深度自層308之頂面向下延伸，但未穿過該層之整個深度。亦將該等離子植入到更高摻雜層306延伸在層308之台面之邊緣與歐姆金屬接點316之間之一區域中而形成一植入區域320A。可選擇更高摻雜半導體層306之厚度及/或離子植入能量，使得植入區域320A並不向下穿過更高摻雜層306之整個深度以避免植入區域320A阻斷正向偏壓電流。亦可選擇離子植入劑量以防止如此阻斷正向偏壓電流。
較佳地，使層308中之植入區域自對準於肖特基金屬接點310，從而使防護環320亦自對準於肖特基金屬接點之邊緣以及層308之台面之邊緣。此外，亦不需要沈積並圖案化一植入遮罩層。另外，儘管圖5A至5B顯示一橫向導電裝置，但可類似地在一垂直導電裝置之層308中形成一自對準於肖特基金屬接點之邊緣以及頂層之邊緣之防護環。
圖6顯示依據本發明之另一具體實施例之一橫向導電肖特基二極體500之斷面圖，其中形成複數個台面。基板502、可選擇的緩衝器504及更高摻雜層506對應於圖1所示基板102、緩衝器104及更高摻雜層106，且可包含相同材料。蝕刻一半導體接觸層508(所包含之材料與以上參考圖1所示半導體接觸層108所述材料相同)以形成複數個台面。亦可蝕刻更高摻雜層506之一上方部分，使得該更高摻雜層之該上方部分之剩餘區域形成該台面結構之部分。於2004年2月17日所申請的美國專利申請案第10/780,363號亦說明一種形成該橫向導電肖特基二極體及其結構之方法，以引用方式將該申請案之揭示內容併入本文中。
在層508之台面之頂部上置放一肖特基金屬接點510，其中該肖特基金屬接點之邊緣係位於防護環520之頂部上。一更厚的焊墊金屬層512係位於該肖特基金屬接點510之頂部上。
一歐姆金屬接點516係位於該更高摻雜層506之頂部上，層508之該等台面中的至少某些之間及/或該等台面外部。該歐姆金屬接點可至少部分圍繞著或完全圍繞著該等台面中的某些或全部。一焊墊金屬層518係形成於該歐姆金屬接點516之頂部上。
防護環520係置放於半導體層508之該等台面之邊緣處或邊緣附近。可如以上參考圖3A至3C所述，在蝕刻層508之後形成該等防護環，可如以上參考圖4A至4B所述，在蝕刻該層之前形成該等防護環，或如以上參考5A至5B所述，在形成肖特基金屬接點與歐姆金屬接點之後，形成該等防護環。
圖7顯示依據本發明之另一方面之一橫向導電肖特基二極體550之斷面圖。該肖特基二極體550之結構類似於以上參考圖6所示結構，其中相同的參考數字表示相同的區域。然而，採用以上參考圖3A至3C、圖4A至4B或圖5A至5B所述方式，在遠離半導體層508之該等台面之邊緣之處形成防護環522。將置放於該等台面之頂部上之每一肖特基接點510與每一焊墊金屬層512之長度相應地減小，使得肖特基金屬接點510係置放於防護環之部分之頂部上或肖特基金屬接點510之邊緣對準於或自對準於該等防護環。
圖8A說明依據本發明之另一具體實施例之一垂直導電肖特基二極體700之斷面圖。該肖特基二極體包括一導電基板702，如以上參考圖3A所示，在該基板702上之前側上形成一可選擇的緩衝結構704、一高摻雜半導體層706及一半導體接觸層708。可蝕刻該半導體層708以在更高摻雜半導體層706之頂部上形成一台面，或者，可使層708之長度與更高摻雜半導體層之長度相同。在半導體層708之頂部上形成一肖特基金屬接點710與一焊墊金屬層712，使得該肖特基接點之邊緣係置放於防護環720之頂部上。在該基板之背側上形成一歐姆金屬接點716與另一焊墊金屬層718。採用以上參考圖3B至3C、4A至4B或5A至5B所述方式，在層708之邊緣處形成一防護環720。或者，圖8B顯示一肖特基二極體730，其結構類似於圖8A所示結構，不同之處在於，以上述方式在層708中形成複數個防護環721。
圖9A顯示依據本發明之另一具體實施例之一垂直導電肖特基二極體750之斷面圖。該垂直導電肖持基二極體之結構類似於圖8A所示結構，其中相同的參考數字表示相同的區域。採用以上參考圖3A至3C、4A至4B或5A至5B所述方式，在離半導體層708之邊緣一距離之處形成一防護環722。將肖特基金屬接點710與焊墊金屬層712之長度相應地減小，使得肖特基金屬接點710覆蓋防護環722之部分或使得該肖特基金屬接點之邊緣對準於或自對準於該防護環。圖9B顯示一替代配置，其中肖特基二極體760之結構類似於圖9A所示結構，不同之處在於，以上述方式在層708中形成複數個防護環724。
圖10說明依據本發明之另一具體實施例之一橫向導電肖特基二極體之斷面圖，其中半導體主體之頂面具有一平面結構。該裝置包括一絕緣基板902與一可選擇的緩衝器904，其對應於圖1所示基板102與緩衝器104且可包含相同材料。一半導體層906(其可與以上參考圖1所述層106相同)係置放於基板902及/或緩衝器904之頂部上。一肖特基金屬接點910係置放於該層906之一或多個區域之頂部上，而一歐姆金屬接點916係形成於該層906之另一或多個區域之頂部上。因為肖特基金屬接點與歐姆金屬接點皆置放於相同半導體層之頂部上，所以接點之接面特性係由所選擇的用以形成肖特基金屬接點與歐姆金屬接點之金屬決定。
一防護環920係置放於摻雜半導體層906內且在肖特基金屬接點910與歐姆金屬接點916之邊緣之間延伸。如以上參考圖4A至4B所述，可在形成肖特基金屬接點與歐姆金屬接點之前，形成防護環，但較佳地，如以上參考圖5A至5B所述，在形成肖特基金屬接點與歐姆金屬接點之後，形成該防護環，使得防護環920自對準於肖特基金屬接點與歐姆金屬接點。防護環920亦自摻雜層906之頂面向下延伸，但僅部分穿過層906以避免阻斷正向偏壓電流。
圖11顯示依據本發明之另一方面之一橫向導電、平面肖特基二極體之斷面圖。該肖特基二極體之結構類似於以上參考圖10所示結構，其中相同的參考數字表示相同的區域。然而，一防護環924係位於摻雜半導體層906內且僅延伸至肖特基金屬接點910之邊緣之外部若干微米處，而不是如圖10所示沿著肖特基金屬接點與歐姆金屬接點之間之整個區域延伸。防護環924之一部分亦可延伸至歐姆金屬接點916下方。較佳地，如以上參考圖4A至4B所述，在形成肖特基金屬接點與歐姆金屬接點之前，形成該防護環924。或者，可在形成肖特基金屬接點與歐姆金屬接點之後，使用一遮罩層來形成該防護環，該遮罩層限制離子植入，僅將離子植入到肖特基金屬接點與歐姆金屬接點之間之區域之一部分中，但較佳地，該防護環仍自對準於肖特基金屬接點。
較佳地，本發明提供一種可改善肖特基二極體或其他具有肖特基阻障之裝置之崩潰電壓特徵之防護環，該防護環亦可降低此類裝置之洩漏電流。因為藉由離子植入形成該防護環且未使該防護環退火或使其不完全退火，所以半導體接觸層之頂面處之電荷仍保留而改善該裝置之特徵。
雖然已參考特定具體實施例來說明本發明，但應明白，這些具體實施例僅係用以說明本發明的原理及應用。因此應瞭解，可以對說明性的具體實施例進行各種修改，並且可在不脫離隨附申請專利範圍所定義之本發明的精神及範疇下設計出其它配置。
100．．．(橫向導電)肖特基二極體
102．．．(電絕緣)基板
104．．．緩衝結構
106．．．(高摻雜)半導體層
108．．．半導體接觸層
110．．．肖特基金屬接點
112．．．焊墊金屬層
114．．．鈍化層
116．．．歐姆金屬接點
118．．．焊墊金屬層
120．．．防護環
122．．．(非活性)防護環
150．．．(橫向導電)肖特基二極體/裝置
302．．．基板
304．．．緩衝結構/緩衝器
306．．．(高摻雜)半導體層
308．．．半導體接觸層
310．．．肖特基金屬接點
312．．．焊墊金屬層
316．．．歐姆接觸/歐姆金屬接點
318．．．焊墊金屬層
320．．．防護環
320A．．．植入區域
500．．．(橫向導電)肖特基二極體
502．．．基板
504．．．緩衝器
506．．．更高摻雜層
508．．．半導體接觸層
510．．．肖特基金屬接點
512．．．焊墊金屬層
516．．．歐姆金屬接點
518．．．焊墊金屬層
520．．．防護環
522．．．防護環
550．．．(橫向導電)肖特基二極體
700．．．(垂直導電)肖特基二極體
702．．．(導電)基板
704．．．緩衝結構
706．．．(高摻雜)半導體層
708．．．半導體接觸層
710．．．肖特基金屬接點
712．．．焊墊金屬層
716．．．歐姆金屬接點
718．．．焊墊金屬層
720．．．防護環
721．．．防護環
722．．．防護環
724．．．防護環
730．．．肖特基二極體
750．．．(垂直導電)肖特基二極體
760．．．肖特基二極體
902．．．絕緣基板
904．．．緩衝器
906．．．(高摻雜)半導體層
910．．．肖特基金屬接點
916．．．歐姆金屬接點
920．．．防護環
924．．．防護環
圖1係顯示依據本發明之一具體實施例之一橫向導電肖特基二極體之片段圖解放大斷面圖。
圖2係顯示依據本發明之另一具體實施例之一橫向導電肖特基二極體之片段圖解放大斷面圖。
圖3A至3C係說明依據本發明之另一具體實施例之一半導體層結構中之一非活性防護環之形成之片段圖解放大斷面圖。
圖4A至4B係說明依據本發明之另一具體實施例之一半導體層結構中之一非活性防護環之形成之片段圖解放大斷面圖。
圖5A至5B係說明依據本發明之另一具體實施例之一半導體層結構中之一非活性防護環之形成之片段圖解放大斷面圖。
圖6係依據本發明之另一方面之具有複數個台面之一橫向導電肖特基二極體之片段圖解放大斷面圖。
圖7係依據本發明之另一方面之具有複數個台面之一橫向導電肖特基二極體之片段圖解放大斷面圖。
圖8A至8B係顯示依據本發明之其他具體實施例之垂直導電肖特基二極體之片段圖解放大斷面圖。
圖9A至9B係顯示依據本發明之其他具體實施例之垂直導電肖特基二極體之片段圖解放大斷面圖。
圖10係顯示依據本發明之另一方面之具有一平面結構之一橫向導電肖特基二極體之片段圖解放大斷面圖。
圖11係依據本發明之另一方面之具有一平面結構之一橫向導電肖特基二極體之片段圖解放大斷面圖。
100．．．(橫向導電)肖特基二極體
102．．．(電絕緣)基板
104．．．緩衝結構
106．．．(高摻雜)半導體層
108．．．半導體接觸層
110．．．肖特基金屬接點
112．．．焊墊金屬層
114．．．鈍化層
116．．．歐姆金屬接點
118．．．焊墊金屬層
120．．．防護環

Claims (21)

  1. 一種於一半導體結構中形成一防護環之方法，該方法包含：提供一包括一接觸層之半導體主體，該接觸層包括一以氮化物為主之半導體；將至少一離子摻雜物種植入到該接觸層之至少一部分中，以於其中形成至少一高阻植入區域，該至少一植入區域係至少鄰近其上置放或將置放一肖特基金屬接點之一邊緣之該接觸層之一表面之一部分而置放；及隨後處理該半導體主體，但未完全退火該植入區域，以及植入的該至少一離子摻雜物種為非活性，使得藉由植入所引入的表面電荷仍留在層之頂面上。
  2. 如請求項1之方法，其中植入該離子摻雜物種時，採用至少為5E12cm-2 之一劑量。
  3. 如請求項1之方法，其中植入該離子摻雜物種時，採用至多為1E16cm-2 之一劑量。
  4. 如請求項1之方法，其中植入該離子摻雜物種時，所採用的相對於該接觸層之該表面之傾斜角為零。
  5. 如請求項1之方法，其中該以氮化物為主之半導體包括一以氮化鎵為主的半導體。
  6. 如請求項1之方法，在該隨後處理之前，進一步包含圖案化並蝕刻該半導體主體之至少一區域，在該半導體主體中定義一另一表面以及至少一自該另一表面向上伸出且包括接觸層之至少一部分之台面。
  7. 一種形成一肖特基二極體之方法，其包括形成如請求項1之防護環，其中提供一半導體主體之該步驟包括在一基板之一表面上形成至少一半導體層之該步驟，該半導體層至少包括該接觸層，藉此該半導體主體包括該基板及該至少一半導體層；該方法進一步包含在該接觸層之至少部分之頂部上形成一金屬接點以隨其形成一肖特基接面。
  8. 一種肖特基二極體，其藉由一包括形成如請求項1之防護環之方法而形成，其中提供一半導體主體之該步驟包括在一基板之一表面上形成至少一半導體層之該步驟，該半導體層至少包括該接觸層，藉此該半導體主體包括該基板及該至少一半導體層；該方法進一步包含在植入該至少一離子摻雜物種之前，在該接觸層之至少部分之頂部上形成一金屬接點以隨其形成一肖特基接面，該金屬接點遮罩該至少一離子摻雜物種之該植入，使得該植入區域係自對準於該金屬接點。
  9. 一種半導體結構，其包含：一半導體主體，其包括至少一接觸層，該接觸層包括一以氮化物為主之半導體；及至少一防護環，其係形成於該接觸層之至少一部分中，該防護環包括一高阻植入區域，其具有至少一已植入的離子摻雜物種且係至少鄰近其上置放一肖特基金屬接點之一邊緣之該接觸層之一表面之一部分而置放，使該植入區域不完全退火，以及植入的該至少一離子摻雜 物種為非活性，使得藉由植入所引入的表面電荷仍留在層之頂面上。
  10. 如請求項9之半導體結構，其中該植入區域毗連該接觸層之該表面。
  11. 如請求項9之半導體結構，其中該植入區域之一端與該肖特基金屬接點之該邊緣接觸。
  12. 如請求項9之半導體結構，其中該植入區域之一端係位於該接觸層之一邊緣處。
  13. 如請求項9之半導體結構，其中該植入區域係位於離該接觸層之一邊緣至少1μm之處。
  14. 如請求項13之半導體結構，其中該植入區域係位於離該接觸層之該邊緣至多10μm之處。
  15. 如請求項9之半導體結構，其中該離子物種之一植入劑量至少為5E12cm-2 。
  16. 如請求項9之半導體結構，其中該離子物種之一植入劑量至多為1E16cm-2 。
  17. 如請求項9之半導體結構，其中該半導體主體定義另一表面且包括至少一自該另一表面向上伸出之台面，該台面包括該接觸層之至少部分。
  18. 如請求項9之半導體結構，其中該以氮化物為主之半導體包括一以氮化鎵為主的半導體。
  19. 如請求項17之半導體結構，其中各個該至少一防護環位於或接近該至少一台面之邊緣。
  20. 如請求項17之半導體結構，其中該半導體結構為一橫向 半導體二極體包含：一高摻雜層具有從該至少一台面向上伸出之該另一表面；及一個或多個歐姆金屬接點係置放於該高摻雜層之該另一表面之頂面上。
  21. 一種半導體結構，其包含：一半導體主體，其包括至少一接觸層，該接觸層包括一以氮化物為主之半導體；及至少一防護環，其係形成於該接觸層之至少一部分中，該防護環包括一高阻植入區域，其具有至少一已植入的離子摻雜物種且係至少鄰近其上置放一肖特基金屬接點之一邊緣之該接觸層之一表面之一部分而置放，使該植入區域完全不退火，以及植入的該至少一離子摻雜物種為非活性，使得藉由植入所引入的表面電荷仍留在層之頂面上。
TW094127056A 2004-09-07 2005-08-09 用於半導體裝置的非活性防護環 TWI421917B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/935,000 US7229866B2 (en) 2004-03-15 2004-09-07 Non-activated guard ring for semiconductor devices

Publications (2)

Publication Number Publication Date
TW200633030A TW200633030A (en) 2006-09-16
TWI421917B true TWI421917B (zh) 2014-01-01

Family

ID=35453312

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094127056A TWI421917B (zh) 2004-09-07 2005-08-09 用於半導體裝置的非活性防護環

Country Status (4)

Country Link
US (1) US7229866B2 (zh)
EP (2) EP1633004B1 (zh)
JP (2) JP5164319B2 (zh)
TW (1) TWI421917B (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7417266B1 (en) 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
US20060092592A1 (en) * 2004-10-14 2006-05-04 Taiwan Semiconductor Manufacturing Co. ESD protection circuit with adjusted trigger voltage
US7436039B2 (en) * 2005-01-06 2008-10-14 Velox Semiconductor Corporation Gallium nitride semiconductor device
US8026568B2 (en) 2005-11-15 2011-09-27 Velox Semiconductor Corporation Second Schottky contact metal layer to improve GaN Schottky diode performance
JP2007305609A (ja) * 2006-04-10 2007-11-22 Matsushita Electric Ind Co Ltd 半導体装置
US7939853B2 (en) * 2007-03-20 2011-05-10 Power Integrations, Inc. Termination and contact structures for a high voltage GaN-based heterojunction transistor
US7672101B2 (en) * 2007-09-10 2010-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection circuit and method
US7842974B2 (en) * 2009-02-18 2010-11-30 Alpha & Omega Semiconductor, Inc. Gallium nitride heterojunction schottky diode
US10170563B2 (en) * 2009-10-30 2019-01-01 Alpha And Omega Semiconductor Incorporated Gallium nitride semiconductor device with improved termination scheme
FR2963985A1 (fr) * 2010-08-18 2012-02-24 St Microelectronics Tours Sas Diode schottky verticale au nitrure de gallium
US9318623B2 (en) 2011-04-05 2016-04-19 Cree, Inc. Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
US9111769B2 (en) * 2011-05-18 2015-08-18 Rohm Co., Ltd. Semiconductor device and method for producing same
US8846482B2 (en) * 2011-09-22 2014-09-30 Avogy, Inc. Method and system for diffusion and implantation in gallium nitride based devices
US8368167B1 (en) * 2011-09-30 2013-02-05 Chengdu Monolithic Power Systems, Inc. Schottky diode with extended forward current capability
US8772901B2 (en) 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Termination structure for gallium nitride schottky diode
US8772144B2 (en) 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Vertical gallium nitride Schottky diode
US8633094B2 (en) 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
US8940620B2 (en) 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
JP5874582B2 (ja) * 2012-08-29 2016-03-02 豊田合成株式会社 縦型半導体装置およびその製造方法
JP5888214B2 (ja) * 2012-11-30 2016-03-16 富士電機株式会社 窒化物系化合物半導体装置およびその製造方法
US8928037B2 (en) 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
CN103400866B (zh) * 2013-07-31 2016-12-28 中国电子科技集团公司第十三研究所 基于调制掺杂的GaN肖特基二极管
CN103400865B (zh) * 2013-07-31 2016-07-13 中国电子科技集团公司第十三研究所 基于极化掺杂的GaN肖特基二极管
CN103400864B (zh) * 2013-07-31 2016-12-28 中国电子科技集团公司第十三研究所 基于极化掺杂的GaN横向肖特基二极管
DE102014118768A1 (de) * 2014-12-16 2016-06-16 Infineon Technologies Ag Halbleiterbauelement mit einem metall-halbleiter-übergang und herstellungsweise dafür
US9966462B2 (en) 2016-07-12 2018-05-08 Semiconductor Components Industries Llc Guard rings for cascode gallium nitride devices
US10304971B2 (en) * 2016-07-16 2019-05-28 Champion Microelectronic Corp. High speed Schottky rectifier

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5478764A (en) * 1990-08-23 1995-12-26 Fujitsu Limited Method of producing semiconductor device including Schottky barrier diode incorporating a CVD refractory metal layer
US20020179909A1 (en) * 2001-06-04 2002-12-05 Masao Uchida Semiconductor device and method for manufacturing the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4063964A (en) * 1976-12-27 1977-12-20 International Business Machines Corporation Method for forming a self-aligned schottky barrier device guardring
JPH0618280B2 (ja) * 1988-04-19 1994-03-09 サンケン電気株式会社 ショットキバリア半導体装置
NL8802291A (nl) * 1988-09-16 1990-04-17 Koninkl Philips Electronics Nv Inrichting voor het verzenden van datawoorden welke een gedigitaliseerde analoog signaal vertegenwoordigen en een inrichting voor het ontvangen van de verzonden datawoorden.
JPH04218969A (ja) * 1990-12-19 1992-08-10 New Japan Radio Co Ltd ショットキーバリア半導体装置
EP0576566B1 (en) 1991-03-18 1999-05-26 Trustees Of Boston University A method for the preparation and doping of highly insulating monocrystalline gallium nitride thin films
US5221413A (en) 1991-04-24 1993-06-22 At&T Bell Laboratories Method for making low defect density semiconductor heterostructure and devices made thereby
JP2928417B2 (ja) * 1991-12-16 1999-08-03 松下電子工業株式会社 半導体装置の製造方法
JPH06104458A (ja) * 1992-09-21 1994-04-15 New Japan Radio Co Ltd メサ型半導体装置の製造方法
US5449925A (en) * 1994-05-04 1995-09-12 North Carolina State University Voltage breakdown resistant monocrystalline silicon carbide semiconductor devices
WO1996041906A1 (en) 1995-06-13 1996-12-27 Advanced Technology Materials, Inc. Bulk single crystal gallium nitride and method of making same
WO1997027629A1 (en) * 1996-01-24 1997-07-31 Cree Research, Inc. Mesa schottky diode with guard ring
US5874747A (en) 1996-02-05 1999-02-23 Advanced Technology Materials, Inc. High brightness electroluminescent device emitting in the green to ultraviolet spectrum and method of making the same
US5741724A (en) 1996-12-27 1998-04-21 Motorola Method of growing gallium nitride on a spinel substrate
JP3491492B2 (ja) 1997-04-09 2004-01-26 松下電器産業株式会社 窒化ガリウム結晶の製造方法
US5785606A (en) 1997-05-02 1998-07-28 Marquez; Ruben L. Method of playing multiple hand card game
JP2002510275A (ja) 1997-07-03 2002-04-02 シービーエル テクノロジーズ エピタキシャル層中の欠陥の除去
JP3505357B2 (ja) 1997-07-16 2004-03-08 株式会社東芝 窒化ガリウム系半導体素子およびその製造方法
JP3500281B2 (ja) 1997-11-05 2004-02-23 株式会社東芝 窒化ガリウム系半導体素子およびその製造方法
JP3036495B2 (ja) 1997-11-07 2000-04-24 豊田合成株式会社 窒化ガリウム系化合物半導体の製造方法
US6373076B1 (en) * 1999-12-07 2002-04-16 Philips Electronics North America Corporation Passivated silicon carbide devices with low leakage current and method of fabricating
US20020069816A1 (en) 1999-12-13 2002-06-13 Thomas Gehrke Methods of fabricating gallium nitride layers on textured silicon substrates, and gallium nitride semiconductor structures fabricated thereby
FR2816113A1 (fr) * 2000-10-31 2002-05-03 St Microelectronics Sa Procede de realisation d'une zone dopee dans du carbure de silicium et application a une diode schottky
JP2002373989A (ja) * 2001-06-13 2002-12-26 Toshiba Corp 半導体装置
US20030015708A1 (en) * 2001-07-23 2003-01-23 Primit Parikh Gallium nitride based diodes with low forward voltage and low reverse current operation
JP2004022878A (ja) * 2002-06-18 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6825073B1 (en) * 2003-09-17 2004-11-30 Chip Integration Tech Co., Ltd. Schottky diode with high field breakdown and low reverse leakage current

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5478764A (en) * 1990-08-23 1995-12-26 Fujitsu Limited Method of producing semiconductor device including Schottky barrier diode incorporating a CVD refractory metal layer
US20020179909A1 (en) * 2001-06-04 2002-12-05 Masao Uchida Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
US7229866B2 (en) 2007-06-12
EP1633004A3 (en) 2008-03-05
JP2013042183A (ja) 2013-02-28
US20050202661A1 (en) 2005-09-15
EP1633004A2 (en) 2006-03-08
JP5164319B2 (ja) 2013-03-21
EP1633004B1 (en) 2013-08-14
JP2006080513A (ja) 2006-03-23
EP2302686A3 (en) 2011-04-13
TW200633030A (en) 2006-09-16
EP2302686A2 (en) 2011-03-30

Similar Documents

Publication Publication Date Title
TWI421917B (zh) 用於半導體裝置的非活性防護環
US8026568B2 (en) Second Schottky contact metal layer to improve GaN Schottky diode performance
JP5150802B2 (ja) 窒化物基半導体デバイスのための低ドープ層
US20190140046A1 (en) Silicon carbide power device employing heterojunction terminal and manufacturing method thereof
EP2369626A2 (en) Semiconductor element
US9318331B2 (en) Method and system for diffusion and implantation in gallium nitride based devices
TWI508308B (zh) 具有雙金屬、部分凹陷電極之氮化鎵為基的肖特基二極體
KR20120005372A (ko) 조합형 필드 플레이트 및 보호 링을 갖는 쇼트키 다이오드
KR20200120679A (ko) 질화 갈륨 물질 내에서의 확산에 의해 도핑된 영역을 형성하는 방법 및 시스템
US11217707B2 (en) Schottky device and method of manufacturing the same
KR102404522B1 (ko) 반도체 소자 제조방법
US10847647B2 (en) Power semiconductor devices having top-side metallization structures that include buried grain stop layers
US6559482B1 (en) III-N compound semiconductor bipolar transistor structure and method of manufacture
US12113101B2 (en) Method and system of junction termination extension in high voltage semiconductor devices
US20240088281A1 (en) Dope p galium nitride electronic component
KR20160102613A (ko) 질화물계 게이트 유전층을 구비하는 질화물계 트랜지스터

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees