JP2006080513A - 半導体素子のための非活性化保護リング - Google Patents

半導体素子のための非活性化保護リング Download PDF

Info

Publication number
JP2006080513A
JP2006080513A JP2005253739A JP2005253739A JP2006080513A JP 2006080513 A JP2006080513 A JP 2006080513A JP 2005253739 A JP2005253739 A JP 2005253739A JP 2005253739 A JP2005253739 A JP 2005253739A JP 2006080513 A JP2006080513 A JP 2006080513A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
contact
schottky
contact layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005253739A
Other languages
English (en)
Other versions
JP5164319B2 (ja
Inventor
Alex D Ceruzzi
ディー セルッツィ アレックス
Milan Pophristic
ポフリスティック ミラン
Bryan S Shelton
エス シェルトン ブライアン
Linlin Liu
リュー リンリン
Michael Murphy
マーフィー マイケル
Ting Gang Zhu
ガン ズー ティン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Velox Semiconductor Corp
Original Assignee
Velox Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Velox Semiconductor Corp filed Critical Velox Semiconductor Corp
Publication of JP2006080513A publication Critical patent/JP2006080513A/ja
Application granted granted Critical
Publication of JP5164319B2 publication Critical patent/JP5164319B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/452Ohmic electrodes on AIII-BV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47Schottky barrier electrodes
    • H01L29/475Schottky barrier electrodes on AIII-BV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609Diodes
    • H01L29/66143Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204Diodes
    • H01L29/66212Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】 半導体素子、特にショットキーダイオードのような金属対半導体整流接合を組み込む半導体素子を提供する。
【解決手段】 保護リングは、ショットキー接合又はショットキーダイオードの一部である半導体領域に形成される。保護リングは、高抵抗領域を形成するために、半導体コンタクト層を完全にアニール処理することなく半導体コンタクト層内へのイオン注入によって形成される。保護リングは、層のエッジ部か又は代替的に層のエッジ部からある一定距離を離して位置することができる。ショットキー金属接点は、層の上に形成され、ショットキー接点のエッジ部は、保護リングの上に配置される。
【選択図】 図1

Description

本発明は、半導体素子、より具体的には、ショットキーダイオードのような金属−半導体整流接合を組み込む半導体素子に関するものである。
ショットキー接合として公知の金属−半導体整流接合を有する半導体素子は、多くの用途に対して望ましいものである。一例として、順方向バイアスから逆方向バイアスへ、更に元に戻す切り換えの間のエネルギ損失がシステムの効率に大きく影響を与える可能性があり、スイッチング電源において出力整流器として使用される時のように順方向バイアス下では高い電流の導通が望まれ、かつ逆方向バイアス下では電流の導通が殆ど又は全く望まれない用途に対しては、ショットキーダイオードとして公知のこのような接合を有するダイオードが望ましい。ショットキーダイオードは、整流金属−半導体接合の障壁高さが低いためにターンオン電圧が低く、ショットキーダイオードが主として多数キャリヤ素子であるためにスイッチング速度が速い。
金属対ドープ半導体接合の整流特性は、接触金属相と半導体本体のそれぞれの仕事関数と半導体表面状態に基づく接触電位差とから生じるものである。素子が順方向バイアスされた時には、接触電位差が克服されて素子は導通する。これとは対照的に、素子が逆方向バイアスされると、逆方向に流れる電流は殆ど又は全くない。しかし、印加された逆バイアス電圧は、金属接点のエッジ部の近くの半導体本体領域に高い電界を作り、漏れ電流をもたらす可能性がある。更に、逆バイアス電圧が十分に高い時には、高い場の濃度が増加し、素子内にアバランシェ降伏をもたらす場合がある。
逆バイアスショットキー接点のエッジ効果を低減するために、保護リングを半導体本体の金属接点のエッジ部の下の領域に形成することができる。保護リングは、一般的に、金属接点エッジ部近くの電界を小さくしてこれらのエッジ部での曲率半径効果を低減する、半導体本体と反対の導電型の領域である。その結果、素子がより高い電圧の用途に適するように、ショットキー障壁の降伏電圧が上がり、漏れ特性が改善される。
一般的に、保護リングは、イオンがドーパント種を半導体本体内に注入することによって形成され、ドーパント種は、半導体本体の導電型と反対の導電型である。ドーパントを半導体本体に組み込むために、高温アニール処理が行われ、これによって、結晶格子内のいくつかの位置で半導体本体の原子を注入ドーパント原子が置換する。1回の注入量が十分に高い時は、アニール処理により、注入領域の導電型が逆になる。しかし、窒化物ベースの半導体のような一部の半導体材料の場合は、このような逆転は達成し難いものである。更に、アニール処理によって半導体本体の表面が損傷し、金属コンタクト層と半導体の間の接触不良をもたらすことになる。
米国特許仮出願第60/430,837号 米国特許出願第10/721,488号 米国特許出願第10/780,526号 米国特許出願第10/780,363号
従って、半導体の表面を損傷することない、ショットキー接合を有する半導体素子のための保護リングを提供することが望ましい。
保護リングを半導体構造体内に形成する方法は、本発明の態様に従うものである。少なくともコンタクト層を含む半導体本体が準備される。少なくとも1つのイオン種をコンタクト層の少なくとも1つの部分に注入して、少なくとも1つの注入領域をそこに形成する。注入領域は、ショットキー金属接点のエッジ部が配置されているか又は配置される接点の表面の一部分に少なくとも隣接して配置される。その後、注入領域を完全にアニール処理することなく、半導体本体を処理する。
半導体構造体は、本発明の別の態様によるものである。半導体本体は、少なくともコンタクト層を含む。コンタクト層の少なくとも1つの部分に、少なくとも1つの保護リングが形成される。保護リングは、少なくとも注入イオン種を有しかつショットキー金属接点のエッジ部が配置されたコンタクト層の表面の一部分に少なくとも隣接して配置される注入領域を含む。注入領域は、不完全にアニール処理される。
本発明のこれらの態様によれば、注入領域は、ドープ領域の表面に隣接することができる。注入領域の端部は、ショットキー金属接点のエッジ部に隣接することができる。注入領域の端部は、コンタクト層のエッジ部に位置することができる。注入領域は、コンタクト層のエッジ部から少なくとも1μm離れて位置することができ、注入領域は、コンタクト層のエッジ部から最大10μm離れて位置することができる。イオン種は、少なくとも5E12cm-2の1回の量で注入することができ、最大1E16cm-2の1回の量で注入することができる。イオン種は、ドープ領域の表面に対してゼロ傾斜角で注入することができ、又は、最大14度の傾斜角で注入することができる。ドープ領域の表面の少なくとも上にマスク層を形成し、その後、パターン化して少なくとも1つの開口部をそこに形成することができ、この開口部を通ってイオン種がドープ領域のその部分の中に注入される。
更なる処理の前に、半導体本体の少なくとも1つの領域をパターン化及びエッチングすることができ、半導体本体に更に別の表面と、この更に別の表面から上方に突出してコンタクト層の少なくとも一部を含む少なくとも1つのメサとを形成することができる。パターン化及びエッチングは、イオン種を注入する前に実施することができ、イオン種は、メサの側壁を通じて注入することができる。パターン化及びエッチングが注入領域の一部分を除去するように、パターン化及びエッチングの前にイオン種の注入を実施することができる。
コンタクト層は、窒化物ベースの半導体、窒化ガリウムベースの半導体、及び/又はGaNを含むことができる。注入領域は、完全な非アニール処理領域とすることができる。
ショットキー接合を半導体構造体に形成することができ、これによって、本発明の先の態様に従って保護リングが半導体構造体に形成され、金属接点層がコンタクト層の少なくとも一部の上に形成されてそれとのショットキー接合を形成する。
本発明の先の態様に従って、ショットキーダイオードを形成することができ、これによって、基板の表面上に少なくとも1つの半導体層が形成されてコンタクト層を少なくとも含み、半導体本体は、シリコン基板とこの少なくとも1つの半導体層を含み、ショットキーダイオードは、コンタクト層の少なくとも一部の上に形成された金属接点を更に含み、それとのショットキー接合を形成する。少なくとも1つの更に別の金属接点を、コンタクト層上にそれと実質的にオーム接触するように形成することができる。
半導体層の少なくとも1つの領域は、金属接点層を形成する前にパターン化及びエッチングすることができ、半導体本体の少なくとも1つの更に別の表面と少なくとも1つのメサとを形成することができ、メサは、この更に別の表面から上方に突出してコンタクト層を少なくとも含み、メサの上にショットキー接合を形成することができる。パターン化及びエッチングは、イオン種を注入する前に実施することができる。半導体本体のこの更に別の表面は、より低い接触面とすることができ、少なくとも1つの更に別の金属接点を、このより低い表面上にそれと実質的にオーム接触するように形成することができる。
半導体本体の1つ又はそれ以上の領域は、パターン化及びエッチングすることができ、更に別の表面から上方に突出する複数のメサを形成することができ、メサの少なくともいくつかの各々は、少なくとも1つの保護リングを含む。複数の金属接点を形成することができ、その各々は、複数のメサのそれぞれのものの上に配置され、そのメサの少なくとも上面とのそれぞれのショットキー接点を形成する。
基板は、絶縁材料とすることができ、又は半導体とすることもできる。少なくとも1つの更に別の金属接点を、基板の別の表面上にそれと実質的にオーム接触するように形成することができる。
ショットキーダイオードを本発明の先の態様に従って形成することができ、少なくとも1つの半導体層は、基板の表面上に形成されてコンタクト層を少なくとも含み、半導体本体は、基板と少なくとも1つの半導体層を含み、ショットキーダイオードは、少なくとも1つのイオン種を注入する前にコンタクト層の少なくとも一部の上に形成されてそれとのショットキー接合を形成する金属接点を更に含み、この金属接点は、注入領域が金属接点に対して自己整列するように、少なくとも1つのイオン種の注入をマスキングする。
少なくとも1つのイオン種を注入する前に、少なくとも1つの更に別の金属接点を半導体層上にそれと実質的にオーム接触するように形成することができ、それは、イオン種の注入を更にマスキングする。
金属接点を形成する前に、半導体層の少なくとも1つの領域をパターン化及びエッチングし、半導体本体に少なくとも1つのより低い接触面と少なくとも1つのメサとを形成することができ、メサは、この更に別の表面から上方に突出してドープ領域を少なくとも含み、ショットキー接点は、メサの上に形成され、少なくとも1つのイオン種を注入する前に、少なくとも1つの更に別の金属接点が、より低い接触面上にそれと実質的にオーム接触するように形成され、この少なくとも1つのイオン種の注入を更にマスキングする。
本発明の更に別の態様は、上述の方法に従って形成されるショットキー接合を含む。
本発明の更に別の態様は、上述の方法で形成されるショットキーダイオードを含む。
本発明の上述の態様、特徴、及び利点は、好ましい実施形態の以下の説明及び添付図面を参照して考察した時に更に評価されるであろう。
図1は、本発明の実施形態による横方向に導通するショットキーダイオード100の断面図を示すものである。ショットキーダイオードは、絶縁基板102及び任意的に緩衝構造体104を含む。緩衝構造体104の上に又は緩衝構造体が存在しない時は直接基板102の上に高度にドープされた半導体層106が配置される。ドープ量が多い方の半導体層106の一部分の上に、ドープ量が少ない半導体層、つまりドープが意図的なものではない半導体層とすることができ、かつ好ましくはメサの形である半導体コンタクト層108が配置される。半導体コンタクト層108の上にショットキー金属接点110が位置し、半導体層108を有する金属−半導体整流接合を形成する。ショットキー金属接点110の上に、より厚いポンドパッド金属層112が配置される。
半導体層108内に保護リング120が形成され、メサのエッジ部に又はその近くに位置することになる。保護リングの一部分は、保護リングの残りの部分が金属接点の外側に配置されるように、ショットキー金属接点110のエッジ部の下に配置することができる。代替的に、保護リング全体は、金属接点110の外側に配置されるが金属接点エッジ部に対して整列し、好ましくは、保護リングが金属接点から横方向に分離されないように金属接点に隣接し、分離すれば、保護リングの効果が損なわれることになる。
保護リング120は、ショットキー金属接点のエッジ部に位置する高い電界を低減すると共に、素子が逆バイアスされた時に発生する漏れ電流を少なくする役目をする。保護リング120の上面は、半導体層108とショットキー金属接点110の間に形成されたショットキー障壁に密接し、より好ましくは、ショットキー障壁に位置する。保護リングの底部は、半導体コンタクト層108によってドープ量が多い方の層106から分離されている。この分離により、保護リングと層106の間の接合の形成が保持される。
保護リングは、半導体層108への1つ又はそれ以上のイオン種の注入によって形成される高抵抗領域である。しかし、注入イオン種は、アニール処理のようなその後の処理中に活性化されず、その結果、イオン注入によって導入された表面電荷は、層108の上面に留まることになる。
ドープ量が多い方の層106の一部分の上にオーム金属接点116が配置され、オーム金属接点116の上により厚いボンドパッド金属層118が配置される。少なくともオーム金属接点116及びボンドパッド層118によって形成された積層構造体と、半導体層108、ショットキー金属接点110、及びポンドパッド金属層112によって形成された積層構造体との間には非活性化層114を形成することができる。
図2は、本発明の別の実施形態による横方向に導通するショットキーダイオード150の断面図を示すものである。ショットキーダイオード150の構造は、図1に示すショットキーダイオード100の構造と類似のものであり、同じ参照番号は、同じ領域を表すものである。
イオンが注入されたものであるが非活性化された保護リング122は、メサのエッジ部から所定の距離分だけ、一般的に1から10μmだけずれた層108内に形成される。保護リング層122の上部は、半導体層108の上部に又はその近くに位置することになる。ショットキー金属接点110とポンドパッド金属層112は、ショットキー金属接点のエッジ部が保護リングを覆うように又は保護リングのエッジ部に位置するように図1に示す対応する層よりも長さが短く、その結果、保護リングは、素子150が逆バイアスされた時にショットキー金属接点のエッジ部に存在する高い電界を最小限に抑えるものである。
図3Aから図3Cは、半導体層構造体内での本発明の更に別の実施形態による保護リングの形成の段階を示すものである。この工程は、横方向に導通するショットキーダイオード、垂直方向に導通するショットキーダイオード、又は、ショットキー障壁を組み込む別の形式の素子の形成工程の一部とすることができる。
図3Aは、1つ又はそれ以上の更に別の層が形成される基板の上に形成される半導体構造体の断面を示すものである。基板302は、理想的には基板の上に成長することになる半導体金属の格子間隔に等しいか又はほぼ等しい格子間隔(結晶格子内の隣接原子間の間隔)を有する。これによって、結晶格子内の変位のような半導体内に形成される欠陥の数が少なくなる。また、このような半導体層の成長後に半導体材料が冷却された時に、基板の方が半導体層よりも収縮量が大きく、その結果半導体層が圧縮されて層内の割れの形成が回避されるように、基板は、半導体材料の熱膨張率に少なくとも等しい熱膨張率を有することが非常に望ましい。
基板302が横方向に導通するショットキーダイオードの一部である時には、基板は、一般的に、結晶サファイア、シリコンカーバイド、又は未ドープシリコンウェーハのような絶縁つまり不導通基板である。半導体層と基板の間の格子不適合及び熱伝導率不適合を補正するために、緩衝構造体304を基板302の上に設置することができる。その後に成長することになる半導体材料が、例えば、窒化ガリウム(GaN)又は窒化ガリウムベース材料のような窒化物ベースの半導体である時は、緩衝層は、窒化物ベース材料の1つ又はそれ以上の層で構成され、基板格子構造と窒化ガリウム又は他の窒化物ベースの半導体層の格子構造との間の遷移をもたらすことができる。
基板302が垂直方向に導通するショットキーダイオードの一部である時は、基板302は、緩衝構造体304が形成されるドープ基板である。基板がドープシリコンウェーハであり、その後に堆積されることになる半導体材料がGaN又はGaNベースの材料などの窒化物ベースの半導体である時は、緩衝構造体304は、基板302の上面に重なり合う窒化物半導体の多結晶核生成層と、核生成層の上に配置されて、異なる組成の1つ又はそれ以上の窒化物ベースの半導体を含む1つ又はそれ以上の超格子とを含む構造体とすることができる。核生成層を形成する前にシリコン基板の上にアルミニウム層を堆積することができる。このような構造体の形成は、共に「窒化ガリウムベース素子及び製造方法」という名称の2002年12月4日出願の米国特許仮出願第60/430,837号及び2003年11月25日出願の米国特許出願第10/721,488号で説明されており、それらの開示内容は、本明細書において引用により組み込まれている。
本開示で使用される時には、「III−V半導体」という用語は、化学量論的公式AlaInbGacdAsefに従った複合半導体材料を指し、ここで、(a+b+c)は約1であり(d+e+f)も約1である。「窒化物半導体」又は「窒化物ベースの半導体」という用語は、dが0.5又はそれ以上、最も一般的には0.8又はそれ以上であるIII−V半導体を指すものである。半導体材料は、純粋な窒化物半導体、すなわち、dが約1.0である窒化物半導体であることが好ましい。「窒化ガリウムベースの半導体」という用語は、本明細書で使用される時には、ガリウムを含み、最も好ましくは、存在する主要金属としてガリウムをc≧0.5、最も好ましくは≧0.8で含む窒化物半導体を指すものである。半導体は、p型又はn型導電性を有することができ、p型又はn型導電性は、従来のドーパントによって与えることができ、また、特定の半導体材料の固有の導電型から生じる可能性がある。例えば、欠陥を有する窒化ガリウムベースの半導体は、一般的に、ドープされていない時でさえも本質的にn型である。Si、Ge、S、及びOのような従来の電子供与体ドーパントを使用してn型導電性を窒化物半導体に与えることができ、一方、p型窒化物半導体は、Mg及びZnのような従来の電子受容体を含むことができる。
次に、半導体層306は、緩衝構造体304の上に又は緩衝構造体が存在しない時には直接に基板302の上に形成される。形成された素子がショットキーダイオードである時には、半導体層は、一般的に、反応スパッタリング、有機金属結晶成長法(MOCVD)、分子線エピタキシ(MBE)、又は原子層エピタキシのようなエピタキシャル成長工程を用いて形成されるドープ量の多い層である。形成された素子が1つ又はそれ以上のショットキー接合に加えて更に別の半導体素子構造体を含む別の素子である時は、層306は、更に別の半導体素子構造体を含むことができる。
ドープ量の多い半導体層がGaN又はGaNベースの半導体などの窒化物ベースの半導体であり、かつ反応スパッタリング法が使用される時は、ターゲット及び基板の両方が窒化物及び1つ又はそれ以上のドーパントを含むガス状雰囲気内にある間、ガリウム、アルミニウム、及び/又はインジウムのような半導体の金属構成要素は、基板と密接して配置された金属ターゲットから取り除かれる。代替的に、ドープ量の多い層306が窒化物ベースの半導体であり、かつMOCVDが使用される時は、基板は、金属の有機化合物を含む雰囲気、並びにアンモニア及びドーパント含有ガスのような反応性窒化物含有ガスに露出される。基板は、高温、一般的に約700°から1100°に維持され、ガス状化合物が分解して結晶材料のフィルムの形態のドープ半導体を基板の表面に形成する。その後、基板及び成長したフィルムは冷却される。得られるドープ量の多い層106は、少なくとも4E18cm-3のドープ濃度を有するn型であることが好ましい。
その後、半導体コンタクト層308が形成される。半導体層308は、一般的に、反応性スパッタリング、MOCVD、MBE、又は原子層エピタキシのような上述の方法を用いてエピタキシャル成長させる。層108は、上述の方法でドーパント種の導入によりドープ層として成長させることができ、又は、反応チャンバ壁から及び/又は基板を保持する大皿から除去された種によってドープされるドープが意図的ではない層として成長させることができる。
半導体層308がGaN又はGaNベースの半導体などの窒化物ベースの半導体である時は、半導体層308は、n型であることが好ましく、0.1E16cm-3と2E16cm-3の間のドープ濃度を有することが好ましい。変調ドープ法を用いて、反復可能かつ均一な方法で窒化物ベースの半導体層内にこのような低ドープレベルを達成することができる。このような変調ドープ法の説明は、2004年2月14日出願の米国特許出願第10/780,526号で説明されており、その開示内容は、本明細書において引用により組み込まれている。
次に、図3Bが示すように、半導体層308は、層308の1つ又はそれ以上の領域を露出させるために公知のリソグラフィ方法でパターン化される。その後、下にあるドープ量の多い層306を露出させて層308から少なくとも1つのメサを形成するために、公知の反応イオンエッチング、他のプラズマエッチング、又は湿式エッチング方法などを用いて層308の露出部分をエッチング処理する。露出した層308の上部もエッチングすることができる。
形成された素子が垂直方向に導通するショットキーダイオードである時は、半導体層308のパターン化及びエッチング段階は省略することができる。
その後、図3Cに示すように、層308内に保護リング320を形成する。保護リングを形成することになる領域で行う層108への少なくとも1つのイオン種の1回又はそれ以上の注入により保護リング320を形成する。保護リングを形成するための公知の方法とは対照的に、注入領域をアニール処理しないことが好ましく、又は、注入領域が高抵抗領域となるように、その後の処理中に高々不完全にアニール処理される。更に、注入種がドーパント種である時は、注入種を活性化させないことになる。保護リング320は、層308のメサのエッジ部に設置することができ、又はメサのエッジ部から離れた位置、一般的にメサのエッジ部から1から10μm離れた位置に形成することができる。
イオン注入の前に、レジストマスク層、誘電マスク層、金マスク層、又は他の金属マスク層のような層308の上に、並びに、任意的に、露出したドープ量の多い層306の上に形成するマスク層の堆積及びパターン化を行うことができる。パターン化されたマスク層は、メサの上面エッジ部の領域又はメサのエッジ部から1から10μmだけ離れた位置にある領域を露出させることができる。その後、半導体層308の表面に対してゼロ傾斜角でイオン種を注入することができる。マスクパターンの開口部によってメサのエッジ部の領域が露出する時は、その開口部によってドープ量の多い層306に隣接する領域も露出する可能性がある。ドープ量の多い層内への結果的に生じる注入は、注入がドープ量の多い層の深さ全体に及ばない限り、ドープ量の多い層の電流搬送機能には重大な影響を及ぼさない。
代替的に、レジスト堆積段階及びパターン化段階を省略することができ、注入領域は、注入種がメサの側壁を通じて層308に入るような高い傾斜角度、一般的に最大14度までで形成することができる。メサのエッジ部での保護リングが望ましい時は、イオン注入をより低いエネルギで実施することができる。代替的に、保護リングをメサのエッジ部から離れた位置に形成する時は、高い注入エネルギが必要される可能性がある。イオン注入エネルギの範囲は、一般的に10keVから400keVの間である。
層308がGaN又はGaNベースの半導体などの窒化物ベースの半導体である時は、注入イオン種は、マグネシウム(Mg)又は亜鉛(Zn)であることが好ましい。しかし、代替的に、注入イオン種は、窒素(N)のような層308を形成する種のうちの1つ又はそれ以上であるとすることができ、又は、イオン種は、他のIII族又はV族元素とすることができる。更なる代替として、フッ素(F)、酸素(O)、水素(H)、ヘリウム(He)、及び硼素(B)のような他の元素の注入も、同じく高抵抗領域を形成することが公知である。1回の注入量は、一般的に5E12から1E16cm-2の範囲であるが、約3.8E13cm-2であることが好ましい。
イオン種が層308に注入された時に、イオン種は、結晶格子に衝突すると層308を形成する原子間の結合を破壊することによって欠陥を生じる。一例として、層308がGaNである時には、Ga−N結合は、注入種によって破壊される。欠陥により半導体層308の禁止帯のレベルが深くなり、これが伝導キャリヤに対する落とし穴になり、それによってキャリヤの数が少なくなる。その結果、注入領域の抵抗が大きくなる。欠陥は、素子のその後の処理を通じて半導体層308に留まるが、その理由は、この構造体がその後のいかなる高温アニール処理にも露出されず、又は不完全にアニール処理され、層308の再結晶化を回避し、半導体層308の上面での注入段階によって導入された表面電荷の保持するためである。
その後、高い仕事関数を有する接触材料(図示せず)を公知の方法で半導体コンタクト層308の1つ又はそれ以上のメサの上に形成すると、層308との金属−半導体整流接合が形成される。最初に、ショットキー接触金属をメサ上面全体の上に堆積させ、その後にパターン化及びエッチングを行うことにより、パターンが保護リング320に対して整列することが好ましい。半導体層308がGaN又はGaNベースの半導体などの窒化物ベースの半導体である時は、ショットキー金属接点は、一般的に白金(Pt)層、パラジウム(Pd)層、又はニッケル(Ni)層から成る。
形成された素子が横方向に導通するショットキーダイオードである時は、オーム金属接点を、1つ又はそれ以上のメサの外側及び/又はその間の位置に、ドープ量の多い層の上に形成する。ドープ量の多い半導体層306がGaN又はGaNベースの半導体などの窒化物ベースの半導体である時は、オーム金属接点は、一般的に、アルミニウム/チタン/白金/金(Al/Ti/Pt/Au)又はチタン/アルミニウム/白金/金(Ti/Al/Pt/Au)から成るが、金属の他の組合せを用いてもよい。
代替的に、形成された素子が垂直方向に導通するショットキーダイオードである時は、オーム金属接点を基板302の裏側に形成する。
更なる代替として、形成された素子が1つ又はそれ以上のショットキー接合を組み込む別の素子である時には、他の処理段階が続く場合がある。
図4A及び図4Bは、保護リングを形成するイオン注入が素子の最上層のエッチングの前に行われる本発明の代替的実施形態の段階を示すものである。
図4Aは、任意的な緩衝層304、ドープ量の多い半導体層306、及び半導体コンタクト層308が形成された基板302を含む半導体構造体の断面を示すものである。図3Aに関連して上述した材料の1つで基板302を形成することができ、上述の方法で緩衝層304、及び層306及び308を同様に形成することができる。
半導体層308形成後に、保護リング320をその中に形成する。上述のように、パターン化されたマスクを上述のように用い、ゼロ又は小さな傾斜角度での注入によって保護リングを形成することができる。代替的に、より大きな傾斜角度及びより大きなエネルギでは、注入によるマスク層を用いずに半導体層308のメサの側面を通じて注入を実施することができる。図3Cに関連して上述した種、傾斜角度、1回の注入量範囲、及び注入エネルギを用いて注入を実施することができる。
次に、図4が示すように、保護リング320の外側にある層308の部分の一部又は全てを除去する。イオン注入によって形成される保護リングの数により、1つ又はそれ以上のメサを半導体層308から形成することができる。より低い接触領域を形成するために、層308の一部分を公知のパターン化法及びエッチング法を用いて、好ましくは、保護リング320に対して整列したマスクパターンを用いて除去する。また、注入領域の幅により、注入領域の一部分を除去することもできる。更に、層308の除去された領域の下にあるドープ量の多い半導体層306の上部を除去することもできる。
その後、上述の方法で層308の1つ又はそれ以上のメサの上にショットキー金属接点を形成する。更に、形成された素子が横方向に導通するショットキーダイオードである時には、上述のように、ドープ量の多い半導体層306の1つ又はそれ以上の領域の上にオーム接点を形成し、形成された素子が垂直方向に導通するショットキーダイオードである時には、ここでもまた、上述のように基板302の裏側にオーム接点を形成する。代替的に、形成された素子が1つ又はそれ以上のショットキー接合を組み込む別の素子である時には、他の処理段階が続く場合がある。
図5A及び図5Bは、保護リングを形成するイオン注入段階をショットキー金属接点形成後及びオーム金属接点形成後に実施する本発明の更に別の実施形態の段階を示すものである。
図5Aは、上述の基板302、任意的な緩衝層304、ドープ量の多い半導体層306、及び半導体層308を含む半導体構造体の断面を示すものである。基板302は、図3Aに関連して上述した材料の1つで形成することができ、緩衝層304、及び層306及び308は、上述の方法で同様に形成することができる。また、半導体構造体は、上述の方法で層308の1つ又はそれ以上のメサの上に形成されたショットキー金属接点310、並びに上述の方法でドープ量の多い半導体層306の1つ又はそれ以上の領域の上に形成されたオーム接点を含む。この時点で、ショットキー金属接点310とオーム金属接点316の上に、それぞれボンドパッド金属層312及び318を形成することもできる。
その後、図5Bが示すように、ショットキー金属接点310及びオーム金属接点316の間に位置する領域を含む、半導体層308及びドープ量の多い半導体層306の露出領域に1つ又はそれ以上のイオン種を注入する。この1つ又はそれ以上の注入種は、一般的に、層308がGaN又はGaNベースの半導体などの窒化物ベースの半導体である時に、図3Aから図3Cを参照して上述したものである。注入イオンは、層308における保護リング320を形成する。保護リング320の幅は、ショットキー金属接点310のエッジ部か又は層308のメサのエッジ部まで延び、保護リング320の深さは、層308の上面から下方に延びるが、層の深さ全体に亘って延びるものではない。また、イオンは、層308のメサのエッジ部とドープ量の多い半導体層306との間に延びるドープ量の多い半導体層306の領域に注入されると、注入領域320Aを形成する。ドープ量の多い半導体層306の厚み及び/又はイオン注入エネルギは、注入領域320Aが順方向バイアス電流を阻止するのを回避するために、注入領域320Aがドープ量の多い半導体層306の深さ全体に亘って下方に延びないように選択される。また、1回のイオン注入量は、順方向バイアス電流のこのような阻止を防ぐように選択することができる。
有利な態様では、層308の注入領域は、ショットキー金属接点310に対して自己整列し、そのために保護リング320は、ショットキー金属接点並びに層308のメサのエッジ部に対して同様に自己整列する。更に、注入マスク層の堆積及びパターン化が不要となる。更に、横方向に導通する素子が図5A及び図5Bに示されているが、保護リングは、ショットキー金属接点のエッジ部と最上層のエッジ部とに自己整列した垂直方向に導通する素子の層308内に同様に形成することができる。
図6は、複数のメサが形成される本発明の更に別の実施形態による横方向に導通するショットキーダイオード500の断面を示すものである。基板502、任意的な緩衝層504、及びドープ量の多い層506は、図1に示す基板102、緩衝層104、及びドープ量の多い層106に対応するものであり、同じ材料で形成することができる。図1に示す半導体コンタクト層108に関連して上述したものと同じ材料で形成することができる半導体コンタクト層508をエッチングして、複数のメサを形成する。また、ドープ量の多い層506の上部は、ドープ量の多い層の残りの部分がメサ構造の一部を形成するようにエッチングすることができる。このような横方向に導通するショットキーダイオード及びその構造体を形成する方法は、2004年2月17日出願の米国特許出願第10/780,363号で説明されており、その開示内容は、本明細書において引用により組み込まれている。
ショットキー金属接点のエッジ部が保護リング520の上に位置する状態で、ショットキー金属接点510を層508のメサの上に配置する。厚い方のボンドパッド層512をショットキー金属接点510の上に設置する。
層508のメサの少なくともいくつかの間で及び/又はメサの外側でドープ量の多い層506の上にオーム金属接点516を設置する。オーム金属接点は、メサのいくつか又は全てを少なくとも部分的に取り囲むか又は完全に取り囲むことができる。オーム金属接点516の上にボンドパッド金属層518を形成する。
半導体層508のメサのエッジ部に又はその近くに保護リング520を配置する。保護リングは、図3Aから図3Cを参照して上述したように層508のエッチング後、図4A及び図4Bを参照して上述したように層のエッチング前、又は、図5A及び図5Bを参照して上述したようにショットキー金属接点及びオーム金属接点の形成後に形成することができる。
図7は、本発明の更に別の態様による横方向に導通するショットキーダイオード550の断面を示すものである。横方向に導通するショットキーダイオード550は、図6を参照して上述したものと類似の構造を有し、同じ参照番号は、同じ領域を示すものである。しかし、保護リング522は、図3Aから図3C、図4Aから図4B、又は図5Aから図5Bに関連して上述した方法で半導体層508のメサのエッジ部から離れた位置に形成される。メサの上に配置される各ショットキー接点510及び各ボンドパッド金属512の長さは、ショットキー金属接点510が保護リングの一部の上に配置されるか、又はショットキー金属接点510のエッジ部が保護リングに対して整列するか又は自己整列するように相応に低減される。
図8Aは、本発明の別の実施形態による垂直方向に導通するショットキーダイオード700の断面を示すものである。このショットキーダイオードは、任意的な緩衝構造体704、ドープ量の多い半導体層706、及び半導体コンタクト層708が図3Aを参照して上述したように基板702の前側に形成された導通基板702を含む。半導体層708をエッチングしてメサをドープ量の多い半導体層706の上に形成することができ、代替的に、層708は、ドープ量の多い半導体層と同じ長さを有することができる。ショットキー接点のエッジ部が保護リング720の上に配置されるように、ショットキー金属接点710及びボンドパッド金属層712を半導体層708の上に形成する。基板の裏側にオーム金属接点716及び更に別のボンドパッド金属718を形成する。図3Bから図3C、図4Aから図4B、又は図5Aから図5Bに関連して上述した方法で保護リング720を層708のエッジ部に形成する。代替的に、図8Bは、複数の保護リング721が上述の方法で層708内に形成される点を除いて、図8Aに示すものと類似の構造を有するショットキーダイオード730を示している。
図9Aは、本発明の更に別の実施形態による垂直方向に導通するショットキーダイオード750の断面を示すものである。この垂直方向に導通するショットキーダイオードは、図8Aに示すものと類似の構造を有し、同じ参照番号は、同じ領域を示すものである。図3Aから図3C、図4A及び図4B、又は図5A及び図5Bに関連して上述した方法で、保護リング722を半導体層708のエッジ部から隔てたところに形成する。ショットキー金属接点710及びボンドパッド金属層712の長さは、ショットキー金属接点710が保護リング722に重なり合うように、又はショットキー金属接点のエッジ部が保護リングに整列又は自己整列するように相応に低減される。図9Bは、複数の保護リング724が上述の方法で層708内に形成される点を除いて、ショットキーダイオード760が図9Aに示すものと類似の構造を有する代替配置を示すものである。
図10は、半導体本体の上面が平面構造を有する本発明の更に別の実施形態による横方向に導通するショットキーダイオードの断面を示すものである。この素子は、図1に示す基板102及び緩衝層104に対応し、かつ同じ材料で形成することができる絶縁基板902及び任意的な緩衝層904を含む。基板902及び/又は緩衝層904の上に、図1に関連して上述した層106と同じ層とすることができる半導体層906を配置する。層906の1つ又はそれ以上の領域の上にショットキー金属接点910を配置し、層906の1つ又はそれ以上の更に別の領域の上にオーム金属接点916を形成する。ショットキー金属接点及びオーム金属接点の両方は同じ半導体層上に配置されるので、接点の接合特性は、ショットキー金属接点及びオーム金属接点を形成するのに選択された金属によって判断される。
保護リング920は、ドープ半導体層906内に配置され、ショットキー金属接点910とオーム金属接点916のエッジ部との間に延びている。保護リングは、図4A及び図4Bを参照して上述したように、ショットキー金属接点及びオーム金属接点の形成の前に形成することができるが、保護リング920がショットキー金属接点及びオーム金属接点に自己整列するように、図5A及び図5Bを参照して上述したようにショットキー金属接点及びオーム金属接点の形成後に形成することが好ましい。また、保護リング920は、ドープ層920の上面から下方に延びるが、順方向バイアス電流の阻止を回避するために部分的にのみ層906を通っている。
図11は、本発明の更に別の態様による横方向に導通する平面ショットキーダイオードの断面を示すものである。このショットキーダイオードは、図10を参照して上述したものと類似の構造を有し、同じ参照番号は、同じ領域を示すものである。しかし、保護リング924は、ドープ半導体層906内に設けられており、図10に示すようにショットキー金属接点とオーム金属接点の間の領域全体に沿って延びるのではなく、ショットキー金属接点910のエッジ部の外側で数ミクロン延びるに過ぎない。また、保護リング924の一部分は、オーム金属接点910の下に延びることができる。保護リングは、図4A及び図4を参照して上述したように、ショットキー金属接点及びオーム金属接点の形成前に形成することが好ましい。代替的に、保護リングは、ショットキー金属接点とオーム金属接点の間の領域の一部分のみへの注入に制限するマスク層を利用して、ショットキー金属接点及びオーム金属接点の形成後に形成することができるが、好ましくは、それでもショットキー金属接点に対して自己整列するものである。
有利な態様では、本発明は、ショットキーダイオード又はショットキー障壁を有する他の素子の降伏電圧特性を改善し、並びにこのような素子の漏れ電流を低下させる保護リングを提供するものである。保護リングがイオン注入によって形成され、かつアニール処理されないか又は不完全にアニール処理されるために、半導体コンタクト層の上面での電荷が残り、素子の特性を改善する。
本発明を本明細書で特定的な実施形態を参照して説明したが、これらの実施形態は、本発明の原理及び用途を単に例示するものであることは理解されるものとする。従って、例示的な実施形態に対して多くの変更を行うことができ、特許請求の範囲によって規定された本発明の精神及び範囲から逸脱することなく、他の構成を考案することができることも理解されるものとする。
本発明の実施形態による横方向に導通するショットキーダイオードを拡大して示す断片的概略断面図である。 本発明の別の実施形態による横方向に導通するショットキーダイオードを拡大して示す断片的概略断面図である。 本発明の更に別の実施形態による半導体層構造体における非活性化保護リングの形成を拡大して示す断片的断面図である。 本発明の更に別の実施形態による半導体層構造体における非活性化保護リングの形成を拡大して示す断片的断面図である。 本発明の更に別の実施形態による半導体層構造体における非活性化保護リングの形成を拡大して示す断片的断面図である。 本発明の更に別の実施形態による半導体層構造体における非活性化保護リングの形成を拡大して示す断片的断面図である。 本発明の更に別の実施形態による半導体層構造体における非活性化保護リングの形成を拡大して示す断片的断面図である。 本発明の更に別の実施形態による半導体層構造体の形成における非活性化保護リングの形成を拡大して示す断片的断面図である。 本発明の更に別の実施形態による半導体層構造体の形成における非活性化保護リングの形成を拡大して示す断片的断面図である。 本発明の更に別の態様による複数のメサを有する横方向に導通するショットキーダイオードを拡大して示す断片的断面図である。 本発明の更に別の態様による複数のメサを有する横方向に導通するショットキーダイオードを拡大して示す断片的断面図である。 本発明の他の実施形態による垂直方向に導通するショットキーダイオードを拡大して示す断片的断面図である。 本発明の他の実施形態による垂直方向に導通するショットキーダイオードを拡大して示す断片的断面図である。 本発明の更に他の実施形態による垂直方向に導通するショットキーダイオードを拡大して示す断片的断面図である。 本発明の更に他の実施形態による垂直方向に導通するショットキーダイオードを拡大して示す断片的断面図である。 本発明の付加的な態様による平面構造を有する横方向に導通するショットキーダイオードを拡大して示す断片的断面図である。 本発明の更に付加的な態様による平面構造を有する横方向に導通するショットキーダイオードを拡大して示す断片的断面図である。
符号の説明
100 ショットキーダイオード
102 絶縁基板
104 緩衝構造体
106 半導体層
108 半導体コンタクト層
110 ショットキー金属接点
112 ポンドパッド金属層

Claims (18)

  1. 半導体構造体に保護リングを形成する方法であって、
    コンタクト層を含む半導体本体を準備する段階と、
    少なくとも1つのイオン種を前記コンタクト層の少なくとも1つの部分の中に注入し、そこに、ショットキー金属接点のエッジ部が配置されているか又は配置される該コンタクト層の表面の一部分に少なくとも隣接して配置される少なくとも1つの注入領域を形成する段階と、
    続いて、前記注入領域を完全にアニール処理することなく前記半導体本体を処理する段階と、
    を含むことを特徴とする方法。
  2. 前記イオン種は、1回に少なくとも5E12cm-2の量で注入されることを特徴とする請求項1に記載の方法。
  3. 前記イオン種は、1回に最大1E16cm-2の量で注入されることを特徴とする請求項1に記載の方法。
  4. 前記イオン種は、前記コンタクト層の前記表面に対してゼロ傾斜角で注入されることを特徴とする請求項1に記載の方法。
  5. 前記コンタクト層は、窒化ガリウムベースの半導体を含むことを特徴とする請求項1に記載の方法。
  6. 請求項1に記載の保護リングを形成する段階を含むショットキーダイオードを形成する方法であって、
    半導体本体を準備する段階は、少なくとも1つの半導体層を基板の表面上に形成する段階を含み、
    前記半導体層は、コンタクト層を少なくとも含み、それによって前記半導体本体は、前記基板と前記少なくとも1つの半導体層を含み、
    金属接点を前記コンタクト層の少なくとも一部の上に形成し、それとのショットキー接合を形成する段階、
    を更に含むことを特徴とする方法。
  7. 請求項1に記載の保護リングを形成する段階を含む方法により形成されたショットキーダイオードであって、
    半導体本体を準備する段階は、少なくとも1つの半導体層を基板の表面上に形成する段階を含み、
    前記半導体層は、コンタクト層を少なくとも含み、それによって前記半導体本体は、前記基板と前記少なくとも1つの半導体層を含み、
    少なくとも1つのイオン種を注入する前に、金属接点を前記コンタクト層の少なくとも一部の上に形成し、それとのショットキー接合を形成する段階、
    を更に含み、
    前記金属接点は、前記注入される領域が該金属接点に対して自己整列するように、前記少なくとも1つのイオン種の前記注入をマスキングする、
    ことを特徴とするダイオード。
  8. 少なくとも1つのコンタクト層を含む半導体本体と、
    少なくとも1つの注入されたイオン種を有する注入領域を含み、前記コンタクト層の少なくとも一部分に形成された少なくとも1つの保護リングと、
    を含み、
    前記注入領域は、ショットキー金属接点のエッジ部が配置された前記コンタクト層の表面の一部分に少なくとも隣接して配置され、かつ不完全にアニール処理される、
    ことを特徴とする半導体構造体。
  9. 前記注入領域は、前記コンタクト層の前記表面に隣接することを特徴とする請求項8に記載の半導体構造体。
  10. 前記注入領域の端部は、前記ショットキー金属接点の前記エッジ部に接触することを特徴とする請求項8に記載の半導体構造体。
  11. 前記注入領域の端部は、前記コンタクト層のエッジ部に位置することを特徴とする請求項8に記載の半導体構造体。
  12. 前記注入領域は、前記コンタクト層のエッジ部から少なくとも1μm離れて位置することを特徴とする請求項8に記載の半導体構造体。
  13. 前記注入領域は、前記コンタクト層の前記エッジ部から最大10μm離れて位置することを特徴とする請求項12に記載の半導体構造体。
  14. 前記イオン種の1回の注入量は、少なくとも5E12cm-2であることを特徴とする請求項8に記載の半導体構造体。
  15. 前記イオン種の1回の注入量は、最大1E16cm-2であることを特徴とする請求項8に記載の半導体構造体。
  16. 前記注入領域は、完全な非アニール処理領域であることを特徴とする請求項8に記載の半導体構造体。
  17. 前記半導体本体は、更に別の表面を形成し、かつ該更に別の表面から上方に突出した少なくとも1つのメサを含み、該メサは、前記コンタクト層の少なくとも一部を含むことを特徴とする請求項8に記載の半導体構造体。
  18. 前記コンタクト層は、窒化ガリウムベースの半導体を含むことを特徴とする請求項8に記載の半導体構造体。
JP2005253739A 2004-09-07 2005-09-01 半導体素子のための非活性化保護リング Expired - Fee Related JP5164319B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/935,000 US7229866B2 (en) 2004-03-15 2004-09-07 Non-activated guard ring for semiconductor devices
US10/935000 2004-09-07

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012257871A Division JP2013042183A (ja) 2004-09-07 2012-11-26 半導体素子のための非活性化保護リング

Publications (2)

Publication Number Publication Date
JP2006080513A true JP2006080513A (ja) 2006-03-23
JP5164319B2 JP5164319B2 (ja) 2013-03-21

Family

ID=35453312

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2005253739A Expired - Fee Related JP5164319B2 (ja) 2004-09-07 2005-09-01 半導体素子のための非活性化保護リング
JP2012257871A Pending JP2013042183A (ja) 2004-09-07 2012-11-26 半導体素子のための非活性化保護リング

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2012257871A Pending JP2013042183A (ja) 2004-09-07 2012-11-26 半導体素子のための非活性化保護リング

Country Status (4)

Country Link
US (1) US7229866B2 (ja)
EP (2) EP1633004B1 (ja)
JP (2) JP5164319B2 (ja)
TW (1) TWI421917B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007305609A (ja) * 2006-04-10 2007-11-22 Matsushita Electric Ind Co Ltd 半導体装置
JP2014049465A (ja) * 2012-08-29 2014-03-17 Toyoda Gosei Co Ltd 縦型半導体装置およびその製造方法
JP2014110310A (ja) * 2012-11-30 2014-06-12 Furukawa Electric Co Ltd:The 窒化物系化合物半導体装置およびその製造方法
JP2016066813A (ja) * 2011-05-18 2016-04-28 ローム株式会社 半導体装置およびその製造方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7417266B1 (en) 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
US20060092592A1 (en) * 2004-10-14 2006-05-04 Taiwan Semiconductor Manufacturing Co. ESD protection circuit with adjusted trigger voltage
US7436039B2 (en) * 2005-01-06 2008-10-14 Velox Semiconductor Corporation Gallium nitride semiconductor device
US8026568B2 (en) 2005-11-15 2011-09-27 Velox Semiconductor Corporation Second Schottky contact metal layer to improve GaN Schottky diode performance
US7939853B2 (en) * 2007-03-20 2011-05-10 Power Integrations, Inc. Termination and contact structures for a high voltage GaN-based heterojunction transistor
US7672101B2 (en) * 2007-09-10 2010-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection circuit and method
US7842974B2 (en) * 2009-02-18 2010-11-30 Alpha & Omega Semiconductor, Inc. Gallium nitride heterojunction schottky diode
US10170563B2 (en) * 2009-10-30 2019-01-01 Alpha And Omega Semiconductor Incorporated Gallium nitride semiconductor device with improved termination scheme
FR2963985A1 (fr) * 2010-08-18 2012-02-24 St Microelectronics Tours Sas Diode schottky verticale au nitrure de gallium
US9318623B2 (en) 2011-04-05 2016-04-19 Cree, Inc. Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
US8846482B2 (en) * 2011-09-22 2014-09-30 Avogy, Inc. Method and system for diffusion and implantation in gallium nitride based devices
US8368167B1 (en) * 2011-09-30 2013-02-05 Chengdu Monolithic Power Systems, Inc. Schottky diode with extended forward current capability
US8772901B2 (en) 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Termination structure for gallium nitride schottky diode
US8772144B2 (en) 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Vertical gallium nitride Schottky diode
US8633094B2 (en) 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
US8940620B2 (en) 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
US8928037B2 (en) 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
CN103400866B (zh) * 2013-07-31 2016-12-28 中国电子科技集团公司第十三研究所 基于调制掺杂的GaN肖特基二极管
CN103400865B (zh) * 2013-07-31 2016-07-13 中国电子科技集团公司第十三研究所 基于极化掺杂的GaN肖特基二极管
CN103400864B (zh) * 2013-07-31 2016-12-28 中国电子科技集团公司第十三研究所 基于极化掺杂的GaN横向肖特基二极管
DE102014118768A1 (de) * 2014-12-16 2016-06-16 Infineon Technologies Ag Halbleiterbauelement mit einem metall-halbleiter-übergang und herstellungsweise dafür
US9966462B2 (en) 2016-07-12 2018-05-08 Semiconductor Components Industries Llc Guard rings for cascode gallium nitride devices
US10304971B2 (en) * 2016-07-16 2019-05-28 Champion Microelectronic Corp. High speed Schottky rectifier

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04218969A (ja) * 1990-12-19 1992-08-10 New Japan Radio Co Ltd ショットキーバリア半導体装置
JP2003516631A (ja) * 1999-12-07 2003-05-13 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 低漏れ電流保護化シリコンカーバイドデバイスおよび製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4063964A (en) * 1976-12-27 1977-12-20 International Business Machines Corporation Method for forming a self-aligned schottky barrier device guardring
JPH0618280B2 (ja) * 1988-04-19 1994-03-09 サンケン電気株式会社 ショットキバリア半導体装置
NL8802291A (nl) * 1988-09-16 1990-04-17 Koninkl Philips Electronics Nv Inrichting voor het verzenden van datawoorden welke een gedigitaliseerde analoog signaal vertegenwoordigen en een inrichting voor het ontvangen van de verzonden datawoorden.
JP3023853B2 (ja) * 1990-08-23 2000-03-21 富士通株式会社 半導体装置の製造方法
EP0576566B1 (en) 1991-03-18 1999-05-26 Trustees Of Boston University A method for the preparation and doping of highly insulating monocrystalline gallium nitride thin films
US5221413A (en) 1991-04-24 1993-06-22 At&T Bell Laboratories Method for making low defect density semiconductor heterostructure and devices made thereby
JP2928417B2 (ja) * 1991-12-16 1999-08-03 松下電子工業株式会社 半導体装置の製造方法
JPH06104458A (ja) * 1992-09-21 1994-04-15 New Japan Radio Co Ltd メサ型半導体装置の製造方法
US5449925A (en) * 1994-05-04 1995-09-12 North Carolina State University Voltage breakdown resistant monocrystalline silicon carbide semiconductor devices
WO1996041906A1 (en) 1995-06-13 1996-12-27 Advanced Technology Materials, Inc. Bulk single crystal gallium nitride and method of making same
WO1997027629A1 (en) * 1996-01-24 1997-07-31 Cree Research, Inc. Mesa schottky diode with guard ring
US5874747A (en) 1996-02-05 1999-02-23 Advanced Technology Materials, Inc. High brightness electroluminescent device emitting in the green to ultraviolet spectrum and method of making the same
US5741724A (en) 1996-12-27 1998-04-21 Motorola Method of growing gallium nitride on a spinel substrate
JP3491492B2 (ja) 1997-04-09 2004-01-26 松下電器産業株式会社 窒化ガリウム結晶の製造方法
US5785606A (en) 1997-05-02 1998-07-28 Marquez; Ruben L. Method of playing multiple hand card game
JP2002510275A (ja) 1997-07-03 2002-04-02 シービーエル テクノロジーズ エピタキシャル層中の欠陥の除去
JP3505357B2 (ja) 1997-07-16 2004-03-08 株式会社東芝 窒化ガリウム系半導体素子およびその製造方法
JP3500281B2 (ja) 1997-11-05 2004-02-23 株式会社東芝 窒化ガリウム系半導体素子およびその製造方法
JP3036495B2 (ja) 1997-11-07 2000-04-24 豊田合成株式会社 窒化ガリウム系化合物半導体の製造方法
US20020069816A1 (en) 1999-12-13 2002-06-13 Thomas Gehrke Methods of fabricating gallium nitride layers on textured silicon substrates, and gallium nitride semiconductor structures fabricated thereby
FR2816113A1 (fr) * 2000-10-31 2002-05-03 St Microelectronics Sa Procede de realisation d'une zone dopee dans du carbure de silicium et application a une diode schottky
US6900483B2 (en) * 2001-06-04 2005-05-31 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing the same
JP2002373989A (ja) * 2001-06-13 2002-12-26 Toshiba Corp 半導体装置
US20030015708A1 (en) * 2001-07-23 2003-01-23 Primit Parikh Gallium nitride based diodes with low forward voltage and low reverse current operation
JP2004022878A (ja) * 2002-06-18 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6825073B1 (en) * 2003-09-17 2004-11-30 Chip Integration Tech Co., Ltd. Schottky diode with high field breakdown and low reverse leakage current

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04218969A (ja) * 1990-12-19 1992-08-10 New Japan Radio Co Ltd ショットキーバリア半導体装置
JP2003516631A (ja) * 1999-12-07 2003-05-13 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 低漏れ電流保護化シリコンカーバイドデバイスおよび製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN7011003807; A. P. Zhang et al.: 'Vertical and lateral GaN rectifiers on free-standing GaN substrates' APPLIED PHYSICS LETTERS VOL.79, 20010903, p.1555-1557 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007305609A (ja) * 2006-04-10 2007-11-22 Matsushita Electric Ind Co Ltd 半導体装置
JP2016066813A (ja) * 2011-05-18 2016-04-28 ローム株式会社 半導体装置およびその製造方法
JP2014049465A (ja) * 2012-08-29 2014-03-17 Toyoda Gosei Co Ltd 縦型半導体装置およびその製造方法
JP2014110310A (ja) * 2012-11-30 2014-06-12 Furukawa Electric Co Ltd:The 窒化物系化合物半導体装置およびその製造方法

Also Published As

Publication number Publication date
US7229866B2 (en) 2007-06-12
EP1633004A3 (en) 2008-03-05
JP2013042183A (ja) 2013-02-28
TWI421917B (zh) 2014-01-01
US20050202661A1 (en) 2005-09-15
EP1633004A2 (en) 2006-03-08
JP5164319B2 (ja) 2013-03-21
EP1633004B1 (en) 2013-08-14
EP2302686A3 (en) 2011-04-13
TW200633030A (en) 2006-09-16
EP2302686A2 (en) 2011-03-30

Similar Documents

Publication Publication Date Title
JP5164319B2 (ja) 半導体素子のための非活性化保護リング
JP5390188B2 (ja) ショットキーダイオードの性能を向上させる第2のショットキー接触金属層
JP4660733B2 (ja) 縦型デバイスのための裏面オーミックコンタクトの低温形成
JP5150802B2 (ja) 窒化物基半導体デバイスのための低ドープ層
CN100555659C (zh) 外延基底和半导体元件
US9318331B2 (en) Method and system for diffusion and implantation in gallium nitride based devices
JP2006100801A (ja) エピタキシャル基板および半導体素子
CN113241382A (zh) 半导体器件和形成半导体器件的方法
EP1903600A2 (en) Method for producing P-type group III nitride semiconductor and method for producing electrode for P-type group III nitride semiconductor
JP4852786B2 (ja) Iii族窒化物半導体の製造方法及びiii族窒化物半導体素子
US6559482B1 (en) III-N compound semiconductor bipolar transistor structure and method of manufacture
CN117059650A (zh) 一种极化斜边终端结构的GaN基pn结二极管器件及其制作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080714

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111024

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120124

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120625

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120925

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120928

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20121024

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20121025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121126

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20121129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121218

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151228

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees