CN100352061C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件以及其制造方法，该半导体器件在绝缘层上具有在外延生长的同时所制造的很厚的多结晶半导体层。在集电开口部(5)上，外延生长由Si缓冲层(7d)、SiGe隔离层、倾斜SiGe层以及Si覆盖层的Si/SiGe层(7)，同时在氮化膜(6)的上面上和氧化膜(5)以及氮化膜(6)的侧面上沉积多结晶层(8)。此时，通过制成Si缓冲层(7d)之后制成SiGe隔离层等膜，确实进行非选择外延生长，并在氮化膜(6)上又制成多结晶层(8)。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种具有外延生长基极层的作为异质结双极晶体管工作的半导体器件以及其制造方法。
背景技术
近年来，硅双极晶体管利用微细加工技术、自我对准技术的发展谋求高速动作化，而且为了进一步的高速工作化，对具有异质结的双极晶体管(异质结双极晶体管)的研究开发日益盛行。最近，特别是积极地进行以SiGe混晶半导体作为基极层而利用(SiGe异质结双极晶体管，以下称之为SiGe-HBT)的试验。
图14(a)～图14(f)为一剖面图，示出了使用现有的选择SiGe外延生长技术的SiGe-HBT具有代表性的制造方法。
首先，在图14(a)所示的工序中，在P型硅衬底101上通过离子注入法制成N+杂质层102，然后在硅衬底101上制成N-外延生长层103。然后，使用槽沟蚀刻技术和埋入氧化膜技术，制成元素分离用氧化膜104。
其次，在图14(b)所示的工序中，通过CVD法在衬底上依次沉积氧化膜105、氮化膜106，然后使用光刻法和蚀刻法在氮化膜106上制成集电极开口部115(外延生长区域)，再通过湿式蚀刻法除去氧化膜105中露出到集电极开口部115的部分。
再次，用MBE、UHV-CVD或LP-CVD技术，再在集电极开口部115上外延生长由Si覆盖层，SiGe隔离层以及倾斜SiGe层所构成的Si/SiGe层107。此时，由于使用了选择SiGe外延生长技术，能避免在氮化膜106上沉积多结晶膜。
还有，在图14(c)所示的工序中，在衬底上沉积氧化膜109，然后使用光刻法和蚀刻法在Si/SiGe层107的中央部上方留下氧化膜109。
其后，在图14(d)所示的工序中，在衬底上沉积作为基极引出电极的聚硅膜110，在该聚硅膜110中注入作为杂质硼离子，然后在聚硅膜110上沉积氧化膜111。并且，使用光刻法和蚀刻法在氧化膜111和聚硅膜110上制成发射极开口部116。
再后，在图14(e)所示的工序下，在衬底上沉积氧化膜和氮化膜后，进行个向异性干式蚀刻，由此在氧化膜111和聚硅膜110的侧壁上制成氧化膜侧壁118和氮化膜侧壁112。还有，由湿式蚀刻法除去氧化膜109中露出到发射极开口部116内的部分。
最后，在图14(f)所示的工序中，在衬底上沉积作为发射电极的N型聚硅膜。接着，使用光刻法和蚀刻法对聚硅膜进行制成布线图案，由此制成发射极聚硅电极113。此后，进行RTA等的热处理，使N型杂质从发射极聚硅电极113扩散到Si/SiGe层107中的Si覆盖层中，由此在SiGe基层上制成Si发射层。通过该处理，制成发射-基层结合。
经过以上的工序，能制成具有Si-SiGe异质结部分的SiGe-HBT。
图15为剖面图，示出了在图14(f)的XV-XV线剖开后的剖开面中SiGe-HBT的Si/SiGe层107的概略构成，和往纵度方向的Ge含有率的概略构成。如同图所示，Si/SiGe层107，是由位于N-外延生长层103正上面的非掺杂SiGe隔离层107a、设在SiGe隔离层107a上的倾斜SiGe层7b、Si覆盖层107c构成。并且在Si覆盖层107c的上部，N型杂质通过扩散被掺杂而成为发射层，其下部成为基极层的一部分。并且在倾斜SiGe层107b中的从SiGe隔离层107a向Si覆盖层107c阶段性地减少Ge含有率。
图16为现有的SiGe外延生长的标准处理时序图。在此，说明由UHV-CVD法生长SiGe外延生长膜的方法，同样用LP-CVD法以及MBE法也可以由相同的方法进行生长外延生长膜。
如图16所示，时刻t100时，在反应室(chamber)内投入晶片后，在时刻t101下，把温度升到650℃～800℃左右的高温，从时刻t102到时刻t103之间(例如2～20分钟左右)进行热处理(预先清除)。也就是说，通过使如下所述的方法在硅衬底的上表面上所制成的自然氧化膜与衬底中的硅进行反应，通过除去(升华反应)蒸气压高的SiO，使很干净的Si面露出在需要外延生长的区域上。
SiO2+Si→2SiO↑
其次，从时刻t103到t104之间，使晶片的温度下降到500℃～650℃的成长温度后，在时刻t104到t105之间，使晶片保持这种状态到晶片内的温度分布均匀为止。此后，从时刻t105起，将所定量的乙硅烷，锗烷，乙硼烷等原料气体输入到反应室内进行膜生长。在此，每层成膜，例如SiGe隔离层107a的成膜，在从时刻t104到时刻t105之间通过供给一定量的乙硅烷(Si2H6)、和锗烷(GeH4)来进行的。还有，倾斜SiGe层107b的成膜是，从时刻t106到t107之间，在乙硅烷和乙硼烷(B2H6)的流量为一定的条件下，通过阶段性地减少锗烷的流量，使Ge含有率成为倾斜状来进行的。再有，Si覆盖层107c的成膜是，在从时刻t107起的所定时间间隔内，通过将一定流量的乙硅烷供给晶片的表面而进行的。
可是，在最近，如在特开平5-175222公报和特开平6-69434公报所公开那样，在制造SiGe-HBT时，在硅层上生长SiGe外延生长膜的同时，在硅层周围的氧化膜以及氮化膜等的绝缘膜上生长SiGe多结晶膜的非选择SiGe外延生长技术被作为实现晶体管的高性能化技术被视为重视。如果将该非选择外延生长技术适用在图14(a)～图14(f)所示的工序上，因为在氮化膜106和聚硅膜110之间制成了多结晶Si/SiGe膜，所以聚硅膜110和多结晶Si/SiGe膜作为基极引出电极功能，从而实现基极引出电极的低电阻化。
如上所述的利用于SiGe-HBT的制造的非选择SiGe外延生长技术，由以下的三点被认为能提高晶体管的电气特性、且可以认为是可以进行安定生产的有希望的技术。
(1)单结晶SiGe膜在硅衬底上外延生长的同时，在绝缘层上制成多结晶SiGe膜，该多结晶SiGe膜的比电阻比多结晶Si膜低。特别是，在SiGe-HBT中，因为可以把被高浓度的B掺杂的SiGe多结晶膜作为双极晶体管的基极引出电极的一部分使用，所以能实现基极电极进一步下降。
(2)在BiCMOS工艺下，因为不仅能把多结晶SiGe膜作为双极晶体管的基极引出电极的一部分使用，还能把它作为MOS晶体管的栅电极使用，所以能实现栅电阻的降低以及工序的减少。
(3)在使用选择SiGe外延生长技术时，由于生长条件的细微变化，选择生长性也会随之破坏，从而在绝缘膜上也会产生多结晶体制成的斑点状等现象。也就是说，很少有工艺利益，在工序上也容易出现异常。与此相比，在使用非选择外延生长技术时，因为在绝缘膜上同样制成多结晶膜，所以不容易产生因外延生长引起的工序异常。
综上所述，非选择SiGe外延生长技术，从提高SiGe-HBT的电气特性的观点来说，是一种很有前途的技术，但是，另一方面，我们也知道它有以下的不适宜的地方。
(1)与硅层上的生长不同，因为在氧化膜、氮化膜等的绝缘层上，一定粒径以上的生长核(临界核)在一定的密度制成之后，才开始膜生长，所以在绝缘层上，对于工艺气体提供的开始时间，到绝缘层上成长开始为此，产生了时间迟延(潜伏时间)。
(2)随着SiGe中的Ge比率的增加，其非选择性也随之下降(潜伏时间变长)。
由于上述不适宜(1)的理由，即使把SiGe多结晶膜作为基极引出电极的一部分使用，在Si/SiGe层的外延生长的期间中，在绝缘层上不能制成具有足够厚度的多结晶膜，结果有可能会不能实现基极电阻的下降。还有，由于上不适宜上述(2)的理由，难以维持由非选择SiGe外延生长引起的基极电阻的降低和由Ge含有率的增大提高的高频率特性的两方同时成立。
图17(a)为上述现有的使用非选择外延生长技术所制成的SiGe外延生长膜的断面SEM照片。但是，使用该剖面结构的解析的样品中，省略了图14(b)所示那样的氧化膜105和氮化膜106的制成。图17(a)的照片是：使用具有Ge含有率为15％、厚度为40nm的SiGe隔离层107a，Ge含有率从15％变化到0％的、厚度为40nm的倾斜SiGe层107b，以及厚度30nm的Si覆盖层107c的样品所摄制的照片。如同图所示，虽然在N-集电层103上存在有被外延生长的Si/SiGe层107，但在元素分离用氧化膜104上，只存在有斑斑点点的多结晶体，并没有制成多结晶膜。
为了更详细地说明上述(1)(2)的不适宜的理由，我们用图18示意性地示出了SiGe外延生长膜、Si外延生长膜、绝缘膜上的多结晶Si膜以及多结晶SiGe膜的原料气体供给导入时间和生长膜厚度之间的关系。从图18可以明白以下的情况。
一般来说，SiGe外延生长膜的生长速度比Si外延生长膜的快。随着SiGe中的Ge含有率变大，SiGe外延生长膜的生长速度也随之变快。
在制成绝缘层上的多结晶Si膜和多结晶SiGe膜时，因为竞争由分解原料气体的SiGe生长核制成和从所制成的SiGe绝缘层的表面上脱离的分离反应，所以出现了开始制成时间比原料气体供给开始晚(出现潜伏时间)的现象。也就是说，这是因为在绝缘层的表面上，其终端悬浮键(dangling bond)被切断，到临界核制成为止需要有一定程度的时间，但在硅层的表面上因为露着具有悬浮键的硅原子，所以Si膜和SiGe膜的外延生长，几乎和原料气体开始供给的时间同时开始，实际上可以认为没有潜伏时间。
另一方面，在SiGe-HBT中，Si/SiGe层107的膜厚度，从其器件设计的观点(所希望的电气特性)决定其厚度，不可能制成比这更厚的SiGe膜。还有，为了提高SiGe-HBT的高频率特性，一般所知的是，Ge含有率更大的SiGe外延生长膜的使用更有利。也就是说，随着SiGe中的Ge含有率的增大，SiGe外延生长膜的生长速度也随之增加，由此单结晶SiGe膜的外延生长渐渐倾向于短时间完成。对此，到为制成多结晶SiGe膜的生长核为止的潜伏时间(参照图18)渐渐倾向于长时间完成。可以预测，其结果在具有Ge的含有率(平均)为11％左右的高Ge含有率的基极层SiGe-HBT上，只能制成如图17(a)所示那样的斑点状多结晶SiGe体。
如上所述，在SiGe-HBT中，因为在Si/SiGe层107以及其中的SiGe膜的厚度都必须在所定厚度的这一限制条件下，不必需进行SiGe膜的外延生长，所以我们知道了，利用非选择外延生长在绝缘层上制成充分厚度的多结晶膜，在原理上是很困难的。还有，因为为了提高SiGe-HBT等半导体器件的电气特性，随着SiGe外延生长膜中的Ge含有率的增大，就出现了制成多结晶膜就渐渐也随之变得更难的不适宜的问题。
还有，在以后的工序下，因为绝缘层的表面上所制成的多结晶膜将成为基膜，又因为通过光刻法和干蚀刻法进行安定的加工，所以必需要有良好的表面形态。
补充一下，关于Ge含有率和选择性的关系，我们可以参照下文。K.Aketagawa Jpn.J.Appl.Phys.Vol.31(1992)pp.1432-1435，“Selecti-ve Epitaxial Growth of Si and Si1-xGex Films by Ultrahigh-VacuumChemical Vapor Deposition Using Si2H6and GeH4”。
发明内容
本发明的目的是提供：通过施加提高SiGe外延生长的非选择性的方法，在边维持SiGe-HBT等半导体器件的设计特性，边在单结晶半导体层的表面上制成单结晶外延生长层的同时，为在绝缘层上制成有充分厚度的多结晶膜的半导体装置以及其制造方法。
本发明的半导体器件，其中包括：设在衬底的一部分上的单结晶基层；设在上述衬底的其它部分的绝缘层；以外延生长法制成在上述基层的上方，并且具有其组成分子式以Si1-x1-y1Gex1Cy1(0＜x1＜1，0≤y1＜1)表示的半导体层；以外延生长法制成在上述基层和上述半导体层之间，并且具有其组成形式以Si1-x2-y2Gex2Cy2(0≤x2＜1，0≤y2＜1，1-x2-y2＞1-x1-y1)表示的缓冲层；制成在上述绝缘层上，其成分实际上与上述缓冲层相同的半导体；包含其成分实际上与上述半导体层相同的多结晶半导体层。
由此，在基层和半导体层的中间制成其Si含有率比半导体层大的缓冲层，在绝缘层上所制成的多结晶半导体包含其组成实际上与缓冲层相同的半导体，所以能得到提高了其非选择生长性的，其膜厚度比较厚的多结晶半导体层。
最好的是上述单结晶基层为硅层。
上述半导体层为SiGe层或SiGeC层，上述缓冲层为硅层，由于上述多结晶半导体层至少包含SiGe，所以能获得包括其电阻较小的多结晶SiGe的多结晶半导体层。
上述基层为集电层，上述半导体层的至少一部分为基电层，上述多结晶半导体层为基极引出电极的至少一部分，作为异质结双极型晶体管的功能的半导体器件。
上述多结晶半导体层，是MIS晶体管的栅电极的至少一部分，也能制成作BiCMOS器件的功能半导体器件。
最好的是上述缓冲层的厚度在2nm以上20nm以下。
本发明的半导体器件的制造方法，包括：工序(a)，进行具有其组成分子式以Si1-x3-y3Gex3Cy3(0≤x3＜1，0≤y3＜1)表示的单结晶的基层，和具有绝缘层的衬底的预先清除工作；工序(b)，接着上述工序(a)，在上述单结晶的基层上，制成其组成分子式以Si1-x2-y2Gex2Cy2(0≤x2＜1，0≤y2＜1，)表示的缓冲层的同时，在上述绝缘层上沉积其成分实际上与上述缓冲层相同的第一多结晶半导体层；工序(c)，接着上述工序(b)，在上述缓冲层上，制成其组成分子式以Si1-x1-y1Gex1Cy1(0＜x1＜1，0≤y1＜1)表示的半导体层，同时在上述绝缘层的上方沉积覆盖上述第一多结晶半导体层，并且其成分实际上与上述半导体层相同的第二多结晶半导体层，上述半导体层的组成分子式和上述缓冲层的组成分子式之间有以式(1-x2-y2＞1-x1-y1)表示的关系。
由该方法，在工序(b)中，由于Si含有率较大，所以工序(b)所需的时间较长。因此，其间在绝缘层上确实能制成斑点状或连续的膜状的第一多结晶层。并且在工序(c)中，该第一多结晶半导体层促进第二多结晶半导体层的制成，从而制成整个厚度很大的第一、第二的多结晶半导体层。也就是说，在工序(c)中提高了外延生长的非选择性。
最好的是在上述工序(b)下，上述第一多结晶半导体基本形成为连续的一张膜状。
将上述工序(b)在比上述工序(c)温度低的情况下进行，因为可以长时间确保与缓冲层厚度相同的工序(b)所要的时间，所以能在绝缘层上确实制成第一多结晶半导体层。
最好的是上述工序(b)和工序(c)之间的温差在10℃以上100℃以下的范围内。
上述工序(a)，保持半导体器件高温一定时间后，使其下降到进行上述工序(b)的温度，在上述工序(a)中的上述的降温过程中，为了在上述绝缘层上进行上述工序(c)中的第一或第二多结晶半导体层的外延生长的核生长，由此能活跃地进行在绝缘层的表面上的核制成，从而提高其后的工序(c)中的外延生长的非选择性。
最好的是上述半导体层是SiGe层、或SiGeC层，上述缓冲层是硅层。
上述基层是集电层，上述半导体层的至少一部分是基极层，上述第一、第二多结晶半导体层是基极引出电极的至少一部分，形成为作异质结双极型晶体管的半导体器件，由此谋求能制成基极电阻很小的异质结双极型晶体管。
上述第一、第二多结晶半导体层是MIS晶体管的栅电极的至少一部分，也可以制成作为BiCMOS器件工作的半导体器件。
最好的是上述工序(b)及工序(c)，在超高真空状态下进行。
最好的是上述工序(b)及工序(c)，在温度为400℃以上650℃以下的范围内进行。
发明的效果
依照本发明，因为在单结晶的基层上制成半导体层之前，通过半导体层制成了Si含有率高于半导体层的缓冲层，在制成半导体层的时候能提高外延生长的非选择性，从而能获得厚度较大的多结晶层。
附图说明
图1为-剖视图，示出了本发明的每个实施例中共用的半导体器件SiGe-HBT的断面。
图2(a)～图2(c)为剖视图，示出了本发明的第2实施例中的SiGe-HBT的制造工序的前半部分的断面。
图3(a)～图3(c)为剖视图，示出了本发明的第2实施例中的SiGe-HBT的制造工序的后半部分的断面。
图4为-剖面图，示出了沿在图1中的IV-IV线剖开后的剖面上的概括构成，和往纵方向的Ge含有率的概略构成。
图5为本发明的第1实施例中的SiGe外延生长的标准处理时序的图。
图6是第1实施例中的比较SiGe外延生长膜的生长速度和Si外延生长膜的生长速度与晶片温度的互相依赖性的图。
图7为对由本发明的第1实施例所制造的SiGe-HBT的最高遮断频率特性进行模拟结果的图。
图8是按照本发明实际制造成的SiGe-HBT样品时，有Si缓冲层7d时和没有它的时的高频率特性的实际测量值的相差的比较的图。
图9为本发明的第2实施例中的SiGe外延生长的标准处理时序的图。
图10为示出Si外延生长膜的生长速度的晶片温度的依靠性图。
图11为以生长温度作为参数示出了Si外延生长膜的生长速度的原料气体流量的依靠性图。
图12为本发明的第4实施例中第1例的SiGe外延生长的标准处理程序图。
图13为本发明的第4实施例中第2例的SiGe外延生长的标准处理程序的图。
图14(a)～图14(f)为剖面图，示出了使用现有的选择SiGe外延生长技术的SiGe-HBT有代表性的制造方法的断面图。
图15为剖面图，示出了SiGe-SiGe层107在图14(f)中的沿XV-XV线剖开后的剖面上的概括构成，以及往纵方向的Ge含有率的概略构成。
图16为现有的SiGe外延生长的标准处理时序的图。
图17(a)为使用非选择外延生长技术所制成的现有的SiGe外延生长膜的断面SEM照片，图17(b)为本发明使用非选择外延生长技术所制成的SiGe外延生长膜的断面SEM照片。
图18为示意图，示出了SiGe外延生长膜上、Si外延生长膜上、绝缘膜上的多结晶Si膜以及多结晶SiGe膜的原料气体供给充填时间和生长膜厚度的关系。
符号说明
1-N-集电层(P型硅衬底上)；2-SiGe外延生长层；3-多结晶层；4-N-外延生长层；7a-SiGe隔离层；7b-倾斜SiGe层；7c-Si覆盖层；7d-Si缓冲层；8-多结晶层；9-氧化膜；10-聚硅膜；11-氧化膜；12-氮化膜侧壁；13-发射聚硅电极；14-发射扩散层；15-集电开口部(外延生长区域)；16-发射开口部
具体实施方式
(第1实施例)
图1示出了本发明的实施例中共用的半导体器件SiGe-HBT的剖视图。
如图1所示，本实施例的SiGe-HBT包括：P型硅衬底1，制成在硅衬底1上的N+杂质层2，制成在硅衬底1上的N-外延生长层3，为划分活性区域并围绕它的分离元素用氧化膜4，具有集电极开口部15(外延生长区域)的氧化膜5和其上所在的氮化膜6，由设在集电极开口部15上的Si缓冲层7d、SiGe隔离层7a、倾斜SiGe层7b以及Si覆盖层7c构成的Si/SiGe层7，多结晶层8，具有发射极开口部16的氧化膜9，作为基极引出电极的聚硅膜10，沉积聚硅膜10的氧化膜11，制成在氧化膜11和聚硅膜10的侧壁一侧的氧化膜侧壁18和氮化膜侧壁12，包含N型杂质的发射极聚硅电极13。还有，如图1下方的部分放大图所示，在Si/SiGe层7中的Si覆盖层7c上，制成有包括从发射极聚硅电极13扩散形成了的N型杂质的发射极区域Rem。
图2(a)～图3(c)为剖视图，示出了本实施例中的SiGe-HBT的制造工序。
首先，在图2(a)所示的工序下，通过离子注入法在P型硅基板1上制成N+杂质层2，然后在硅基板1上制成厚度500nm的硅层的N-外延生成层3。然后，使用槽沟蚀刻技术和埋入氧化膜技术，制成包围SiGe-HBT的集电极层的元素分离用氧化膜4。补充一下，虽然在图2(a)～图3(c)中未示，但一个元素分离用绝缘膜4中的右边，制成有引出集电极的集电极壁层。
其次，在图2(b)、图2(c)所示的工序下，通过CVD法在衬底上依次沉积厚度为50nm的氧化膜5、厚度为50nm的氮化膜6，然后使用光刻法和蚀刻法在氮化膜6制成集电极开口部5(外延生长区域)，再通过湿式蚀刻法除去氧化膜5中露出在集电极开口部5的部分。
其次，用MBE、UHV-CVD或LP-CVD技术，再在集电极开口部5上外延生长总厚度为120nm的Si/SiGe层7，其中Si/SiGe层7由厚度10nm的Si缓冲层7d、厚度40nm的SiGe隔离层7a、厚度40nm的倾斜SiGe层7b以及厚度30nm的Si覆盖层7c构成。同时，在氮化膜6的上面上、以及氧化膜5和氮化膜6的侧面上沉积多结晶层8。此时，先制成在下文中要详细说明的Si缓冲层7d，然后制成SiGe隔离层7a，由此在确实进行了非选择外延生长之后，把多结晶层8沉积在氮化膜6上。
其次，在图3(a)所示的工序下，在衬底上沉积厚度50nm的氧化膜9，然后使用光刻法和蚀刻法在Si/SiGe层7的中央部上留下厚度50nm的氧化膜9。
此后，在衬底上沉积厚度200nm的聚硅膜10，在该聚硅膜10中注入硼的离子作杂质，然后在聚硅膜10上沉积氧化膜11。然后，使用光刻法和蚀刻法在氧化膜11和聚硅膜10上制成发射极开口部16。
其次，在图3(b)所示的工序下，在衬底上沉积厚度50nm的氧化膜和厚度100nm的氮化膜后，进行个向异性干式蚀刻，由此在氧化膜11和聚硅膜10的侧壁制成氧化膜侧壁18和氮化膜侧壁12。然后，由湿式蚀刻法除去氧化膜9中露出在从发射极开口部16内。
然后，在图3(c)所示的工序下，在衬底上沉积作为发射电极的N型聚硅膜。接着，使用光刻法和蚀刻法对聚硅膜进行制成布线图，由此制成发射极聚硅电极13。此后，进行RTA等的热处理，将N型杂质从由此制成发射极聚硅电极13扩散到Si/SiGe层7中的Si覆盖层7c，在SiGe基极层上制成发射—基层结合。
经过以上工序，就能制成具有Si-SiGe异质结部分的SiGe-HBT。
图4为剖面图，示出了沿图1的IV-IV线剖开后的剖面上的概括的构成，和往纵方向的Ge含有率的概略构成。如同图所示，本实施例的SiGe-HBT中的Si/SiGe层7，是由直接位于N-外延生长层3上面的Si缓冲层7d、设在Si缓冲层7d上的非掺杂的SiGe隔离层7a、设在SiGe隔离层7a上的倾斜SiGe层7b、设在倾斜SiGe层7b上的Si覆盖层7c构成的。Si覆盖层7c中，其上部，通过N型杂质的扩散、掺杂成为发射层，其下部成为基极层的一部分。在倾斜SiGe层7b中，从SiGe隔离层7a到Si覆盖层7c，Ge含有率分阶段地减少。
本发明的第1实施例中的SiGe-HBT，其结构上的特点是：在作为集电极层的N-外延生长层3和Si/SiGe层7中的SiGe隔离层7a之间，制成厚度很薄的Si缓冲层7d。如图4右图所示，Si缓冲层7d中的Ge含有率为0。制成Ge含有率很低的SiGe缓冲层代替Si缓冲层7d，也能够发挥下面要讲到的效果。
图5为本实施例中的SiGe外延生长的标准处理时序的图。在此，说明由UHV-CVD法的生长SiGe外延生长膜的过程，在LP-CVD法以及MBE法中也能用相同的方法进行生长外延生长膜。
如图5所示，本发明的第1实施例中，在时刻t1，被抽为超高真空状态的反应室(chamber)内投入晶片，然后在时刻t2，使温度上升到650℃～800℃左右，从时刻t3到时刻t4之间(例如2～20分钟左右)进行热处理(预先清除)。也就是说，由如下所述的方法在硅衬底的上表面上制成自然氧化膜与衬底中的硅进行反应，因为可以除去(升华)作为蒸气压很高的SiO，所以使很干净的Si面在需要外延生长的区域内面露出来。
SiO2+Si→2SiO↑
其次，在从时刻t4到t5之间，将晶片的温度下降到500℃～650℃，然后在时刻t5到t6之间，使晶片面内的温度分布均匀。此后，将所定流量的乙硅烷(Si2H6)，锗烷(GeH4)，乙硼烷(B2H6)等原料气体充入到反应室内，由此进行膜生长。
在此，成膜地步骤分层详细说明。首先，在从时刻t6到t7之间(工序A)，只供给一定流量的乙硅烷气体，由此制成Si缓冲层7d。接下来，在从时刻t7到t8之间，将一定流量的乙硅烷(Si2H6)、锗烷(GeH4)供给晶片上表面，由此进行SiGe隔离层7a的成膜。在从时刻t8到时刻t9之间，在乙硅烷和乙硼烷(B2H6)的流量一定的条件下，阶段性地减少锗烷的流量，使Ge的含有率成为倾斜状，由此进行倾斜SiGe层7b的成膜。然后，在从时刻t9到所定时间为止，将一定流量的乙硅烷供给晶片的上面上，由此进行Si覆盖层7c的成膜。
图6为将SiGe外延生长膜的生长速度和Si外延生长膜的生长速度对晶片温度的依靠性进行比较的图。从同图得知，Si外延生长膜的生长速度比SiGe外延生长膜面生长速度慢，所以如果制成厚度相同的膜，能使Si外延生长膜的原料气体供给时间比SiGe外延生长膜的长。因此，在制成厚度比较薄的Si缓冲层7d的期间，在像氧化膜5和氮化膜6那样的绝缘膜的表面上制成充分大的生长核是可能的。由此，在Si缓冲层7d的外延生长的同时，在绝缘层上制成多结晶Si膜是可能的。或者，即使在Si缓冲层7d的外延生长时，只在绝缘层的表面上制成了生长核时，以后的SiGe隔离层7a和倾斜SiGe层7b的外延生长时，也同时在绝缘层的表面上制成多结晶SiGe膜。补充一下，一旦制成了多结晶层，其后的在单结晶SiGe膜外延生长时，以与硅层表面上的单结晶SiGe膜的外延生长相同的生长速度，沉积多结晶SiGe膜。
但是，由于设置了Si缓冲层7d，受SiGe隔离层7a和Si缓冲层7d之间能隙不同的影响，有可能在SiGe缓冲层7a和Si缓冲层7d的界面上制成能源壁。此时，有可能使SiGe-HBT的电气特性，特别是高频率特性劣化。
图7为对由本发明的第1实施例所制造的SiGe-HBT的高频率特性(最大截止频率fT)进行了模拟的结果图。在图7中，最大截止频率fT的值以没有Si缓冲层7d时的值为标准进行了规格化。在此的模拟，是以Si缓冲层7d的膜厚度以及集电极—发射极之间的电压为参数进行的。
如图7所示，可以得知，在Si缓冲层7d的膜厚度为10nm时的最大截止频率fT的劣化率为3％左右，而膜厚增加到20nm时，劣化率也变成6％左右。可以认为，这是因为由于倾斜SiGe层7b所制成的内部电场充分加速了，从发射极注入的电子，所以它很容易能跨过SiGe隔离层7a和Si缓冲层7d之间所制成的能源壁。再说，使在倾斜SiGe层7b中的内部电场变大，也就是说，增大SiGe膜中的Ge含有率，使倾斜SiGe层7b的Ge含有率的倾斜度变大，由此可以使最大截止频率fT的下降率实际上减小到可以忽视的程度。
从图7可以看出，最好的是Si缓冲层7d的厚度在2nm以上20nm以下的范围内。
图8是按照本发明实际制造SiGe-HBT的样品时，把有Si缓冲层7d时的高频率特性(实际测量最大截止频率fT和最大振荡频率fmax)的测量值，和没有Si缓冲层7d时的不同进行比较的图。如同图所示，设置Si缓冲层时的样品，也得到了和没有Si缓冲层时基本相同程度的高频率特性。
图17(b)为使用下面所要叙述的实施例的非选择外延生长技术所制成的SiGe外延生长膜的剖面SEM照片。通过该照片，我们得知即便是使用本实施例也能制成如图17(a)所示的结构基本相同的构成。也就是说，能在分离元素用氧化膜4上制成充分厚度的多结晶Si/SiGe膜8。
按照本发明的第1实施例，通过设置厚度10nm左右的Si缓冲层7d，可以在不降低SiGe-HBT的高频率特性的情况下，确保外延生长时的非选择性。结果，因为能使多结晶Si/SiGe层8作为基极引出电极的一部分，所以能够减小基极电阻。
在此，制成Si缓冲层7d的过程中，即使只在绝缘层上制成了仅仅几nm的多结晶层，或仅仅是制成了生长核，由于潜伏时间已经结束，所以在以后的工序中能够充分得到要在绝缘层的表面上促进多结晶层生长这一目的。
另外，Ge倾斜层7b，由于电场加速，在不影响高频率特性的情况下增大Si缓冲层7d的膜厚度的范围、即、使器件设计容限变宽的效果。但它不是本发明的本质结构。也就是说，本发明在基极层不是倾斜Ge结构，所谓具有箱型Ge含有率的概略构成在SiGe-HBT上也是有用的。
另外，取代Si缓冲层7d，在SiGe隔离层7a的下方，设置了Ge含有率比SiGe隔离层7a低的SiGe缓冲层，也基本上可以发挥本发明的效果。此时，因为外延生长Ge含有率很低(Si含有率很高)的，即外延生长速度比SiGe隔离层7a慢的SiGe缓冲层，所以原料气体的供应时间变长。因此，利用这个时间，可以在绝缘层的表面上制成生长核和多结晶SiGe膜。另外，在设置SiGe缓冲层时，能够比Si缓冲层7d缩小与SiGe隔离层7a之间的界面所制成的能源壁，所以能够在防止SiGe-HBT的高频率特性下降同时，提高外延生长的非选择性。
还有，因为Si缓冲层7d能够抑制N-外延生长层3的硅层和单结晶SiGe膜之间所产生的弯曲，所以使产生缓和弯曲效果的临界膜厚度变厚。因此，它能提高外延生长的非选择性，也能在避免不好影响的同时，增加基极层中的Ge含有率。
(第2实施例)
本发明的第2实施例是关于：通过比第1实施例增加在Si表面上制成所定厚度的Si缓冲层7d所需要的时间，更增加了外延生长的非选择性，促进多结晶层在绝缘层表面的制成。
图9为本实施例中的SiGe外延生长的标准处理时序的图。在此，只说明以UHV-CVD法生长SiGe外延生长膜，但LP-CVD法以及MBE法也能以相同的方法进行生长外延生长膜。
如图9所示，本发明的第2实施例中，以下的工序都与第1实施例相同进行：在时刻t1下，反应室(chamber)内投入晶片，然后在时刻t2时升温，再从时刻t3到时刻t4之间进行热处理(预先清除)，然后从时刻t4到时刻t5之间，将晶片的温度降低。但是，这个时刻t5时的晶片温度与第1实施例不同。另外，以下的处理与第1实施例相同，即：从时刻t7到时刻t8之间进行SiGe隔离层7a的成膜，从时刻t8到t9间进行倾斜SiGe层7b的成膜，以及从时刻t9到所定时间间隔内进行Si覆盖层的成膜。
在此，本发明的特征为：在生长Si缓冲层7d时，将晶片的温度设定为比生长SiGe隔离层7a、倾斜SiGe层7b以及Si覆盖层7c时的晶片温度低。
也就是说，如图9所示那样，本实施例中，在时刻t5下，将晶片温度下降得比第1实施例时更低，等到晶片温度稳定下来之后，再从时刻t11到时刻t12之间，进行供给所定流量的乙硅烷(Si2H6)，进行Si缓冲层7d的成膜(工序A)。然后，从时刻t12到t13之间，提升晶片温度，从时刻t13到t7之间，使晶片温度稳定下来，最后进行时刻t7以后的处理。
在此，说明一下在工序A’中降低晶片温度(生长温度)的效果。
图10为示出Si外延生长膜的生长速度的晶片依赖性的图。从同图可以看出，以晶片温度在600℃时的生长速度为标准，将晶片温度下降20℃左右(580℃)，晶片生长速度下降到1/2；而将晶片温度下降40℃左右(560℃)，晶片生长速度下降到1/4左右。由此，可以看出Si外延生长膜的生长速度，对晶片温度非常敏感。因此，即使Si缓冲层7d的膜厚度为一定时，也可通过降低生长温度能使Si缓冲层7d的生长速度减缓。而且，通过降低Si缓冲层7d的生长速度，能使在工序A’中的原料气体供给时间增长，所以在这个期间也可以在绝缘层的表面上制成充分的生长核，或是多结晶层，并且在以后制成SiGe隔离层7a、倾斜SiGe层7b以及Si覆盖层7c时，能在绝缘层的表面上制成较厚的多结晶层。
补充一下，将晶片温度下降20℃左右，就需要增加工序前后的保温时间，但那也只需要稍微延长一点时间就够了，所以在生产上不会导致下降到造成损失的程度。
并且，在制成Si缓冲层7d之后的SiGe隔离层7a和倾斜SiGe层7b的成膜工作时，恢复到原来的温度进行能够防止处理时间的增加。
而且，由于将Si缓冲层7d在低温下外延生长，即使所要的膜厚度相等，因为能延长原料气体供给的时间，所以能够慢慢地进行绝缘层的表面上的分解反应。其结果，能在绝缘层的表面上制成较很均匀的核，所以能够制成表面形态良好的多结晶层。
在本实施例中，以600℃为标准的外延生长温度进行了说明，但该温度并不是本发明的本质温度。也就是说，即使在标准外延生长温度不在600℃的条件下，对于单结晶SiGe膜的外延生长温度，相对降低Si缓冲层7d的生长温度，可延长原料供给时间，由此能够得到与本实施例相同的效果。特别是，最好的是在晶片温度在400℃～650℃的范围内进行外延生长。
再说，在本实施例中的外延生长的条件下，将外延生长温度下降20℃左右，就能够在绝缘层的表面上制成充分厚度的多结晶层，但这个温度下降幅度的20℃，在本发明中并未限定。也就是说，按照生长条件以及所需要的SiGe-HBT的基极结构，适当地设定下降温度的程度，就能得到和本发明相同的效果。
但是，从图10可以看出，为了确实发挥本发明的效果，最好的是晶片温度的下降幅度在10℃以上100℃以下的范围内。
综上所述，只要使Si缓冲层7d的生长温度比原来的晶片温度下降，在不降低生产量的前提下，能增加SiGe外延生长的非选择性，并能制成具有良好的绝缘膜表面形态和充分厚度的多结晶层。
在本实施例中的Ge倾斜层7b，由于电场加速，在不影响高频率特性的情况下增大Si缓冲层7d的膜厚度范围、即、有使器件设计容限变宽的效果。但它不是本发明的本质结构。也就是说，本发明在基极层不是倾斜Ge的结构，所谓具有箱型Ge含有率的概略构成的SiGe-HBT上也是有用的。
另外，在本实施例中也除了Si缓冲层7d以外，在SiGe隔离层7a的下方，设置Ge含有率比SiGe隔离层7a低的SiGe缓冲层，也基本上可以发挥本发明的效果。
再说，即使在制成Si缓冲层7d时，在SiGe隔离层7a、或SiGe隔离层7a的一部分的制成过程中，使生长温度比原来的温度下降，在控制工件数的增加为最低限度的同时，提高外延生长的非选择性。
(第3实施例)
本发明的第3实施例为：在Si缓冲层7d生长时，在生长膜厚度为一定的限制条件下，在不影响Si缓冲层7d的膜厚度和成膜时间的情况下，促进绝缘层的表面上的临界核的制成，还提高了外延生长的非选择性，促进绝缘层的表面上多结晶层制成的方法。
图11为以生长温度作为参数示出了Si外延生长膜的生长速度的依赖原料气体(乙硅烷)流量依赖性的图。从同图可以得出，随着生长温度的下降，Si外延生长膜的生长速度对原料气体流量的依赖性也变小。这意味着，在晶片温度为低温区域时，在反应速度制限条件下进行外延生长。也就是说，在反应速度制限条件下，原料气体流量所给予生长速度的影响很小，可以忽略。
另一方面，通过增加原料气体流量，提供给绝缘层表面上的原料气体的分子数量增加，促进核的制成，所以在绝缘层的表面上容易制成多结晶层。也就是说，因为促进在绝缘层的表面上所进行的核制成，能缩短潜伏时间、即从原料气体开始的提供到多结晶层生长开始的时间，所以即使Si缓冲层7d的外延生长所需的时间相同，只是缩短了的潜伏时间，就可能在绝缘层表面上形成厚的多结晶层。
在本实施例中，利用上述现象，与本发明第1实施例相同的图5所示的顺序来进行Si缓冲层7d、SiGe隔离层7a、倾斜SiGe层7b以及Si覆盖层7c的成膜工作，在图5中的工序A的处理、即在制成Si缓冲层7d时，比第1实施例增大原料气体(乙硅烷)的流量。
依照本实施例，在Si缓冲层7d生长(工序A)时，因为在生长速度对原料气体(乙硅烷)流量的依赖性很小，在Si缓冲层7d的膜厚度为一定的限制条件下，几乎在相等的气体供给时间下，能通过原料气体流量的增加促进绝缘层的表面上所进行的核制成，因此，更能提高SiGe外延生长的非选择性。
此时，最好的是Si缓冲层7d制成过程中尽量增大原料气体流量。
还有，在图5所示的顺序中，如果要想边增加乙硅烷流量，边进行SiGe膜的外延生长，因为单结晶SiGe膜中所含的Ge含有率以原料气体(乙硅烷和锗烷)的流量比率所定，所以由于增加乙硅烷的流量，也需要增加锗烷的流量。因此，需要重新使质量流量控制器调整到适应使用的流量刻度等，这不是希望的。因此，最好的是在制成SiGe膜时，再把乙硅烷流量调整为第1实施例相同条件下的流量。
再说，如果使用原料的总量增多，就会导致成本的提高，像本实施例那样，采用只在Si缓冲层7d的成膜(工序A)时增加乙硅烷的流量，就不会产生这样不适宜的情况。
还有，在Si缓冲层7d的成膜时，通过将如第2实施例那样降低生长温度的方法，和如第3实施例那样增加原料气体流量的两种方法的结合，能够比在每个方法各自使用时更提高SiGe外延生长的非选择性。
图17(b)为使用本发明的第2实施例和第3实施例组合起来的非选择外延生长技术所制成的SiGe外延生长膜的断面SEM照片。但，在使用解析该剖开结构的样品时，省略了图1所示的制成氧化膜5以及氮化膜6的制成过程。图17(b)的照片是：使用具有厚度10nm的Si缓冲层7d，Ge含有率15％且厚度40nm的SiGe隔离层7a，Ge含有率从15％到0％变化的厚度40nm的倾斜SiGe层7b，厚度30nm的Si覆盖层7c摄影的照片。在此，使现有的制造方法中的乙硅烷流量变为2倍，使Si缓冲层7d为10nm(只在Si缓冲层7d生长时，将生长温度下降20℃)。
如同图所示，在N-集电层3上存在有被外延生长了的Si/SiGe层7，在元素分离用氧化膜4上，制成有厚度充分厚的多结晶Si/SiGe膜8。也就是说，与由现有的制造方法进行生长时(参照图17(a))相比，能够制成在绝缘层上、即分离元素用氧化膜上很厚的，表面形态很良好的多结晶层。另外，可以确认，该外延生长膜的形状与现有的制造方法所制成时(参照图17(a))的相同。
(第4实施例)
本发明的第4实施例是关于有效利用在外延生长之前为除去自然氧化膜所进行的高温热处理(预先清除)的方法。具体来说，是关于以下的方法：在预先清除中，或预先清除之后，或在预先清除后的降温时，在很短时间内供给原料气体，由此在有一定密度的情况下将临界核以上大小的核制成在绝缘层的表面上，更使外延延长的非选择性提高，促进绝缘层的表面上所进行的多结晶层的制成。
一般，进行在绝缘层的表面上的核制成，经过在绝缘层的表面上的反应物种的分解、漩动以及结合等过程进行的，在提高生长温度时，这些过程中的分解反应特别活跃，促进核的制成。但是，因为只是提升温度，会导致硅层的表面上所进行的外延生长层的生长速度增加，所以在外延生长层的膜厚度为一定的条件下，需要缩短成膜时间。结果，反而会抑制核的制成。
如此，在把SiGe外延生长膜使用在SiGe-HBT的基极层上时，具有“外延生长膜的厚度为一定”的这一限制条件，难以满足保持核生长所需的充分的生长时间、和生长温度过高所引起的促进核制成的两方同时成立。在本实施例，为了解决这一问题，在缓冲层的制成之前，进行了生长工序B。也就是说，本发明的特征为：在预先清除之后的降温过程中，先使温度稳定下来，并进行短时间的原料气体(乙硅烷)的供给，然后再使温度下降到外延生长温度，进行外延生长。对于该追加核生长工序B的时刻，如下所示那样，有两种方法。
图12为本实施例的第1例中的SiGe外延生长的标准处理程序的图，为在图1实施例中的处理程序(参照图5)中，追加了核生长工序B的例示图。在此，对以UHV-CVD法的SiGe外延生长膜生长进行说明，也对LP-CVD法以及MBE法能以相同方法进行生长外延生长膜。
如图12所示，以下的工序都与第1实施例同样进行：在时刻t1，在抽到超高真空状态的反应室(chamber)内投入晶片，然后在时刻t2开始升温，在时刻t3到时刻t4之间进行热处理(预先清除)，然后再从时刻t4到时刻t5之间，将晶片的温度下降。但是，在时刻t4到时刻t5之间，进行核生长工序B。另外，以后的处理方法都与第1实施例相同，即：在时刻t5到t6之间，将晶片表面内的温度稳定下来；从时刻t6到t7之间，进行使Si缓冲层7d外延生长的工序A；从时刻t7到t8之间，进行SiGe隔离层7a的成膜；从时刻t8到时刻t9之间，进行倾斜SiGe层7b的成膜；从时刻t9到所定时间间隔内，进行Si覆盖层7c的成膜。
如图12所示，在本实施例中，在时刻t21时，将晶片温度下降到比第1实施例高的温度，从时刻t21到时刻t22，等到晶片温度稳定下来之后，在时刻t22到时刻t23之间，用很短的时间进行供给乙硅烷(Si2H6)(工序B)。该工序B的处理，在进行生长生长核的时间很短。然后，在时刻t23到t5之间，降低晶片温度，然后进行时刻t5以后的处理。
图13为本实施例的第2例中的SiGe外延生长的标准处理顺序图，在图2实施例中的处理顺序(参照图9)中，追加了核生长工序B的示例图。在此，对以UHV-CVD法的SiGe外延生长膜的生长进行说明，对于LP-CVD法以及MBE法，也能以相同方法进行生长外延生长膜。
如图13所示，以下的工序都与第1实施例同样进行：时刻t1时，在反应室(chamber)内投入晶片，然后在时刻t2时开始升温，再从时刻t3到时刻t4之间进行热处理(预先清除)，然后在时刻t4到时刻t5之间，将晶片的温度下降。还有，以下的工序也是与第1实施例相同的：即，从时刻t7到t8之间，进行SiGe隔离层7a的成膜；在时刻t8到时刻t9之间，进行倾斜SiGe层7b的成膜；在从时刻t9到所定时间间隔内，进行Si覆盖层7c的成膜。还有，在时刻t5下，将晶片温度下降到比第1实施例低的温度，等到晶片温度稳定下来之后，再从时刻t11到时刻t12之间，进行供给所定流量的乙硅烷(Si2H6)，然后，进行Si缓冲层7d的成膜(工序A’)。以后的处理与第2实施例相同；即，在从时刻t12到t13之间，上升晶片温度，从时刻t13到时刻t7之间，将晶片温度稳定下来，然后，进行时刻t7以后的处理。
如图13所示，在本实施例中，在时刻t31下，将晶片温度下降到比第1实施例高的温度，从时刻t31到时刻t32之间，等到晶片温度稳定下来之后，在时刻t32到时刻t33之间，在很短时间内进行供给乙硅烷(Si2H6)(工序B)。该工序B的处理，在进行生成生长核的时间内的很短时间内进行。然后，从时刻t33到t5，降低晶片温度，然后进行时刻t5以后的处理。
通过如此预先清除后的、在降温途中的温度较高的状态下供给原料气体(乙硅烷)，能够良好地进行在绝缘层的表面上的核制成。在此之间，因为只在很短的时间进行供给原料气体，所以能抑制该过程中的处于硅层的表面上的外延生长，外延生长膜生长得很薄。如此在预先清除后在很短时间进行气体供给，并且在低温下更增加原料气体流量进行Si缓冲层7d的生长，从而比在现有的方法下分别进行每项处理时更能够提高外延生长的非选择性。
还有，在此在预先清除后，先使晶片降温，等把晶片温度稳定下来后，进行乙硅烷的供给(参照图12以及图13的工序B)。但是，在预先清除中除去自然氧化膜后，开始降温之前进行乙硅烷的供给也是可以的。
因为预先清除后的气体供给时间很短，所以也可以省略气体供给之前的稳定时间，在降温途中进行气体供给。
在本实施例中，通过很短时间供给乙硅烷进行核制成，但供给乙硅烷和锗烷、或只供给锗烷也能进行核制成。
本发明的SiGe-HBT结构，除了外延生长区域之外，既可以由氮化膜覆盖，也可以由氮化膜以外的绝缘膜覆盖。特别是，由氧化膜覆盖时，在氧化膜上的核制成，与作为氧化膜的分解反应(SiO2+Si→2SiO↑)的竞争反应而进行，但通过适应选择气体供给时的温度·时间·流量等的制造条件，能优先地进行核制成。
补充一下，本发明并不只限于上述第1～第4的实施例，将基极层代替包含Si和Ge的二元系的混合晶体半导体层，例如作包括Si、Ge和碳(C)的三元系的混晶半导体层(Si1-x-yGexCy层)也能得到相同的效果。还有，例如将具有混晶半导体层的HBT代替具有包括铟(In)和镓(Ga)的化合物半导体层的HBT也能得到相同的效果。
另外，制成基极层等的基层(在本实施例中集电层)，不只限于硅层时，SiGe层和SiGeC层的时候，也通过适用本发明，几乎能够发挥相同的效果。
再说，在上述每项实施例中，对绝缘层上的多结晶层8作双极型晶体管的基极引出电极时进行了说明，本发明不只限于此，例如也可以作BiCMOS器件的MIS晶体管中的栅极或栅极的一部分。此时，也利用多结晶SiGe膜和多结晶SiGeC膜的低电阻性，能够得到具备有驱动力很高的MIS晶体管的BiCMOS。

Claims (16)

1.一种半导体器件，其中包括：
设在衬底的一部分上的单结晶基层；
设在上述衬底的其它部分的绝缘层；
以外延生长法制成在上述基层的上方，并且具有其组成分子式以Si1-x1-y1Gex1Cy1表示的半导体层，其中0＜x1＜1，0≤y1＜1；
以外延生长法制成在上述基层和上述半导体层之间，并且具有其组成形式以Si1-x2-y2Gex2Cy2表示的缓冲层，其中0≤x2＜1，0≤y2＜1，1-x2-y2＞1-x1-y1；
制成在上述绝缘层上，其成分实际上与上述缓冲层相同的半导体；以及
包含其成分实际上与上述半导体层相同的多结晶半导体层。
2.根据权利要求第1项所述的半导体器件，其中：
上述单结晶基层为硅层。
3.根据权利要求第2项所述的半导体器件，其中：
上述半导体层为SiGe层或SiGeC层；
上述缓冲层为硅层；以及
上述多结晶半导体层，至少含有SiGe。
4.根据权利要求第3项所述的半导体器件，其中：
上述基层为集电层；
上述半导体层的至少一部分为基电层；
上述多结晶半导体层至少为基极引出电极的一部分；以及
上述半导体器件作为具有异质结双极型晶体管的功能的半导体器件。
5.根据权利要求第4项所述的半导体器件，其中：
上述多结晶半导体层，至少是MIS晶体管的栅电极的一部分；
上述半导体器件具有作为BiCMOS器件的功能的半导体器件。
6.根据权利要求第1到第5项中的任何一项所述的半导体器件，其中：
上述缓冲层的厚度在2nm以上20nm以下。
7.一种半导体器件的制造方法，其中包括：
工序(a)，进行具有其组成分子式以Si1-x3-y3Gex3Cy3表示的单结晶的基层，和具有绝缘层的衬底的预先清除工作，其中0≤x3＜1，0≤y3＜1；
工序(b)，接着上述工序(a)，在上述单结晶的基层上，制成其组成分子式以Si1-x2-y2Gex2Cy2表示的缓冲层的同时，在上述绝缘层上沉积其成分实际上与上述缓冲层相同的第一多结晶半导体层，其中0≤x2＜1，0≤y2＜1，；
工序(c)，接着上述工序(b)，在上述缓冲层上，制成其组成分子式以Si1-x1-y1Gex1Cy1表示的半导体层，同时在上述绝缘层的上方沉积覆盖上述第一多结晶半导体层，并且其成分实际上与上述半导体层相同的第二多结晶半导体层，其中0＜x1＜1，0≤y1＜1；以及
上述半导体层的组成分子式和上述缓冲层的组成分子式之间有以式1-x2-y2＞1-x1-y1表示的关系。
8.根据权利要求第7项所述的半导体器件的制造方法，其中：
在上述工序(b)下，上述第一多结晶半导体基本形成为连续的一张膜状。
9.根据权利要求第7项所述的半导体器件的制造方法，其中：
将上述工序(b)在比上述工序(c)温度低的情况下进行。
10.根据权利要求第9项所述的半导体器件的制造方法，其中：
上述工序(b)和工序(c)之间的温差在10℃以上100℃以下的范围内。
11.根据权利要求第7到第10项中的任何一项所述的半导体器件的制造方法，其中：
上述工序(a)，保持半导体器件高温一定时间后，使其下降到进行上述工序(b)的温度；
在上述工序(a)中的上述的降温过程中，进行为了在上述绝缘层上进行上述工序(c)中的第一或第二多结晶半导体层的外延生长的核生长。
12.根据权利要求第7到第10项中的任何一项所述的半导体器件的制造方法，其中：
上述半导体层是SiGe层、或SiGeC层；
上述缓冲层是硅层。
13.根据权利要求第7到第10项中的任何一项所述的半导体器件的制造方法，其中：
上述基层是集电层；
上述半导体层的至少一部分是基极层；
上述第一、第二多结晶半导体层是基极引出电极的至少一部分；
上述半导体器件的制造方法，制成作为具有异质结双极型晶体管的功能的半导体器件。
14.根据权利要求第13项所述的半导体器件的制造方法，其中：
上述第一、第二多结晶半导体层至少是MIS晶体管的栅电极的一部分；
上述半导体器件的制造方法，制成作为具有BiCMOS器件功能的半导体器件。
15.根据权利要求第7到第10项中的任何一项所述的半导体器件的制造方法，其中：
上述工序(b)及工序(c)，在超高真空状态下进行。
16.根据权利要求第7到第10项中的任何一项所述的半导体器件的制造方法，其中：
上述工序(b)及工序(c)，在温度为400℃以上650℃以下的范围内进行。
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