CN101796616A - 晶体管及其制造方法 - Google Patents

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Abstract

本发明提供了一种制造晶体管(400)的方法，该方法包括：在衬底(102)上形成栅极(101)，在栅极(101)的横向侧壁上以及在衬底(102)的相邻部分(202)上形成隔离物(201)，重新布置隔离物(201)的材料使得重新布置的隔离物(301)仅覆盖栅极(101)的横向侧壁的下部(303)以及衬底(102)的增加部分(302)，以及在重新布置的隔离物(301)下方的衬底(102)的一部分中提供源/漏区(402、403)。

Description

晶体管及其制造方法
技术领域
本发明涉及一种晶体管。
此外，本发明还涉及一种制造晶体管的方法。
背景技术
在用于逻辑应用的CMOS技术中主动的栅极长度缩小使得COMS晶体管可以达到先前双极晶体管的保留频域。
当沟道长度与源极漏极结的耗尽层宽度处于相同量级时，认为MOSFET器件是短的。由于可以减小沟道长度以增大操作速度以及每芯片的部件数目，因此所谓的短沟道效应可能产生，这意味着晶体管正变得越来越容易漏电。
当包围漏极的耗尽区延伸到源极(使得两个耗尽层合并)时，可能出现漏电或穿通，可以以不同的方式来减小或最小化所述漏电或穿通，如，使用较薄的栅极氧化层、较大的衬底掺杂、较浅的结、以及使用较长的沟道。使用升高的源极/漏极也是提高短沟道效应的一种有效方式，因为这种方式允许较浅的源极/漏极。利用抬高的源极/漏极，也可能减小源/漏区的串联电阻。这种技术通常需要选择性外延生长，在生产环境中很难实现所述选择性外延生长。
为了对集成电路中的器件进行缩放(即，减小尺寸)，需要减小所有尺寸。因此，必须减小结深度。这种深度的减小不应减小从沟道边缘到源极/漏极触点的源/漏区的导电性。提高源/漏区域的掺杂水平增强了导电性，但也增强了这些结处的电场，包括较高的漏电以及这些结的较低击穿电压。后者两个效应对于进一步缩放而言是有害的。因此，希望具有一种器件，在该器件中减小了尺寸并同时增大了掺杂水平，但是另一方面希望尽可能多地限制所导致的场增强。
结的曲率包括在这些弯曲结处的高电场：半径越小则场越大。随着尺寸减小，半径减小，因此场增大。如果可以避免或减小结曲率(这种较低的曲率导致较大的有效半径)，则电场将随着持续增大的掺杂水平而增大得更小。
通过使用具有变化的注入倾斜的多次注入来形成逐步增大的源极/漏极延伸深度，或生长抬高的源极/漏极生长，可以补救由于缩放而导致的电场过度增大，但是可能是昂贵的。这种多注入方法不仅昂贵，而且还可能通过栅极氧化物注入延伸的一部分。这可能破坏栅极氧化物完整性。通过外延生长而抬高的源极/漏极不仅是昂贵的，而且还包括额外的源极/栅极、漏极/栅极、以及源极/漏极电容，这对于高频操作来说可能是成问题的。
US 5,953,615公开了具有深源极/漏极结和浅源极/漏极延伸的MOSFET，并在半导体晶片上提供了具有侧隔离物的栅极叠层。对侧隔离物进行蚀刻，以便得到已知的侧隔离物厚度。使用离子束来注入Si+或Ge+或Xe+，以使硅区域非晶化，形成具有两种不同深度的非晶区。然后使用高剂量离子束来注入掺杂剂。然后沉积氧化层作为阻挡层，然后沉积金属层以改善激光能量吸收。激光退火用于熔化非晶硅区，这使得掺杂剂在非晶硅区中扩散或扩散到非晶硅区中，产生深源极/漏极结和浅源极/漏极延伸。然后使用标准技术来完成该晶体管，所述标准技术包括源极/漏极结的硅化。
然而，这样的晶体管制造过程可能是低效且昂贵的。
发明内容
本发明的目的是提供一种通过可行的努力可制造的可缩放晶体管体系结构。
为了实现上述目的，提供了根据独立权利要求的晶体管以及制造晶体管的方法。
根据本发明的示例实施例，提供了一种制造晶体管的方法，所述方法包括：在衬底上形成栅极；在栅极的横向侧壁(即，与衬底的主表面垂直的栅极壁)上以及在衬底的相邻部分上(更准确地，在衬底的表面部分上，该表面部分与栅极直接相邻)形成隔离物；重新布置隔离物的材料(即，改变隔离物的材料的空间分布)，使重新布置的隔离物仅覆盖栅极的横向侧壁的下部(即，与衬底较接近或较邻近的横向侧壁部分)以及衬底的增加部分(更准确地，衬底的外露表面的增加部分)；在重新布置的隔离物下方(或下面)的衬底的一部分中提供源/漏区。
根据本发明的另一示例实施例，提供了一种晶体管，所述晶体管包括：衬底；栅极，在所述衬底上；(例如，根据上述方法来重新布置的)凹形隔离物，仅覆盖栅极的横向侧壁的下部以及衬底的一部分；以及源/漏区，在所述凹形隔离物下方的衬底一部分中。
术语“衬底”可以指的是任何合适的材料，如半导体、玻璃、塑料等。根据示例实施例，术语“衬底”可以用于一般地限定在感兴趣的层或部分之下和/或之上的层元件。此外，衬底还可以是用于在其上形成层的任何其他元件，例如，诸如硅晶片或硅芯片之类的半导体晶片。
所述晶体管可以是场效应晶体管。术语“场效应晶体管”(FET)可以指的是可以利用施加到栅极的电压来控制其输出电流(源极-漏极电流)的晶体管，该晶体管可以是MOS结构(MOSFET)、p-n结(JFET)、或金属半导体触点(MESFET)。FET是单极晶体管，即，仅由多数载流子来控制电流。
术语“源/漏区”可以具体地指的是源区或漏区。由于源区和漏区的功能性可能依赖于(存储器或逻辑)晶体管的操作模式，例如施加到所述晶体管的电压，所以术语源/漏区可以指的是可以用作源区或用作漏区的结构。
术语“栅极”可以指的是导电结构，可以向该导电结构施加电压以控制半导体衬底的沟道区的导电性。在本申请的内容中，术语栅极可以独立地覆盖这样的导电结构、或连接了至少一个电绝缘部件的导电结构。因此，栅极叠层可以被术语“栅极”覆盖。
术语“重新布置”可以具体地指的是使得可以沿着栅极叠层的横向壁迁移、移动或转移隔离物材料的任何处理。可以在实质上向隔离物没有添加材料的情况下以及在实质上从隔离物没有去除材料的情况下执行这样的重新布置。
术语“凹形”可以具体地指的是在从层序列的顶部看时向下弯曲。
术语“凸形”可以具体地指得是在从层序列的顶部看时向上弯曲。
根据本发明的示例实施例，为了获得倾斜的源/漏区，通过以下方式在栅极叠层的侧壁上提供隔离物：首先在栅极叠层的横向侧壁上传统地形成隔离物，以及随后迁移该隔离物的材料，从而将该材料的一部分移动到衬底的下部，从而强制其覆盖衬底上的较大面积以及栅极叠层横向壁上的较小面积。通过采用这种方式，这种重新布置的隔离物可以用作注入吸收器，所述注入吸收器具有变化的厚度，允许按照源极/漏极的深度从靠近栅极叠层的部分到远离栅极叠层的部分增大的方式，在与重新布置的隔离物相邻的衬底表面中注入掺杂剂。
通过采用这种方式，通过抑制源/漏区边缘处电场的增强，可以在很大程度上避免电场的增加。这可以通过形成在横向方向上具有逐步增大的深度的源极/漏极来获得。换言之，可以提供一种制造源极/漏极延伸的方法，所述源极/漏极延伸的深度在从沟道朝向源/漏区的接触区域进行时逐步增大。
因此，通过吸收/分散层注入源极/漏极延伸(其中吸收/分散层在栅极叠层边缘处的厚度大于在离栅极边缘更远处的厚度)可以导致在栅极边缘处浅、远离该栅极边缘处较深的源极/衬底和漏极/衬底结。这使得能够进一步减小晶体管的栅极长度，而对源极/衬底和漏极/衬底结没有有害的短沟道效应。因为延伸逐步变厚(在顶部上具有较薄的层，通过该较薄的层进行注入)，所以可以使串联电阻的增大保持相对较小。此外，因为在确保足够大的曲率半径时不会有场峰值，所以击穿电压的减小和漏电的增大可以是微小的。
根据本发明示例实施例的形成逐步增大的结深度的过程如下：
-执行传统的MOS工艺，直到栅极图案化之后为止
-形成注入吸收/分散层，所述注入吸收/分散层的在栅极边缘处比在离栅极边缘更远处厚
-注入源极/漏极延伸
-去除吸收/分散层并继续标准工艺，或如果可能或需要，保持该层以进行其他工艺。因此，在源极/漏极注入之后，可以保持或去除吸收层。
因此，可以通过在栅极边缘处比在离栅极边缘更远处相对更厚的吸收/分散层来注入源极/漏极延伸。这可以允许抑制源/漏区边缘处电场的增强，并且利用沟道边缘处的浅结，可以允许低源极/漏极电阻，这使得可以在结漏电和击穿电压不作太大牺牲的情况下实现较佳的长度缩放。
接下来，将说明本发明的其他示例实施例。然而，这些实施例也可以应用于晶体管。
本方法可以包括在重新布置后的隔离物下方的衬底的一部分中注入源/漏区。在一个实施例中，重新布置的隔离物可以用作吸收层，所述吸收层通过提供空间相依的吸收特性来控制要引入衬底的掺杂剂的量，以在衬底上形成在靠近栅极处厚度较小在远离栅极处厚度较大的源/漏区。
该方法还可以包括通过退火，具体地通过氢气退火(即，在氢气氛下进行退火)来重新布置隔离物的材料。例如，可以在600℃到1000℃的温度范围内、从1托到100托的压强范围内、以及在10秒到10分钟的时间范围内执行该过程。这可以允许强制隔离物的材料朝向衬底的表面迁移或下沉，从而允许控制在重新布置过程之后栅极叠层横向侧壁的上部不含隔离物的程度。因此，可以实现重新布置的隔离物的材料并不保持覆盖栅极叠层的整个侧壁，使得源/漏区的厚度变化并不急剧，使得源/漏区的深度平滑过渡。通过调节重新布置过程的参数，例如对层序列进行退火过程的时间间隔，可以以高精度控制重新布置/迁移的量。
该方法可以包括重新布置隔离物的材料，使其厚度向栅极逐步增大。因此，可以在源/漏区中获得实质上无级的掺杂分布，从而源/漏区的厚度从远离栅极叠层的非常厚的部分过渡到靠近栅极叠层的非常薄的部分。
该方法可以包括在被重新布置的材料所覆盖的衬底中提供/形成源/漏区之后去除隔离物的重新布置的材料。具体地，当隔离物仅用作可以在衬底内注入了源/漏区之后去除的吸收或掺杂剂厚度控制层时，该实施例是有利的。
该方法可以包括在栅极与隔离物之间形成保护结构，具体地实质上L形保护结构(参见参考数字901)。术语“L形”可以指的是在层序列的横截面视图中保护结构的形状，使得在该横截面视图中可见的栅极叠层的两个横向侧壁处保护结构的外观具有两个字母“L”的形状。这样的保护结构可以保护栅极叠层免受隔离物的可能化学侵蚀材料，从而确保所制造的晶体管的高质量。
该方法可以包括通过以下步骤在栅极的横向侧壁上以及在衬底的相邻部分上形成隔离物：在栅极和衬底上(例如，共形地)沉积隔离物材料，并随后去除隔离物材料的一部分(例如，通过蚀刻)，使得隔离物仅保持在栅极的横向侧壁上以及衬底的相邻部分上。因此，在隔离物材料(例如，SiGe)的共形沉积之后，可以是蚀刻过程，所述蚀刻过程在栅极叠层的横向侧壁上形成实质上凸形的隔离物。随后，重新布置可以例如通过退火将该凸形结构转换成凹形结构。
在下文中，将说明晶体管的进一步的示例实施例，然而这些实施例也可以用于该方法。
隔离物可以具有凹形形状。因此，在重新布置之后，隔离物的形状可以是凹形的，类似于从山上滑落或滑下的雪崩。然后，材料重新布置的程度还对凹形隔离物的曲率造成影响。
隔离物可以包括由硅锗(SiGe)、聚合物、硅、氧化硅(SiO2)、和氮化硅(Si3N4)构成的组的材料。硅锗可以是优选，因为可以通过氢气退火来有效地重新布置硅锗。聚合物隔离物的优点是在作为吸收剂使用之后可以容易地去除。
在隔离物下方的衬底的一部分中的源/漏区可以具有朝向栅极逐步减小的深度。因此，源/漏区的形状可以简单地是重新布置的隔离物形状的负或反形状。
晶体管可以包括另一隔离物，所述另一隔离物在栅极的横向壁上，实质上(即，至少是主要部分)在所述隔离物上方，并且厚度小于所述隔离物的厚度。该附加的隔离物可以防止源/漏区与多晶硅栅极之间的硅化桥接。
所述另一隔离物可以是凸形的隔离物。因此，晶体管可以包括用于在衬底中限定源/漏区的设计的凹形隔离物，并且可以包括具有保护用途的另一凹形隔离物。该另一隔离物的高度可以大于所述隔离物的高度，但是宽度可以小于所述隔离物的宽度。
本发明的实施例可应用于晶体硅晶片。其他实施例可应用在SOI(绝缘体上硅)晶片上。然而，也可以在顶部硅上或在box氧化物的顶部进行硅迁移。可以对硅层如8nm一样薄的SOI晶片应用800℃的氢气退火。可以通过增大Ge浓度并减小SiGe层下方的氧化物厚度，来使用更低的氢气退火温度。SiGe隔离物可以由假栅极来替代。
本发明的实施例可应用于利用沟道边缘处的浅结而允许低源极/漏极电阻，从而允许适当的长度缩放的任何COMS应用，并且可应用在需要较高工作电压的CMOS应用中(如，在RF功率CMOS中)。
根据示例实施例，可以形成倾斜形状的源极/漏极延伸，使得可以具体地利用氢气退火来执行形状控制。这是一种制造倾斜源极/漏极延伸边界的良好方式。
根据本发明的示例实施例，在重新布置之后，重新布置的隔离物的垂直厚度小于栅极叠层的垂直厚度。这避免使倾斜的延伸的深度从在栅极边缘处非常浅变成离栅极更远处与栅极厚度更接近或相等的深度。由于在重新布置之后栅极叠层的横向侧壁只有一部分被重新布置的隔离物材料所覆盖，所以可以在栅极边缘处具有低电阻和浅源极/漏极延伸。这允许调节栅极边缘处的吸收厚度以及调节其宽度。从而可以得到浅且低电阻的源极/漏极延伸。
可以采用CMOS技术来制造该器件。可以使用任何CMOS技术世代(technology generation)。当使用CMOS技术时，可以使用已知的廉价方法来制造晶体管。
所述衬底可以是半导体衬底。晶体管器件可以单片地集成在半导体衬底中，所述衬底具体地包括由IV族半导体(如，硅或锗)、以及III-V族半导体(如，砷化镓)组成的组中的一个。
对于任何方法步骤，可以实现从半导体技术已知的任何传统过程。形成层或部件可以包括诸如CVD(化学气相沉积)、PECVD(等离子增强化学气相沉积)、ALD(原子层沉积)、或溅射之类的沉积技术。去除层或部件可以包括诸如湿蚀刻、等离子蚀刻等蚀刻技术以及诸如光刻、UV光刻、电子束光刻等图案化技术。
本发明的实施例不限于特定材料，因此可以使用许多不同材料。对于导电结构，可以使用金属化结构、硅化物结构、或多晶硅结构。对于半导体区或部件，可以使用晶体硅。对于绝缘部分，可以使用氧化硅或氮化硅。
可以在纯晶体硅晶片上或在SOI晶片(绝缘体上硅)上形成晶体管。
可以实现诸如CMOS、BIPOLAR、BICMOS等任何工艺技术。
本发明的上述方面和进一步的方面通过以下描述的实施例的示例而变得显而易见，并且通过参考这些实施例的示例而得以说明。
附图说明
以下将参考示例实施例来更详细地描述本发明，然而本发明不限于这些示例实施例，附图中：
图1至图4示出了在制造根据本发明示例实施例的晶体管的方法的过程中获得的层序列。
图5至图22示出了在制造根据本发明示例实施例的晶体管的另一方法的过程中获得的层序列。
具体实施方式
图中的描述是示意性的。在不同附图中，为相似或相同的元素提供相同的参考标记。
在下文中，参考图1至图4，将说明制造根据本发明示例实施例的晶体管400的方法。
如从图1所示的层序列100可以看出的，在硅衬底102上形成栅极叠层101。栅极叠层101包括多晶硅栅极103和栅极氧化层104。可以在硅衬底102上沉积栅极氧化层104作为氧化硅层，或者可以通过对硅衬底102表面处的硅材料进行热氧化来形成所述栅极氧化层104。可以在栅极氧化层104的顶部上沉积多晶硅层，并且可以使用光刻技术来将所述多晶硅层图案化以获得横向受限的栅极103。
为了获得图2所示的层序列200，在栅极叠层101的整个横向侧壁上以及在衬底的相邻部分202上形成隔离物201
隔离物201可以是由硅锗材料(如将参考图5至图22所示的实施例来更详细描述的)制成的。
为了获得图3所示的层序列300，通过在氢气气氛中对层序列200进行热退火来重新布置隔离物201的材料，使得与层序列200相比，重新布置的隔离物301仅覆盖栅极叠层101的横向侧壁的下部的子部分303以及衬底102的增加部分302。此外，将隔离物201的凸形几何结构转换成了重新布置的隔离物301的凹形几何结构。
可以通过将重新布置的隔离物301用作对注入衬底102表面部分中的注入原子401的一部分进行吸收的吸收层，来制造图4所示的晶体管400。即，由于重新布置的隔离物301的厚度在靠近栅极叠层101处比在离栅极叠层101较远处大，所以在靠近栅极叠层101处吸收的注入401部分比远离栅极叠层101处吸收的注入401部分大。因此，第一源/漏区402的厚度或深度以及第二源/漏区403的厚度或深度在靠近沟道区404处较小，而在远离沟道区404处相对较大。因此，可以制造源极/漏极剖面402、403，所述源极/漏极剖面402、403是倾斜的并且在接近层叠层101时逐步减小。
在下文中，参考图5至图22，将说明制造根据本发明示例实施例的晶体管的方法。在下文中所提到的层的厚度是特定的，这仅仅是为了给出示例性量级，精确厚度可以与给定的厚度不同。因此，厚度值仅仅是示例性的，并且可以在较大范围内变化。
为了获得图5所示的层序列500，在硅衬底102中形成STI(浅槽隔离)结构501。形成包括栅极绝缘层104和多晶硅栅极103的栅极叠层101。
为了获得图6所示的层序列600，在层序列500上沉积例如厚度为3nm的氧化硅层601、厚度为5nm的氮化硅层602、以及厚度为5nm的非晶硅层603。
为了获得图7所示的层序列700，在层序列600上旋涂光致抗蚀剂层701，执行光刻以将层序列600上可以用于形成根据本发明示例实施例的晶体管的部分外露。
为了获得图8所示的层序列800，通过去除硅层603的外露部分来执行Si隔离物形成，使得形成硅隔离物801。
为了获得图9所示的层序列900，剥去抗蚀剂701并执行氮化硅蚀刻。这去除了氮化硅层602的外露表面部分。如从图9可以看出，图9右侧栅极叠层上的氮化硅层602的剩余部分实质上形成了L形隔离物901。
为了获得图10所示的层序列1000，执行α-Si蚀刻，从而去除图9中外露的硅材料603、801的剩余部分。
为了获得图11所示的层序列1100，执行氧化硅蚀刻以去除层601的外露部分。
为了获得图12所示的层序列1200，在层序列1100上沉积厚度例如为5nm的氧化硅层1201。
为了获得图13所示的层序列1300，在层序列1200上沉积α-SiGe，从而形成共形的SiGe层1301。
为了获得图14所述的层序列1400，对SiGe层1301进行蚀刻以形成α-SiGe隔离物201。
为了获得图15所示的层序列1500，旋涂光致抗蚀剂1502，并执行光刻以仅保持层序列1400被光致抗蚀剂1502所覆盖的部分，在该部分上将形成根据本发明示例实施例的晶体管。随后，执行α-SiGe蚀刻，以去除图5左侧栅极叠层上的隔离物201。
为了获得图16所示的层序列1600，剥去抗蚀剂1502，并执行氧化硅蚀刻以去除层1201的外露部分。
为了获得图17所示的层序列1700，对层序列1600进行氢气退火过程，从而重新布置凸形隔离物201的材料，以形成重新布置的凹形隔离物301。
为了获得图18所示的层序列1800，可以执行氮化硅蚀刻和氧化硅蚀刻，以去除层602、601以及剩余结构901、1201的一部分。
为了获得图19所示的层序列1900，执行氧化硅沉积以形成共形沉积的氧化硅层1901。
为了获得图20所示的层序列2000，执行氮化硅沉积以生成氮化硅层2001。
为了获得图21所示的层序列2100，执行氮化硅蚀刻以生成氮化硅隔离物2101。
在执行了氧化硅蚀刻之后，获得了图22所示的层序列2200，所述层序列2200包括右侧的、根据本发明示例实施例的晶体管。
关于参考图5至图22描述的工艺集成方案，在图5的栅极图案化与图19的另一隔离物形成之间实现了所描述的本发明示例实施例的重要方面。
如图6所示，该工艺集成开始于沉积氧化硅层601、氮化硅层602以及非晶硅层603。氮化硅层602用作主流CMOS的保护层，氮化硅层602还用于形成具有抬高的源极/漏极的专用晶体管的L形隔离物901。使用掩模701(参见图7)来形成硅隔离物801(参见图8)。剥去抗蚀剂701并对氮化硅602进行蚀刻(参见图9)。仅去除多晶栅极103上和源/漏区域上的氮化硅602。相对于氮化硅602和氧化硅601，选择性地去除α-Si 603(参见图10)。去除源极/漏极和多晶栅极上的剩余保护性氧化硅601(参见图11)，并沉积(具有精确厚度的)另外的氧化硅层1201(参见图12)。该氧化硅层1201的厚度可能是非常重要的，因为该厚度可以确定图16中底切的氧化硅蚀刻速率以及图17中的层密封。沉积非晶SiGe层1301(参见图13)，并形成SiGe隔离物201(参见图14)。
可以有利的是(但并非强制的)，应用短SiGe各向异性蚀刻(如，APM、氨和氢过氧化物混合物)，以使SiGe隔离物201“凹进”，使得隔离物的高度低于多晶栅极103。可以使用掩模将不需要的SiGe隔离物201蚀刻掉(参见图15)。可以使用HF浸渍来去除SiGe隔离物201下方的氧化硅层1201(参见图16)。使用氢气退火来扩展SiGe隔离物201(参见图17)。对于具有30at.％左右锗浓度的SiGe层，典型的氢气退火是在800℃、10托执行一分钟。硅锗层301将再结晶或具有外延重取向，使得界面无缺陷。氮化硅隔离物2101防止多晶栅极103合并和/或变形。去除保护性氮化硅层602和氧化硅层601(参见图18)，并继续进行CMOS处理。在图19与图22之间示出了CMOS隔离物形成。
可以以不同方式来执行源极/漏极掺杂剂工程(在图5至图22中未示出)。具体地，重新布置的隔离物301可以用作具有空间轻度相关厚度的吸收结构。在存在这些隔离物301时，可以使层序列经历注入过程，类似于图4所示，以生成源/漏区。
最终，应注意，上述实施例示出而非限制本发明，在不脱离如所附权利要求所限定的本发明的范围的前提下，本领域技术人员将可以设计出许多备选实施例。在权利要求中，括号中的任何参考标记都不应被解释为限制权利要求。词语“包括”和“包含”等并不排除存在除了作为整体在任何权利要求或说明书中所列之外的元件或步骤。单数提及的元件并不排除对这样的元件的复数提及，反之亦然。在列举了若干装置的器件权利要求中，这些装置中的一些可以由同一软件或硬件项目来体现。重要的是，在互不相同的独立权利要求中陈述特定手段并不表示不能有利地使用这些手段的组合。

Claims (12)

1.一种制造晶体管(400)的方法，所述方法包括：
在衬底(102)上形成栅极(101)；
在栅极(101)的横向侧壁上以及在衬底(102)的相邻部分(202)上形成隔离物(201)；
重新布置隔离物(201)的材料，使得重新布置的隔离物(301)仅覆盖栅极(101)的横向侧壁的下部(303)以及衬底(102)的增加部分(302)；
在重新布置的隔离物(301)下方的衬底(102)的一部分中提供源/漏区(402、403)。
2.根据权利要求1的方法，包括：在重新布置的隔离物(301)下方的衬底(102)的一部分中注入源/漏区(402、403)。
3.根据权利要求1的方法，包括：通过退火，具体地通过氢气退火来重新布置所述隔离物(201)的材料。
4.根据权利要求1的方法，包括：重新布置所述隔离物(201)的材料，使得重新布置的隔离物(301)的厚度朝向栅极(101)逐步增大。
5.根据权利要求1的方法，包括：在重新布置的隔离物(301)下方的衬底(102)的一部分中提供源/漏区(402、403)之后，去除重新布置的隔离物(301)。
6.根据权利要求1的方法，包括：在栅极(101)与隔离物(201)之间形成保护结构(901)，具体地，在横截面视图中实质上是L形的保护结构(901)。
7.根据权利要求1的方法，包括通过以下步骤在栅极(101)的横向侧壁上以及在衬底(102)的相邻部分(202)上形成隔离物(201)：
在栅极(101)和衬底(102)上沉积隔离物材料(1301)；以及
去除隔离物材料(1301)的一部分，使得隔离物(201)仅保留在栅极(101)的横向侧壁上以及衬底(102)的相邻部分(202)上。
8.一种晶体管(400)，所述晶体管(400)包括：
衬底(102)；
栅极(101)，在所述衬底(102)上；
凹形隔离物(301)，仅覆盖栅极(101)的横向侧壁的下部(303)以及衬底(102)的一部分；
源/漏区(402、403)，在所述凹形隔离物(301)下方的衬底(102)的一部分中。
9.根据权利要求8的晶体管(400)，其中，所述隔离物(301)包括由硅锗、聚合物、硅、氧化硅和氮化硅组成的组中的材料。
10.根据权利要求8的晶体管(400)，其中，在隔离物(301)下方的衬底(102)的一部分中的源/漏区(402、403)的深度朝向栅极(101)逐步减小。
11.根据权利要求8的晶体管(2200)，包括：另一隔离物(2101)，位于栅极(101)的横向壁上，实质上位于隔离物(301)的上方，并且厚度小于隔离物(301)的厚度。
12.根据权利要求11的晶体管(2200)，其中，所述另一隔离物(2200)是凸形隔离物(2200)。
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