TWI720322B - 鰭式場效電晶體裝置及半導體裝置之製造方法 - Google Patents

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Abstract

一種鰭式場效電晶體裝置之製造方法包括形成第一間隙壁於第一鰭部的相對兩側，其中第一鰭部突出於一基底上方；回蝕第一鰭部，以形成第一凹口於第一間隙壁之間；以及利用一烘烤製程對第一間隙壁進行處理，其中對第一間隙壁進行處理改變了第一間隙壁的剖面輪廓。上述方法更包括在對第一間隙壁進行處理之後，磊晶成長第一半導體材料於第一鰭部的上表面上。

Description

鰭式場效電晶體裝置及半導體裝置之製造方法
本實施例係關於一種半導體技術，且特別是關於一種鰭式場效電晶體裝置及其製造方法。
半導體工業因各種不同的電子部件(例如，電晶體、二極體、電阻器、電容器等等)的積體密度的持續改進而已歷經了快速增長。絕大部分而言，此積體密度的改進來自於不斷縮小最小特徵部件尺寸，其容許更多的部件整合於一給定區域。
鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)裝置正普遍使用於積體電路中。鰭式場效電晶體裝置具有三維結構，其包括一半導體鰭部突出於一基底上。一閘極結構，配置成用以控制位於鰭式場效電晶體裝置的導電通道內電荷載子流、包覆半導體鰭部。舉例來說，在三閘極鰭式場效電晶體裝置中，閘極結構包覆半導體鰭部的三側，藉以形成導電通道於半導體鰭部的三側。
一種半導體裝置之製造方法，包括：形成第一間隙壁於一第一鰭部的兩相對側壁上，其中第一鰭部突出於一基 底上；回蝕刻第一鰭部，以在第一間隙壁之間形成一第一凹口；利用一烘烤製程對第一間隙壁進行處理，其中對第一間隙壁進行處理改變了第一間隙壁的剖面輪廓；以及在對第一間隙壁進行處理之後，磊晶成長一第一半導體材料於第一鰭部的一上表面上。
一種半導體裝置之製造方法，包括：形成第一間隙壁於一第一鰭部的兩相對側壁上；形成第二間隙壁於一第二鰭部的兩相對側壁上；回蝕刻第一鰭部及第二鰭部，其中回蝕刻步驟形成了一第一凹口於第一間隙壁之間以及一第二凹口於第二間隙壁之間；重塑第一間隙壁及第二間隙壁；以及成長一磊晶材料於第一凹口及第二凹口內。
一種鰭式場效電晶體裝置，包括：一第一鰭部及一第二鰭部；第一間隙壁位於第一鰭部的兩相對側，其中第一間隙壁的內側壁自第一鰭部的一縱軸向外彎離；第二間隙壁位於第二鰭部的兩相對側，其中第二間隙壁的內側壁自第二鰭部的一中心軸向外彎離；以及一半導體材料位於第一間隙壁之間及位於第二間隙壁之間，半導體材料自第一鰭部連續性延伸至第二鰭部。
30‧‧‧鰭式場效電晶體
50、62U‧‧‧基底
50U、65U、65U’、65U”、80U、86U‧‧‧上表面
52‧‧‧墊氧化層
56‧‧‧墊氮化層
58、70‧‧‧罩幕
61‧‧‧溝槽
62‧‧‧隔離區
64‧‧‧(半導體)鰭部
64A‧‧‧鰭部
64B‧‧‧鰭部
64C‧‧‧中心軸
65、65A、65B‧‧‧輕摻雜汲極區
66‧‧‧閘極介電
68‧‧‧閘極
75‧‧‧虛置閘極結構
80‧‧‧源極/汲極區
80S‧‧‧傾斜的上表面
82‧‧‧矽化區
86‧‧‧間隙壁
80L、86L‧‧‧下表面
86O‧‧‧外側壁
86S‧‧‧內側壁
87‧‧‧閘極間隙壁
90‧‧‧第一內層介電層
91、93‧‧‧接觸開口
92、109‧‧‧種子層
94、104‧‧‧阻障層
95‧‧‧第二內層介電層
96‧‧‧閘極介電層
97‧‧‧取代閘極
98‧‧‧閘極結構
100‧‧‧鰭式場效電晶體裝置
102‧‧‧接觸插塞
110‧‧‧導電材料
1000‧‧‧流程圖
1010、1020、1030、1040‧‧‧步驟
C‧‧‧點
D1、D2‧‧‧厚度
D3、D4、D5、W1、W2、W3、W4、W5、W6、W7、W8‧‧‧寬度
M‧‧‧最上點
N‧‧‧最下點
H1、H2、H3‧‧‧高度
HR、H4‧‧‧深度
R1、R2‧‧‧徑向線
α‧‧‧角度
第1圖係繪示出根據一些實施例之鰭式場效電晶體(FinFET)裝置的立體示意圖。
第2-5、6A、6B、7A、7B、7C、8A、8B、9-14、15A及15B圖係繪示出根據一些實施例之鰭式場效電晶體(FinFET)裝置 於不同製造階段各個示意圖。
第16圖係繪示出一些實施例之形成一半導體裝置的方法流程圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。
再者，在空間上的相關用語，例如”下方”、”之下”、”下”、”上方”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
本揭露的實施例為說明形成鰭式場效電晶體裝置。具體來說，為形成多重鰭部鰭式場效電晶體裝置的磊晶源極/汲極區。根據一些實施例，磊晶成長源極/汲極材料之前， 進行預烤(pre-bake)製程，以重塑位於每一鰭部兩相對側的間隙壁。在一些實施例中，預烤製程使間隙壁的內側壁彎曲而促進磊晶源極/汲極材料的橫向成長，因而使多重鰭部上方合併的源極/汲極區增加體積。在一些實施例中，體積增加的合併的源極/汲極區能夠可靠連接後續形成的源極/汲極接觸插塞、降低接觸電阻以及在形成源極/汲極接觸插塞過程中降低蝕穿源極/汲極區的可能性。
第1圖係繪示出鰭式場效電晶體30範例的立體示意圖。鰭式場效電晶體30包括具有一鰭部64的一基底50。隔離區62設置於鰭部64的兩相對側且鰭部64突出於隔離區62上方。一閘極介電66沿著鰭部64側壁且位於鰭部64的上表面上，而一閘極68位於閘極介電66上方。源極/汲極區80位於閘極介電66及閘極68的兩相對側的鰭部64內。第1圖更繪示出後續圖式的對照剖面。B-B截面係沿著鰭式場效電晶體30的閘極68縱軸延伸。A-A截面垂直於B-B截面而沿著鰭部64的縱軸，且位於源極/汲極區80之間的電流方向上。C-C截面平行B-B截面且跨越源極/汲極區80。為了清楚目的，後續圖式係參照這些對照截面。
第2-5、6A、6B、7A、7B、7C、8A、8B、9-14、15A及15B圖係繪示出根據一些實施例之鰭式場效電晶體(FinFET)裝置100於不同的製造階段。鰭式場效電晶體裝置100除了多重鰭部外，相似於第1圖的鰭式場效電晶體裝置30。第2-5圖繪示出沿著B-B截面的鰭式場效電晶體(FinFET)裝置100剖面示意圖。第6A及6B圖分別繪示出沿著A-A及C-C截面的 鰭式場效電晶體(FinFET)裝置100的剖面示意圖。第7A圖繪示出沿著C-C截面的鰭式場效電晶體(FinFET)裝置100的剖面示意圖，而第7A及7B圖繪示出第7A圖中鰭式場效電晶體(FinFET)裝置100的間隙壁的不同實施例放大示意圖。第8A及8B圖分別繪示出沿著C-C及A-A截面的鰭式場效電晶體裝置100的剖面示意圖。第9-14及15A圖分別繪示出沿著A-A截面的鰭式場效電晶體裝置100的剖面示意圖，而第15B圖繪示出沿著C-C截面的鰭式場效電晶體裝置100的剖面示意圖。
第2圖繪示出一基底50的剖面示意圖。基底50可為一半導體基底，例如塊材半導體、絕緣層覆矽(silicon-on-insulator,SOI)基底或相似物。基底50可摻雜(例如，具有p型或n型摻雜物)或未摻雜。基底50為一晶圓，例如矽晶圓。一般來說，絕緣層覆矽(SOI)基底包括一層半導體材料形成於絕緣層上。絕緣層可為埋入式氧化(buried oxide,BOX)層、氧化矽層或相似物。絕緣層提供於一基底上，通常為矽或玻璃基底。也可採用其他基底，諸如多層或漸變基底。在一些實施例中，基底50的半導體材料可包括：矽(Si)、鍺(Ge)；化合物半導體(包括碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb))；合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其組合。
請參照第3圖，圖案化第2圖所繪示的基底50，例如採用光學微影及蝕刻技術。舉例來說，一罩幕層(例如，一墊氧化層52及位於上方的墊氮化層56)形成於基底50上。墊氧 化層52為一薄膜，包括氧化矽，如由熱氧化製程而形成。墊氧化層52可作為基底50與上方的墊氮化層56之間的黏著層。在一些實施例中，墊氮化層56由氮化矽構、氮氧化矽、氮碳化矽、相似物或其組合構成，例如可由低壓化學氣相沉積(low-pressure CVD,LPCVD)或電漿輔助化學氣相沉積(plasma enhanced CVD,PECVD)而形成。
可採用光學微影技術來圖案化罩幕層。一般來說，光學微影技術使用光阻材料(未繪示)，經過沉積、照射(曝光)及顯影而去除一部分的光阻材料，餘留的光阻材料用以在後續的製程步驟(如，蝕刻)保護下方的材料，例如此範例中的罩幕層。在此範例中，光阻材料係用以圖案化墊氧化層52及墊氮化層56而形成圖案化的罩幕58，如第3圖所示。
圖案化的罩幕58接著用以圖案化基底50的露出部分而形成溝槽61，藉以定義位於相鄰溝槽61之間的半導體鰭部64(例如，鰭部64A及鰭部64B)，如第第3圖所示。在一些實施例中，半導體鰭部64透過在基底50內蝕刻出溝槽而形成。例如採用反應離子蝕刻(active ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)、相似方法或其組合。上述蝕刻為異向性。在一些實施例中，溝槽61為條狀(上視)且彼此平行及緊密地相互隔開。在一些實施例中，溝槽61可為連續並環繞半導體鰭部64。儘管第3圖及後續圖式繪示出二個鰭部64，然而鰭式場效電晶體裝置100內可形成二個以上或以下的鰭部。
可由適合的方法來圖案化鰭部64。舉例來說，可由一或多道光學微影製程來圖案化鰭部64，包括雙重圖案化或 多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合光學微影及自對準製程，使待建立的圖案能夠具有小於採用單一或直接光學微影製程的間距。舉例來說，在一實施例中，一犧牲層形成於一基底上並利用光學微影製程進行圖案化。利用自對準製程而形成間隔層與圖案化的犧牲層並肩。接著去除犧牲層，而餘留的間隔層或芯軸層(mandrel)可接著圖案化出鰭部。
第4圖繪示出形成絕緣材料於相鄰半導體鰭部64之間而形成隔離區62。絕緣材料可為氧化物(例如，氧化矽)、氮化物、相似物或其組合，且可由高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、流動式化學氣相沉積(flowable CVD,FCVD)(例如，位於遠距電漿系統內的CVD類的材料沉積及後烘烤使其轉變成另一材料，例如氧化物)、相似方法或其組合而形成。也可採用其他絕緣材料及/或其他形成方法。在一實施例中，絕緣材料為由流動式化學氣相沉積所形成的氧化矽。一旦形成絕緣材料，可進行一退火製程。一平坦化製程，例如化學機械研磨(chemical mechanical polishing,CMP)可去除去除任何多餘的絕緣材料而形成共平面(未繪示)的隔離區62的上表面及半導體鰭部64的上表面。圖案化罩幕58(參見第3圖)也可藉由上述平坦化製程來去除。
在一些實施例中，隔離區62包括一襯層(例如，襯層氧化物(未繪示))位於隔離區62與基底50/半導體鰭部64之間的界面。在一些實施例中，形成襯層氧化物以減少基底50與隔離區62之間的界面的結晶缺陷。相似地，襯層氧化物也 可用於減少半導體鰭部64與隔離區62之間的界面的結晶缺陷。襯層氧化物(例如，氧化矽)可為熱氧化物且經由熱氧化基底50的表面層而形成，然而也可採用其他適合的方法來形成襯層氧化物。
接著，回蝕刻隔離區62而形成淺溝槽隔離(shallow trench isolation,STI)區62。回蝕刻隔離區62使半導體鰭部64的上部自相鄰的淺溝槽隔離(STI)區62之間突出。淺溝槽隔離(STI)區62的上表面具有一平坦表面(如圖所示)、一上凸表面、一下凹表面(例如，碟化)或其組合。淺溝槽隔離(STI)區62的上表面可透過適當的蝕刻而形成平坦、上凸及/或下凹表面。可利用可接受的蝕刻製程來回蝕刻隔離區62，例如對隔離區62的材料具有選擇性。舉例來說，採用CERTAS®蝕刻或應材SICONI設備或稀釋氫氟酸(dilute hydrofluoric,dHF)進行化學氧化物去除。
第2至4圖繪示出形成鰭部64的實施例，然而鰭部可由各種不同的製程來製作。在一範例中，可形成一介電層於一基底的上表面上；可蝕刻出穿過介電層的溝槽；可在溝槽內磊晶成長同質磊晶結構；以及可回蝕刻介電層，使同質磊晶結構突出於介電層而形成鰭部。在另一範例中，鰭部可採用異質磊晶結構。舉例來說，可回蝕刻半導體鰭部，並於該處內磊晶成長不同於半導體鰭部的材料。
在更進一步的範例中，可形成一介電層於基底的上表面上；可蝕刻出穿過介電層的溝槽；可在溝槽內磊晶成長不同於半導體鰭部的材料的異質磊晶結構；以及可回蝕刻介電 層，使異質磊晶結構突出於介電層而形成鰭部。
在一些實施例中，磊晶成長同質磊晶結構，成長的材料可在成長過程中進行原位摻雜，其可排除先前或後續的佈植，然而原位摻雜與佈植摻雜可一同使用。更進一步來說，在NMOS區磊晶成長的材料不同於在PMOS區的材料是有利的。在各個不同實施例中，鰭部可包括鍺化矽(SixGe1-x，其中x在0與1之間)、碳化矽、純鍺或實質上純鍺、三五族化合物半導體、二六族化合物半導體或相似物。舉例來說，可用於形成三五族化合物半導體的材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlP、GaP或相似物。
第5圖繪示出位於半導體鰭部64上方的虛置閘極結構75的製作。在一些實施例中，虛置閘極結構75包括閘極介電66及閘極68。一罩幕70可形成於虛置閘極結構75上。為了形成虛置閘極結構75，一介電層形成於半導體鰭部64上。介電層可為氧化矽、氮化矽、其多層結構或相似物，且可根據可接受的技術進行沉積或熱成長。
一閘極層形成於介電層上，且一罩幕層形成於閘極層上。閘極層可沉積於介電層上，接著可透過化學機械研磨(CMP)來平坦化。罩幕層可沉積於閘極層上。閘極層可由多晶矽構成，然而也可採用其他材料。罩幕層可由氮化矽或相似物構成。
在形成這些膜層(例如，介電層、閘極層及罩幕層)之後，採用可接受的光學微影及蝕刻技術來圖案化罩幕 層，以形成罩幕70。接著可透過可接受的蝕刻技術將罩幕70的圖案轉移至閘極層及介電層，以分別形成閘極68及閘極介電66。閘極68及閘極介電66覆蓋對應的半導體鰭部64的通道區。閘極68也可具有一縱長方向，其實質上垂直於對應的半導體鰭部64的縱長方向。
第6A圖繪示出對沿A-A截面(如，沿半導體鰭部64的縱軸)的鰭式場效電晶體(FinFET)裝置100進一步加工的剖面示意圖。第6B圖繪示出第6A圖的鰭式場效電晶體(FinFET)裝置100沿著C-C截面的剖面示意圖。
如第6A圖所示，輕摻雜汲極(lightly doped drain,LDD)區65形成於鰭部64內。輕摻雜汲極(LDD)區65可透過電漿摻雜製程而形成。電漿摻雜製程可植入N型或P型雜質於鰭部64內而形成輕摻雜汲極(LDD)區65。舉例來說，P型雜質(例如，硼)可植入於鰭部64內，以形成用於P型裝置的輕摻雜汲極(LDD)區65，而N型雜質(例如，磷)可植入於鰭部64內，以形成用於N型裝置的輕摻雜汲極(LDD)區65。在一些實施例中，輕摻雜汲極(LDD)區65與鰭式場效電晶體(FinFET)裝置100的通道區相接。部分的輕摻雜汲極(LDD)區65可延伸於閘極68下方並進入鰭式場效電晶體(FinFET)裝置100的通道區。第6A圖繪示出輕摻雜汲極(LDD)區65的非限定範例。輕摻雜汲極(LDD)區65也可能具有其他配置、外型及形成方法，且完全涵蓋於本揭露的範圍內。舉例來說，輕摻雜汲極(LDD)區65可在形成閘極間隙壁87之後形成。
請再參照第6A圖，再形成輕摻雜汲極(LDD)區 65之後，閘極間隙壁87形成於虛置閘極結構75上。閘極間隙壁87可由適合的材料構成，例如氮化矽、氮氧化矽、碳化矽、氮碳化矽、相似物或其組合，且可透過熱氧化、化學氣相沉積(CVD)或其他適合的沉積製程而形成。在一些實施例中，閘極間隙壁87可透過毯覆式沉積一氮化層於鰭式場效電晶體(FinFET)裝置100上而形成，接著進行適合的蝕刻製程(例如，異向性蝕刻)，以去除虛置閘極結構75的上表面與鰭部64的上表面上的氮化層。在一些實施例中，餘留沿著虛置閘極結構75的側壁的氮化層部分，而形成閘極間隙壁87。同時也餘留沿著鰭部64的側壁的氮化層部分而形成鰭部間隙壁86(請參見第6B圖)。在以下討論說明中，鰭部間隙壁86也可稱作間隙壁。
第6B圖繪示出沿著C-C截面的鰭式場效電晶體(FinFET)裝置100。如第6B圖所示，間隙壁86形成於淺溝槽隔離(STI)區62上且位於鰭部64A與鰭部64B的兩相對側壁上。需注意的是由於所繪示的實施例中輕摻雜汲極(LDD)區65為鰭部64的摻雜區，因此此處說明中可將輕摻雜汲極(LDD)區65A及65B視為鰭部64A及64B的一部分。在一些實施例中，間隙壁86的高度H1約在5nm至30nm的範圍。間隙壁86的寬度W1(自間隙壁86的上表面86U量測)約在2nm至5nm的範圍。間隙壁86的寬度W2(自淺溝槽隔離(STI)區62的上表面62U量測)約在2nm至8nm的範圍，然而也可能為其他的尺寸。
請參照第7A圖，其繪示出沿著C-C截面的鰭式場效電晶體(FinFET)裝置100，透過適合的製程(例如，蝕刻製程)來回蝕刻鰭部64(例如，鰭部64的輕摻雜汲極(LDD)區 65)。舉例來說，對鰭部64的材料(例如，輕摻雜汲極(LDD)區65)具有蝕刻選擇比的蝕刻劑可用於選擇性去除鰭部64的上部(例如，輕摻雜汲極(LDD)區65的上部)。在另一範例中，一圖案化罩幕層(例如，光阻(未繪示))可形成於鰭式場效電晶體(FinFET)裝置100上，以露出位於閘極的兩相對側的鰭部64部分，接著可進行一蝕刻製程(例如，異向性蝕刻)，以去除鰭部64的上部。接著可透過灰化製程或蝕刻製程來去除圖案化罩幕層。
在進行回蝕刻製程之後，鰭部64的上表面65U(例如，輕摻雜汲極(LDD)區65的上表面)位於間隙壁86的上表面86U下方。在第7A圖的範例中，輕摻雜汲極(LDD)區65的餘留部分的上表面65U實質上切齊於淺溝槽隔離(STI)區62的上表面62U。在其他實施例中，輕摻雜汲極(LDD)區65的餘留部分的上表面位於淺溝槽隔離(STI)區62的上表面62U的上方(參見65U’)或下方(參見65U”)，如第7A圖的虛構表面所示。回蝕刻製程造成凹口(或開口)形成於對應的間隙壁86(例如位於鰭部64的兩相對側壁的間隙壁)之間。凹口的深度HR(自間隙壁86的上表面86U與輕摻雜汲極(LDD)區65的餘留部分的上表面65U之間量測)約在30nm至65nm的範圍。
在一些實施例中，在進行回蝕刻製程之後，且在後續磊晶成長製程以形成源極/汲極區之前，進行一清潔製程，以自鰭部64去除氧化物。上述清潔製程可採用適合的蝕刻劑，例如氫氟(HF)酸。
接著，在一些實施例中，進行烘烤製程以處理間 隙壁86。烘烤製程去除副產物或殘留物，例如氯(Cl)、氟(F)及/或碳(C)，其由先前製程(例如，蝕刻及/或清潔製程)所留下。在一些實施例中，烘烤製程也還原了氧化物(例如，氧化矽)，其位於鰭部64上，以準備進行後續磊晶源極/汲極材料成長製程。
舉例來說，根據一些實施例，烘烤製程採用包括分子氫(例如，H2)的氣體。在一些實施例中，用於烘烤製程的氣體(也可稱作烘烤氣體)包括氫氣(H2)及一或多個反應氣體的混合物。舉例來說，H2及HCl的混合物或H2、HCl及GeH4的混合物可做為用於烘烤製程的烘烤氣體。烘烤氣體中的HC1及/或GeH4有助於利用蝕刻少量的矽來清潔鰭部64的表面。在一些實施例中，在具有烘烤氣體供應於內的一製程反應室內進行烘烤製程。載流氣體(carrier gas)，例如氮氣、氬氣、氦氣或相似物可用以將烘烤氣體載入製程反應室。烘烤製程所進行的溫度約在650℃至750℃的範圍，例如680℃。製程反應室的壓力約在10torr至80torr的範圍。烘烤製程可持續進行一既定時間，例如約在10秒至90秒的範圍。在一例示實施例中，烘烤製程所進行的時間約在30秒至90秒的範圍。在烘烤氣體包括H2及HCl的混合物的實施例中，H2的流量約在3000sccm至10000sccm的範圍，且HCl的流量約在50sccm至500sccm的範圍。在烘烤氣體包括H2、HCl及GeH4的混合物的實施例中，H2的流量約在3000sccm至10000sccm的範圍、HCl的流量約在50sccm至500sccm的範圍，而GeH4的流量約在50sccm至200sccm的範圍。
根據一些實施例，位於鰭部64上的原生氧化物(例如，氧化矽)可透過還原劑(例如，H2)而還原為矽，且透過烘烤製程將還原製程的副產物(例如，水)蒸發並自製程反應室排出。來自先前製程的副產物，例如碳，也可透過烘烤製程除去。敘述用以去除碳的化學反應的化學反應式如下：SiC+2H2→Si+CH4
在一些實施例中，烘烤製程改變了間隙壁86的剖面輪廓。根據一些實施例，烘烤製程重塑間隙壁86。如第7A圖所示，進行烘烤製程之後，間隙壁86的內側壁86S為彎曲的。舉例來說，內側壁86S或至少內側壁86S的中間部分從鰭部64的中心軸64C向外彎曲，其中中心軸64C垂直於基底50的上表面50U。具體來說，兩相對內側壁86S的中間部分之間的距離因烘烤製程而在重塑之後增加。舉例來說，對應的間隙壁86的內側壁86S之間的第一距離(在烘烤製程後量測間隙壁86的上表面86U與下表面86L之間的中點)大於內側壁86S之間的第二距離(在烘烤製程前量測的中點)。
第7B圖繪示出第7A圖中間隙壁86的放大圖，如第7B圖所示，間隙壁86的上表面86U具有一寬度W3，且下表面86L具有一寬度W5。由於內側壁86S彎曲，間隙壁86在C點處具有最小寬度W4，其對應於內側壁86S自M-N線延伸最遠的一點，其中M-N線為第7B圖中連接內側壁86S的最上點M與內側壁86S的最下點N的線。在一些實施例中，寬度W3介於約2nm至5nm之間，而寬度W5介於約2nm至9nm之間。寬度W4可介於約2nm至5nm之間。間隙壁86的高度H2可介於約5nm至30nm之間。
在一些實施例中，徑向線R1與徑向線R2之間的角度α約在5度至15度的範圍，其中R1係自內側壁86S的最上點M朝向C點的徑向線，而R2係自內側壁86S的最上點M朝向間隙壁86的下表面86L的徑向線，且R2垂直於基底50的上表面50U(參見第7A圖)。取決於間隙壁86的外型，徑向線R2可與M-N線重疊或不重疊。以上所述的尺寸僅為非限定的範例，間隙壁86也可能具有其他尺寸且完全涵蓋於本揭露的範圍內。
第7C圖繪示出在進行烘烤製程之後的間隙壁86的另一實施例。如第7C圖所示，除了內側壁86S之外，間隙壁86的外側壁86O也因烘烤製程而彎曲。在一些實施例中，調整烘烤製程的條件(諸如溫度、烘烤氣體的流量、壓力及/或烘烤製程的進行時間)而得到間隙壁86的外側壁86O及/或間隙壁86的內側壁86S的特定剖面輪廓(例如，直線或彎曲)。並無限定特定的理論，但相信間隙壁86的重塑量可取決於間隙壁86的外側壁86O是否彎曲(如第7C圖所示)或實質上為直線(如第7B圖所示)。舉例來說，據觀察，烘烤製程在高溫(例如，>680℃)下進行，烘烤製程會重塑間隙壁86，使間隙壁86的外側壁86O彎曲。另外，烘烤製程會縮小間隙壁86在上表面86U的寬度至一寬度W6。換句話說，間隙壁86的寬度W6(進行烘烤製程之後量測上表面86U所得)小於間隙壁86的寬度W1(參見第6B圖)(進行烘烤製程之前量測上表面86U所得)。
請在參照第7C圖，彎曲的內表面86S在C點為自M-N線延伸最遠，其中M-N線為連接內側壁86S的最上點M與內側壁86S的最下點N的線。於C點量測的間隙壁86的寬度為W7， 且於下表面量測的間隙壁的寬度為W8。在一些實施例中，W6小於W7，而W7小於W8。在一些實施例中，徑向線R1與徑向線R2之間的角度α約在5度至15度的範圍，其中R1係自內側壁86S的最上點M朝向C點的徑向線，而R2係自內側壁86S的最上點M朝向間隙壁86的下表面86L的徑向線，且R2垂直於基底50的上表面50U(參見第7A圖)。取決於間隙壁86的外型，徑向線R2可與M-N線重疊或不重疊。
在一些實施例中，寬度W6介於約2nm至5nm之間，而寬度W8介於約2nm至10nm之間。寬度W7可介於約2nm至7nm之間。間隙壁86的高度H3可介於約5nm至30nm之間。以上所述的尺寸僅為非限定的範例，間隙壁86也可能具有其他尺寸且完全涵蓋於本揭露的範圍內。
彎曲的內側壁86S及/或間隙壁86的上表面具有較窄的寬度W6(若形成)，可在後續製程中促進磊晶源極/汲極區80的橫向成長(參見第8A圖)。因此，多重鰭部64上方合併的源極/汲極區80增加體積。之後配合第8A突有更詳細的說明。在一些實施例中，合併的源極/汲極區80所增加體積能夠可靠連接後續形成的源極/汲極接觸插塞102(參見第15B圖)、降低接觸電阻以及在形成源極/汲極接觸插塞102過程中降低蝕穿源極/汲極區80的可能性。
接著，如第8A圖所示，透過使用適當的方法(例如，金屬有機化學氣相沉積(metal-organic CVD,MOCVD)、分子束磊晶(molecular beam epitaxy,MBE)、液相磊晶(liquid phase epitaxy,LPE)、氣相磊晶(vapor phase epitaxy,VPE)、 選擇性磊晶成長(selective epitaxial growth,SEG)、相似方法或其組合)在間隙壁86之間的凹口內磊晶成長一材料而形成源極/汲極區80。第8B圖繪示出第8A圖中鰭式場效電晶體(FinFET)裝置100，但為沿著A-A截面。
如第8A圖所示，磊晶源極/汲極區80填入間隙壁86之間的凹口，且延伸於間隙壁86的上表面86U。在所繪示的實施例中，相鄰鰭部64的源極/汲極區80合併形成連續的磊晶源極/汲極區80，其連接鰭式場效電晶體(FinFET)裝置100的多重鰭部64。
如第8A圖所示，源極/汲極區80包括彎曲的下表面80L。彎曲的下表面80L增加源極/汲極區80的體積。彎曲的下表面80L也使合併的源極/汲極區80增加厚度(例如，D1及D2)。舉例來說，源極/汲極區80的厚度D2(在兩相鄰的鰭部64之間的中間位置量測)約在15nm至35nm的範圍。在一些實施例中，源極/汲極區80的厚度D1(沿鰭部64中心軸64C(參見第7A圖)且在間隙壁86上方量測)約在25nm至45nm的範圍。鰭部間距P可約在25nm至85nm的範圍。在不同的實施例中，D1與D2的比率大於0.8，例如介於約0.8與3之間，且D2與鰭部間距P的比率介於約0.2與0.6之間。
請再參照第8A圖，合併的源極/汲極區80包括傾斜的上表面(例如，80S)，其實質上為平坦的。傾斜的上表面80S也稱作源極/汲極區80的刻面(facet)。因此，合併的源極/汲極區80具有彎曲的下表面80L及傾斜的上表面80S，其中上表面80U實質上平行於基底50的上表面50U。在一些實施例 中，上表面80U具有彎曲的外型(例如，凹入的彎曲上表面，未繪示)。
由於源極/汲極區80填入對應間隙壁86之間的凹口，源極/汲極區80於間隙壁86的下表面具有一寬度D5，於間隙壁86的上表面具有一寬度D4，且於間隙壁86的下表面與上表面之間(例如，兩者之間的中間位置)具有一寬度D3。在所繪示的範例中，D3大於D4及D5。在一些實施例中，D3約在5nm至30nm的範圍，D4約在5nm至25nm的範圍，D5約在5nm至25nm的範圍，然而也可能是其他的尺寸。如第8A圖所示，徑向線R1及徑向線R2形成的角度α介於約90度與150度之間(例如，90°
Figure 107121305-A0202-12-0018-25
α
Figure 107121305-A0202-12-0018-26
150°)，其中徑向線R1及徑向線R2始於源極/汲極區80的下表面80L與間隙壁86相交點(例如，接觸處)，且其中徑向線R2垂直於基底50的上表面50U，而徑向線R1正切於下表面80L。
在一些實施例中，最終鰭式場效電晶體(FinFET)裝置100為n型鰭式場效電晶體，且鰭部64的源極/汲極區80包括碳化矽(SiC)、磷化矽(SiP)、磷摻雜碳化矽(SiCP)或相似物。在一些實施例中，最終鰭式場效電晶體(FinFET)裝置100為p型鰭式場效電晶體，且鰭部64的源極/汲極區80包括SiGe，而p型雜質可為硼或銦。
磊晶源極/汲極區80可植入摻雜物並接著進行退火製程而形成源極/汲極區80。源極/汲極區80可具有一雜質(例如，摻雜物)濃度，其約在1E19cm-3至1E21cm-3的範圍。p型雜質(例如，硼或銦)可植入於P型電晶體的源極/汲極區80。 n型雜質(例如，磷或砷)可植入於N型電晶體的源極/汲極區80。在一些實施例中，磊晶源極/汲極區可於成長過程中進行原位摻雜。
在一些實施例中，源極/汲極區80的下部(例如，淺溝槽隔離(STI)區62的上表面與間隙壁86的上表面86U之間的部分)的組成不同於源極/汲極區80的上部(例如，間隙壁86的上表面86U上方的部分)的組成。在一例示實施例中，源極/汲極區80的上部具有高於源極/汲極區80的下部的摻雜物濃度。在一範例中，鰭式場效電晶體(FinFET)裝置為n型鰭式場效電晶體(FinFET)，且源極/汲極區80包括SiP，則磷(P)在源極/汲極區80的下部的濃度介於約1E20cm-3至1E21cm-3。在另一範例中，鰭式場效電晶體(FinFET)裝置為p型鰭式場效電晶體(FinFET)，且源極/汲極區80包括摻雜硼(B)的SiGe，則硼(B)在源極/汲極區80的下部的濃度介於約1E20cm-3至5E21cm-3。另外，源極/汲極區80(例如，摻雜硼(B)的SiGe)的下部的鍺(Ge)原子百分比可介於約15%與30%之間，而源極/汲極區80的上部的鍺(Ge)原子百分比可介於約30%與60%之間。
接著，如第9圖所示，一第一內層介電(interlayer dielectric,ILD)層90形成於源極/汲極區80、鰭部64及虛置閘極結構75。在一些實施例中，第一內層介電(ILD)層90可由氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)或相似物構成，且可透過任何適合的方法進行沉積，諸如化學氣相沉 積(CVD)、電漿輔助化學氣相沉積(PECVD)或流動式化學氣相沉積(FCVD)。可進行一平坦化製程，例如化學機械研磨(CMP)製程，以去除罩幕70並平坦化第一內層介電(ILD)層90，使第一內層介電(ILD)層90的上表面切齊於閘極86的上表面。
接著，在一實施例中，進行後閘極製程(也稱作取代閘極製程)，使主動閘極及主動閘極介電材料取代閘極68及閘極介電66。因此，閘極68及閘極介電66視為後閘極製程中的虛置閘極結構。以下參照第10-14、15A及15B圖詳細說明後閘極製程的實施例。
請參照第10圖，在蝕刻步驟中去除閘極68及位於閘極68正下方的閘極介電66，以在對應的閘極間隙壁87之間形成凹口(未繪示)。每一凹口露出對應的鰭部64的通道區。每一通道區設置於相鄰的磊晶源極/汲極區80對之間。在去除虛置閘極的過程中，當蝕刻虛置閘極68時，虛置閘極介電66可作為蝕刻停止層。在去除虛置閘極68之後，接著去除虛置閘極介電66。
接著，形成閘極介電層96、阻障層94、種子層92及閘極電極98作為取代閘極97(如第11圖所示)。閘極介電層96順應性沉積於凹口內，例如位於鰭部64的上表面及側壁上以及位於閘極間隙壁87的側壁上，且位於第一內層介電(ILD)層90的上表面上。根據一些實施例，閘極介電層96包括氧化矽、氮化矽或其多層結構。在其他實施例中，閘極介電層96包括高介電常數(high-k)介電材料且在這些實施例中，閘極介 電層96的k值可大於7.0，且可包括金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽及其組合。閘極介電層96形成方法包括MBD、ALD、PECVD及相似方法。
接著，阻障層94順應性形成於閘極介電層96上。阻障層94可包括一導電材料，例如氮化鈦，然而也可採用其他材料，例入氮化鉭、鈦、鉭或相似物。阻障層94可利用化學氣相沉積製程(CVD)而形成，例如電漿輔助化學氣相沉積(PECVD)。然而，也可採用其他製程，例如濺鍍、金屬有機化學氣相沉積製程(MOCVD)或原子層沉積(atomic layer deposition,ALD)。
儘管未繪示於第10圖，功函數層可形成於取代閘極97內，例如位於阻障層94上。舉例來說，P型功函數層可用於形成P型裝置，而N型功函數層可用於形成N型裝置。可包含於閘極結構(例如，取代閘極97)內的例示性的P型功函數層包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他適合的P型功函數材料或其組合。可包含於閘極結構內的例示性的N型功函數層包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他適合的N型功函數材料或其組合。功函數數值與功函數層的材料組成有關，因此選擇功函數層的材料以調整功函數數值，而在待形成的裝置中得到目標起始電壓Vt。功函數層可透過化學氣相沉積製程(CVD)、或物理氣相沉積製程(physical vapor deposition,PVD)及/或適合的製程而形成。
接著，種子層92形成於阻障層94(或功函數層(若 有形成))上。種子層92可包括銅(Cu)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、相似物或其組合，且可由原子層沉積(ALD)、濺鍍、物理氣相沉積製程(PVD)或相似法沉積而成。在一些實施例中，種子層為金屬層，其為單層或複合層(包括不同材料的次層)。在一些實施例中，種子層包括鈦層及位於鈦層上的銅層。
接著，閘極結構98沉積於種子層92上，並填入凹口的剩餘部分。閘極結構98可由含金屬材料構成，例如TiN、TaN、TaC、Co、Ru、Al及其組合或其多層結構，且可由電鍍、無電電鍍或其他適合方法形成。
接著，如第11圖所示，在形成閘極結構98之後，進行一平坦化製程，例如化學機械研磨(CMP)，以去除閘極介電層96、阻障層94、功函數層(若有形成)、種子層92及閘極電極98的材料的多餘部分，這些多餘部分位於第一內層介電(ILD)層90的上表面上。因而閘極電極98的材料、種子層92、功函數層(若有形成)、阻障層94及閘極介電層96的最終餘留部分形成最終鰭式場效電晶體(FinFET)裝置100的取代閘極97。
接著，在第12圖，一第二內層介電(ILD)層95沉積於第一內層介電(ILD)層90上。在一實施例中，第二內層介電(ILD)層95為流動式膜層，由流動式化學氣相沉積(flowable CVD)法形成。在一些實施例中，第二內層介電(ILD)層95可由一介電材料形成，例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、未摻雜矽 酸鹽玻璃(USG)或相似物構成，且可透過任何適合的方法進行沉積，諸如化學氣相沉積(CVD)或電漿輔助化學氣相沉積(PECVD)。形成用於接觸插塞102(參見第15A圖)的接觸開口91及93，其穿過第一內層介電(ILD)層90及/或第二內層介電(ILD)層95。舉例來說，形成的接觸開口91穿過第二內層介電(ILD)層95並露出取代閘極97，而形成的接觸開口93穿過第一內層介電(ILD)層90及第二內層介電(ILD)層95並露出源極/汲極區80。
在先進的製程節點中，由於高的鰭部高度對鰭部間距的比率，形成的接觸開口91/93延伸進入源極/汲極區80(如第12圖所示)，以確保後續形成的接觸插塞與源極/汲極區80之間良好的接觸。舉例來說，開口的深度H4可在15nm至25nm的範圍。
接著，在第13圖中，矽化區82形成於源極/汲極區80上，且阻障層104形成於矽化區82及第二內層介電(ILD)層95上。在一些實施例中，矽化區82的製作係透過在源極/汲極區80上沉積能夠與半導體材料(例如，矽、鍺)反應的金屬而形成矽化或鍺化區。此金屬可為鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金。接著進行一熱退火製程，使沉積的金屬與源極/汲極區80反應而形成矽化區82。在熱退火製程之後，去除未反應的金屬。
順應性形成阻障層104於矽化區82及第二內層介電(ILD)層95上，並成直線形成於接觸開口91/93的側壁及底部。阻障層104可包括導電材料，例如鈦(Ti)、氮化鈦(TiN)、 鉭(Ta)、氮化鉭(TaN)或相似物，且可利用化學氣相沉積製程(CVD)而形成，例如電漿輔助化學氣相沉積(PECVD)。然而，也可慘用其他製程，例如濺鍍、金屬有機化學氣相沉積製程(MOCVD)、物理氣相沉積製程(PVD)或原子層沉積(ALD)形成。
接著，在第14圖中，一種子層109形成於阻障層104上，且一導電材料110形成於種子層109上。種子層109可透過物理氣相沉積製程(PVD)、原子層沉積(ALD)或化學氣相沉積製程(CVD)進行沉積，且由鎢、銅或銅合金構成，然而也可採用其他適合的方法及材料。
一旦形成種子層109，導電材料110可形成於種子層109上而填入接觸開口91/93。導電材料110可包括鎢，然而也可採用其他適合的材料，例如鋁、銅、氮化鎢、釕、銀、金、銠、鉬、鎳、鈷、鎘、鋅、其合金、其組合及相似物。任何適合的沉積方法可用於形成導電材料110，諸如物理氣相沉積製程(PVD)、化學氣相沉積製程(CVD)、原子層沉積(ALD)、電鍍及回流(reflow)。
接著請參照第15A圖，一旦填充接觸開口91/93，接觸開口91/93外的阻障層104、種子層109及導電材料110的多餘部分可透過平坦化製程(例如，化學機械研磨(CMP))去除，然而也可採用其他適合的去除製程。因而接觸插塞102形成於接觸開口91/93內。儘管在第15A圖中的同一截面繪示接觸插塞102位於源極/汲極區80上且位於取代閘極97上，然而接觸插塞102可位於鰭式場效電晶體(FinFET)裝置100中不同的截 面中。
第15B圖繪示出第15A圖的鰭式場效電晶體(FinFET)裝置100，但沿著C-C截面。如先前所述，在先進的製程節點鐘，接觸開口及後續的接觸插塞102可延伸進入源極/汲極區80。現在所述的實施例產生增加厚度(例如，D2(參見第8A圖))的合併源極/汲極區80。合併源極/汲極區80所增加的厚度可降低或消除於形成接觸開口91/93時發生過蝕刻(例如，接觸開口91/93變成源極/汲極區80內的穿孔)的機會。接觸開口91/93的過蝕刻會造成無法適當地形成接觸插塞102或是接觸插塞102延伸穿過源極/汲極區80，期造成高接觸電阻及/或裝置失效。因此，所述的實施例避免了這些問題而提供改善的生產良率及較佳的裝置效能。
第16圖繪示出根據一些實施例之形成半導體裝置之方法流程圖1000。可以理解的是第16圖中方法實施例僅為眾多可能的方法實施例中的一範例。所屬技術領域中具有通常知識者能夠辨識出許多的變化差異、替換選擇及改變潤飾。舉例來說，可在第16圖所示的各個步驟中加入步驟、刪除步驟、取代步驟、重排步驟或重複步驟。
請參照第16圖，於步驟1010中，第一間隙壁形成於第一鰭部的兩相對側壁上，其中第一鰭部突出於一基底上。於步驟1020中，回蝕刻第一鰭部，以在第一間隙壁之間形成第一凹口。於步驟1030中，利用一烘烤製程對第一間隙壁進行處理，其中對第一間隙壁進行處理改變了第一間隙壁的剖面輪廓。於步驟1040中，磊晶成長第一半導體材料於第一鰭部的上 表面上。
上述實施例可得到諸多好處。舉例來說，烘烤製程不僅還原位於間隙壁之間的凹口的氧化物進而促進源極/汲極材料的磊晶成長，還重塑間隙壁的剖面輪廓進而促進源極/汲極材料的橫向成長。如此一來，合併的源極/汲極區增加體積及增加厚度而形成較低較低的接觸電阻，且與後續形成的接觸插塞具有更可靠的接觸。較厚的源極/汲極區防止或降低形成接觸開口時發生過蝕刻的機會，進而防止或降低接觸插塞形成於不妥的位置或是貫穿源極/汲極區的機會，進而改善裝置效能並增加生產良率。
在一實施例中，一種半導體裝置之製造方法，包括：形成第一間隙壁於一第一鰭部的兩相對側壁上，其中第一鰭部突出於一基底上；回蝕刻第一鰭部，以在第一間隙壁之間形成一第一凹口；利用一烘烤製程對第一間隙壁進行處理，其中對該等第一間隙壁進行處理改變了第一間隙壁的剖面輪廓；以及在對第一間隙壁進行處理之後，磊晶成長一第一半導體材料於第一鰭部的一上表面上。在一實施例中，利用包括分子氫氣的一氣體進行烘烤製程。在一實施例中，進行烘烤製程的溫度在約650℃至約750℃的範圍。在一實施例中，進行烘烤製程的壓力在約10torr至約80torr的範圍。在一實施例中，進行烘烤製程的時間在約10秒至約90秒的範圍。在一實施例中，對第一間隙壁進行處理而彎曲第一間隙壁的內側壁，使進行處理步驟之後量測第一間隙壁的一上表面與第一間隙壁的一下表面之間的的第一間隙壁的內側壁之一中點時第一間隙壁的內 側壁之間的一第一距離大於進行處理步驟之前量測中點時第一間隙壁的內側壁之間的一第二距離。在一實施例中，對第一間隙壁進行處理更包括：縮小自第一間隙壁的上表面量測的第一間隙壁的一寬度。在一實施例中，烘烤製程利用還原劑還原位於第一凹口內的氧化物，其中上述方法更包括在回蝕刻第一鰭部之後且在對第一間隙壁進行處理之前進行一氧化物去除製程。在一實施例中，利用氫氟酸進行氧化物去除製程。在一實施例中，上述方法更包括：形成第二間隙壁於一第二鰭部的兩相對側壁上；回蝕刻第二鰭部，以在第二間隙壁之間形成一第二凹口；利用烘烤製程對第二間隙壁進行處理，其中對第二間隙壁進行處理改變了第二間隙壁的剖面輪廓；以及磊晶成長一第二半導體材料於第二鰭部的一上表面上，其中第一半導體材料與第二半導體材料合併而形成一連續性半導體區於第一鰭部與第二鰭部之間。在一實施例中，連續性半導體區的一下表面為彎曲的，而連續性半導體區的一上表面為平坦的。
在一實施例中，一種半導體裝置之製造方法，包括：形成第一間隙壁於一第一鰭部的兩相對側壁上；形成第二間隙壁於一第二鰭部的兩相對側壁上；回蝕刻第一鰭部及第二鰭部，其中回蝕刻步驟形成了一第一凹口於第一間隙壁之間以及一第二凹口於第二間隙壁之間；重塑第一間隙壁及第二間隙壁；以及成長一磊晶材料於第一凹口及第二凹口內。在一實施例中，重塑步驟使第一間隙壁的第一內側壁及第二間隙壁的第二內側壁彎曲，其中在重塑步驟過程中，第一內側壁的中間部之間的距離增加，且在重塑步驟過程中，第二內側壁的中間部 之間的距離增加。在一實施例中，重塑步驟縮小自第一間隙壁的一上表面量測的第一間隙壁的一第一寬度，且重塑步驟縮小自第二間隙壁的一上表面量測的第二間隙壁的一第二寬度。在一實施例中，重塑步驟包括一烘烤製程。在一實施例中，在具有氫氣且溫度介於約650℃與約750℃之間的環境中進行烘烤製程。在一實施例中，磊晶材料延伸於第一間隙壁及第二間隙壁上，其中位於第一鰭部及第二鰭部上的磊晶材料合併形成一半導體區而自第一鰭部連續性延伸至第二鰭部，且其中半導體區的下表面為彎曲的。
在一實施例中，一種鰭式場效電晶體裝置，包括：一第一鰭部及一第二鰭部；第一間隙壁位於第一鰭部的兩相對側，其中第一間隙壁的內側壁自第一鰭部的一縱軸向外彎離；第二間隙壁位於第二鰭部的兩相對側，其中第二間隙壁的內側壁自第二鰭部的一中心軸向外彎離；以及一半導體材料位於第一間隙壁之間及位於第二間隙壁之間，半導體材料自第一鰭部連續性延伸至該第二鰭部。在一實施例中，半導體材料具有彎曲的下表面。在一實施例中，半導體材料具有傾斜平坦的上表面。
在一實施例中，一種半導體裝置包括：一第一鰭部及一第二鰭部突出於一基底上；以及一半導體材料位於第一鰭部及第二鰭部上，半導體材料自第一鰭部連續性延伸至第二鰭部，半導體材料具有彎曲下表面及傾斜平坦的上表面。在一實施例中，半導體材料還具有一實質上平坦的上表面位於第一鰭部與第二鰭部之間。在一實施例中，半導體材料具有一第一 部位於第一鰭部上並與其接觸、一第二部位於第一部上並與其接觸以及一第三部位於第二部上並與其接觸，其中第二部具有第二寬度，其大於第一部的第一寬度，而第三部具有第三寬度，其小於第二寬度。在一實施例中，半導體裝置更包括第一間隙壁位於第一鰭部的兩相對側，其中第一間隙壁具有彎曲的內側壁，且其中第一間隙壁的內側壁的中間部之間的距離大於第一間隙壁的內側壁的端部之間的距離。
在一實施例中，一種半導體裝置之製造方法，包括：回蝕刻第一鰭部；回蝕刻第二鰭部；以及成長一磊晶材料於第一鰭部上及第二鰭部上，其中成長磊晶材料形成了磊晶材料的第一部位於第一鰭部上及第二鰭部上，形成了磊晶材料的第二部位於第一部上，形成了磊晶材料的第三部位於第二部上，以及形成了磊晶材料的第四部位於第三部上，其中第一部具有第一寬度小於第二部的第二寬度，第三部具有第三寬度小於第二寬度，且其中第三部包括二個分離區，且第四部自第一部連續性延伸至第二部。在一實施例中，第四部具有彎曲的下表面。在一實施例中，上述方法更包括形成第一間隙壁於第一鰭部的兩相對側；形成第二間隙壁於第二鰭部的兩相對側；以及在成長磊晶材料之前，使第一間隙壁的第一內側壁及第二間隙壁的第二內側壁彎曲。在一實施例中，上述彎曲包括利用包括分子氫氣的氣體進行一烘烤製程。
在一實施例中，一種鰭式場效電晶體(FinFET)之製造方法，包括：形成複數鰭部；沿著每一鰭部的側壁上形成間隙壁；回蝕刻上述鰭部；重塑每一鰭部的間隙壁；以及磊 晶成長一半導體材料於每一鰭部上，其中半導體材料連續性連接每一鰭部，且其中半導體材料的下表面為彎曲的。在一實施例中，半導體材料的上表面為平坦的。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
1000‧‧‧流程圖
1010、1020、1030、1040‧‧‧步驟

Claims (15)

  1. 一種半導體裝置之製造方法，包括：形成第一間隙壁於一第一鰭部的兩相對側壁上，其中該第一鰭部突出於一基底上；回蝕刻該第一鰭部，以在該等第一間隙壁之間形成一第一凹口；利用一烘烤製程對該等第一間隙壁進行處理，其中對該等第一間隙壁進行處理改變了該等第一間隙壁的剖面輪廓；以及在對該等第一間隙壁進行處理之後，磊晶成長一第一半導體材料於該第一鰭部的一上表面上。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中利用包括分子氫氣的一氣體進行該烘烤製程。
  3. 如申請專利範圍第1或2項所述之半導體裝置之製造方法，其中進行該烘烤製程的溫度在約650℃至約750℃的範圍，其中進行該烘烤製程的壓力在約10torr至約80torr的範圍，且其中進行該烘烤製程的時間在約10秒至約90秒的範圍。
  4. 如申請專利範圍第1或2項所述之半導體裝置之製造方法，其中對該等第一間隙壁進行處理而彎曲該等第一間隙壁的內側壁，使進行該處理步驟之後量測該等第一間隙壁的一上表面與該等第一間隙壁的一下表面之間的該等第一間隙壁的內側壁之一中點時該等第一間隙壁的該等內側壁之間的一第一距離大於進行該處理步驟之前量測該中點時該等第一間隙壁的該等內側壁之間的一第二距離，且其中對該 等第一間隙壁進行處理更包括：縮小自該等第一間隙壁的該上表面量測的該等第一間隙壁的一寬度。
  5. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該烘烤製程利用還原劑還原位於該第一凹口內的氧化物，其中該方法更包括在回蝕刻該第一鰭部之後且在對該等第一間隙壁進行處理之前進行一氧化物去除製程，且其中利用氫氟酸進行氧化物去除製程。
  6. 如申請專利範圍第1項所述之半導體裝置之製造方法，更包括：形成第二間隙壁於一第二鰭部的兩相對側壁上；回蝕刻該第二鰭部，以在該等第二間隙壁之間形成一第二凹口；利用該烘烤製程對該等第二間隙壁進行處理，其中對該等第二間隙壁進行處理改變了該等第二間隙壁的剖面輪廓；以及磊晶成長一第二半導體材料於該第二鰭部的一上表面上，其中該第一半導體材料與該第二半導體材料合併而形成一連續性半導體區於該第一鰭部與該第二鰭部之間。
  7. 如申請專利範圍第6項所述之半導體裝置之製造方法，其中該連續性半導體區的一下表面為彎曲的，而該連續性半導體區的一上表面為平坦的。
  8. 一種半導體裝置之製造方法，包括：形成第一間隙壁於一第一鰭部的兩相對側壁上；形成第二間隙壁於一第二鰭部的兩相對側壁上； 回蝕刻該第一鰭部及該第二鰭部，其中該回蝕刻步驟形成了一第一凹口於該等第一間隙壁之間以及一第二凹口於該等第二間隙壁之間；重塑該等第一間隙壁及該等第二間隙壁；以及成長一磊晶材料於該第一凹口及該第二凹口內。
  9. 如申請專利範圍第8項所述之半導體裝置之製造方法，其中該重塑步驟使該等第一間隙壁的第一內側壁及該等第二間隙壁的第二內側壁彎曲，其中在該重塑步驟過程中，該等第一內側壁的中間部之間的距離增加，且在該重塑步驟過程中，該等第二內側壁的中間部之間的距離增加。
  10. 如申請專利範圍第8或9項所述之半導體裝置之製造方法，其中該重塑步驟縮小自該等第一間隙壁的一上表面量測的該等第一間隙壁的一第一寬度，且該重塑步驟縮小自該等第二間隙壁的一上表面量測的該等第二間隙壁的一第二寬度。
  11. 如申請專利範圍第8或9項所述之半導體裝置之製造方法，其中該重塑步驟包括一烘烤製程。
  12. 如申請專利範圍第8或9項所述之半導體裝置之製造方法，其中該磊晶材料延伸於該等第一間隙壁及該等第二間隙壁上，其中位於該第一鰭部及該第二鰭部上的該磊晶材料合併形成一半導體區而自該第一鰭部連續性延伸至該第二鰭部，且其中該半導體區的下表面為彎曲的。
  13. 一種鰭式場效電晶體裝置，包括：一第一鰭部及一第二鰭部； 第一間隙壁位於該第一鰭部的兩相對側，其中該等第一間隙壁的內側壁自該第一鰭部的一縱軸向外彎離；第二間隙壁位於該第二鰭部的兩相對側，其中該等第二間隙壁的內側壁自該第二鰭部的一中心軸向外彎離；以及一半導體材料位於該等第一間隙壁之間及位於該等第二間隙壁之間，該半導體材料自該第一鰭部連續性延伸至該第二鰭部。
  14. 如申請專利範圍第13項所述之鰭式場效電晶體裝置，其中該半導體材料具有彎曲的下表面。
  15. 如申請專利範圍第13或14項所述之鰭式場效電晶體裝置，其中該半導體材料具有傾斜平坦的上表面。
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