KR102272738B1 - 반도체 디바이스 및 제조 방법 - Google Patents

반도체 디바이스 및 제조 방법 Download PDF

Info

Publication number
KR102272738B1
KR102272738B1 KR1020190138714A KR20190138714A KR102272738B1 KR 102272738 B1 KR102272738 B1 KR 102272738B1 KR 1020190138714 A KR1020190138714 A KR 1020190138714A KR 20190138714 A KR20190138714 A KR 20190138714A KR 102272738 B1 KR102272738 B1 KR 102272738B1
Authority
KR
South Korea
Prior art keywords
silicide
source
precursor
phase
layer
Prior art date
Application number
KR1020190138714A
Other languages
English (en)
Other versions
KR20210016253A (ko
Inventor
웨이-입 로
얀-밍 차이
훙-수 첸
치-웨이 창
성-수안 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210016253A publication Critical patent/KR20210016253A/ko
Application granted granted Critical
Publication of KR102272738B1 publication Critical patent/KR102272738B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

다수의 실리사이드 영역을 갖는 반도체 디바이스가 제공된다. 실시예들에서, 제 1 실리사이드 전구체 및 제 2 실리사이드 전구체가 소스/드레인 영역 상에 퇴적된다. 제 1 상을 갖는 제 1 실리사이드가 형성되고, 제 2 실리사이드 전구체는 제 1 실리사이드의 제 1 상 내에서 불용성이다. 제 1 실리사이드의 제 1 상은 제 1 실리사이드의 제 2 상으로 변형되고, 제 2 실리사이드 전구체는 제 1 실리사이드의 제 2 상 내에서 가용성이다. 제 2 실리사이드는 제 2 실리사이드 전구체 및 제 1 실리사이드의 제 2 상으로 형성된다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING}
반도체 디바이스는, 예를 들어, 퍼스널 컴퓨터, 셀룰러 폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연 또는 유전체 층, 전도성 층, 및 반도체 물질 층을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 물질 층들을 패턴화함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 계속해서 향상시키고, 이는 주어진 영역 내에 더욱 많은 컴포넌트들이 통합될 수 있도록 한다. 그러나 최소 피처 크기가 감소됨에 따라, 해결해야 할 추가 문제가 발생한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, FinFET의 3 차원 보기의 예를 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 16a 및 도 16b는 일부 실시예들에 따라, FinFET의 제조에서 중간 단계의 단면도이다.
도 17a 내지 도 17c는 일부 실시예들에 따라 제 1 이중 물질 실리사이드 전구체 층의 퇴적을 도시한다.
도 18은 일부 실시예들에 따라 제 1 이중 물질 실리사이드 전구체 층의 부분 제거를 도시한다.
도 19는 일부 실시예들에 따라 어닐링 공정을 도시한다.
도 20은 일부 실시예들에 따라 접착제 층의 퇴적을 도시한다.
도 21은 일부 실시예들에 따라 콘택의 형성을 도시한다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 본 발명개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
실시예들은 이제 분리된 실리사이드 영역들이 단일 공정을 사용하여 형성되는 특정 실시예들과 관련하여 설명될 것이다. 그러나 본 명세서에 설명된 실시예들은 완전히 예시를 위한 것이며 본 명세서에 기재된 설명으로 제한하려는 것이 아니다.
도 1은 일부 실시예들에 따라, FinFET의 3 차원 보기의 예를 도시한다. FinFET는 기판(50)(예를 들어, 반도체 기판) 상의 핀(52)을 포함한다. 격리 영역(56)이 기판(50) 내에 배치되고, 핀(52)은 이웃하는 격리 영역(56) 위로 그리고 그 사이에서 돌출된다. 격리 영역(56)이 기판(50)으로부터 분리된 것으로 기술/도시되어 있지만, 본 명세서에서 사용되는 용어 "기판"은 격리 영역을 포함하는 반도체 기판 또는 반도체 기판만을 지칭하기 위해 사용될 수 있다. 부가적으로, 핀(52)은 기판(50)과 같은 단일의 연속적인 물질로 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 물질 또는 복수의 물질을 포함할 수 있다. 이와 관련하여, 핀(52)은 이웃하는 격리 영역(56) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층(92)이 핀(52)의 측벽을 따르고 핀(52)의 상부 표면 위에 있으며, 게이트 전극(94)이 게이트 유전체 층(92) 위에 있다. 소스/드레인 영역(82)이 게이트 유전체 층(92) 및 게이트 전극(94)에 대해 핀(52)의 대향 측에 배치된다. 도 1은 또한 나중 도면들에서 사용되는 기준 단면을 도시한다. 단면 A-A는 게이트 전극(94)의 세로축을 따르고, 예를 들어, FinFET의 소스/드레인 영역(82) 사이의 전류 흐름 방향에 수직인 방향에 있다. 단면 B-B는 단면 A-A에 수직이고, 핀(52)의 세로축을 따르고, 예를 들어, FinFET의 소스/드레인 영역(82) 사이의 전류 흐름 방향에 있다. 단면 C-C는 단면 A-A와 평행하고, FinFET의 소스/드레인 영역을 통해 연장된다. 후속 도면들은 명료함을 위해 이러한 기준 단면을 참조한다.
본 명세서에 논의된 일부 실시예들은 게이트 라스트 공정을 사용하여 형성된 FinFET의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 공정이 사용될 수 있다. 또한, 일부 실시예들은 평면 FET와 같은 평면 디바이스에 사용되는 측면을 고려한다.
도 2 내지 도 16b는 일부 실시예들에 따라, FinFET의 제조에서 중간 단계의 단면도이다. 도 2 내지 도 7은 다수의 핀/FinFET를 제외하고, 도 1에 도시된 기준 단면 A-A을 도시한다. 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a 및 도 17a는 도 1에 도시된 기준 단면 A-A를 따라 도시되며, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 14c, 도 15b, 도 16b 및 도 17b는 다수의 핀/FinFET를 제외하고 도 1에 도시된 유사한 단면 B-B를 따라 도시된다. 도 10c는 다수의 핀/FinFET를 제외하고 도 1에 도시된 기준 단면 C-C를 따라 도시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체, 절연 기판상의 반도체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예컨대, p 형 또는 n 형 도펀트로) 도핑되거나 비도핑될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연 층 상에 형성된 반도체 물질 층이다. 절연 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연 층은 기판 상에 제공되고, 통상적으로, 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소 인화물을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터와 같은 n 형 디바이스, 예를 들어, n 형 FinFET을 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터와 같은 p 형 디바이스, 예를 들어, p 형 FinFET을 형성하기 위한 것일 수 있다. 영역(50N)은 (분배기(51)에 의해 도시된 바와 같이) 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑 영역, 격리 구조 등)가 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
도 3에서, 핀(52)이 기판(50)에 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시예들에서, 핀(52)은 기판(50)에 트렌치를 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE), 또는 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
핀은 임의의 적합한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 그런 다음, 희생 층은 제거되고, 나머지 스페이서는 핀을 패턴화하기 위해 사용될 수 있다. 일부 실시예들에서, 마스크(또는 다른 층)는 핀(52) 상에 남아 있을 수 있다.
도 4에서, 절연 물질(54)이 기판(50) 위에 그리고 이웃하는 핀(52) 사이에 형성된다. 절연 물질(54)은 실리콘 산화물, 질화물, 또는 이들의 조합 등과 같은 산화물일 수 있고, 고밀도 플라즈마 화학적 기상 퇴적(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예컨대, 산화물과 같은 다른 물질로 변환시키기 위해 원격 플라즈마 시스템에서의 CVD 기반 물질 퇴적 및 후 경화) 또는 이들의 조합 등에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질(54)은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 일단 절연 물질이 형성되면, 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 물질(54)은 초과 절연 물질(54)이 핀(52)을 커버하도록 형성된다. 절연 물질(54)이 단일 층으로서 도시되어 있지만, 일부 실시예들은 다수의 층을 사용할 수 있다. 예를 들어, 일부 실시예들에서, 라이너(도시되지 않음)가 먼저 기판(50)의 표면 및 핀(52)을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것과 같은 충전 물질이 라이너 위에 형성될 수 있다.
도 5에서, 핀(52) 위의 초과 절연 물질(54)을 제거하기 위해 절연 물질(54)에 제거 공정이 적용된다. 일부 실시예들에서, 화학적 기계적 연마(chemical mechanical polish; CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 사용될 수 있다. 평탄화 공정은 평탄화 공정이 완료된 후 핀(52) 및 절연 물질(54)의 상부 표면이 대등하도록 핀(52)을 노출시킨다. 마스크가 핀(52) 상에 남아 있는 실시예들에서, 평탄화 공정은 평탄화 공정이 완료된 후 마스크 또는 핀(52)의 상부 표면 각각 그리고 절연 물질(54)이 대등하도록 마스크를 노출시키거나 마스크를 제거할 수 있다.
도 6에서, 절연 물질(54)은 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역(56)을 형성하도록 리세스된다. 절연 물질(54)은 영역(50N) 및 영역(50P)에서 핀(52)의 상위 부분이 이웃하는 STI 영역(56) 사이에서 돌출되도록 리세스된다. 또한, STI 영역(56)의 상부 표면은 도시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. STI 영역(56)은 절연 물질(54)의 재료에 선택적인 것과 같은 허용 가능한 에칭 공정을 사용하여 리세스될 수 있다(예를 들어, 핀(52)의 재료보다 빠른 속도로 절연 물질(54)의 재료를 에칭함). 예를 들어, 묽은 불산(dHF)을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 6과 관련하여 설명된 공정은 핀(52)이 형성될 수 있는 방법의 단지 하나의 예이다. 일부 실시예들에서, 핀은 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭되어 밑에 있는 기판(50)을 노출시킬 수 있다. 호모 에피택셜 구조가 트렌치에서 에피택셜 성장될 수 있고, 호모 에피택셜 구조가 유전체 층으로부터 돌출되어 핀을 형성하도록 유전체 층이 리세스될 수 있다. 또한, 일부 실시예들에서, 헤테로 에피택셜 구조가 핀(52)에 사용될 수 있다. 예를 들어, 도 5의 핀(52)은 리세스될 수 있고, 핀(52)과 상이한 물질이 리세스된 핀(52) 위에 에피택셜 성장될 수 있다. 이러한 실시예들에서, 핀(52)은 리세스된 물질뿐만 아니라 리세스된 물질 위에 배치된 에피택셜 성장된 물질을 포함한다. 또 다른 실시예에서, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭될 수 있다. 헤테로 에피택셜 구조가 기판(50)과 상이한 물질을 사용하여 트렌치에서 에피택셜 성장될 수 있고, 헤테로 에피택셜 구조가 유전체 층으로부터 돌출되어 핀(52)을 형성하도록 유전체 층이 리세스될 수 있다. 호모에피택셜 구조 또는 헤테로에피택셜 구조가 에피택셜 성장되는 일부 실시예들에서, 에피택셜 성장된 물질은 성장 동안 사전 및 후속 주입을 제거할 수 있는 인시츄(in situ) 도핑될 수 있지만, 인시츄 도핑 및 주입이 함께 사용될 수 있다.
여전히 또한, 영역(50P)(예를 들어, PMOS 영역)의 물질과는 상이한 영역(50N)(예를 들어, NMOS 영역)의 물질을 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 핀(52)의 상위 부분은 실리콘-게르마늄(SixGe1 -x, 여기서 x는 0 내지 1의 범위일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 사용 가능한 물질은 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만 이에 제한되지는 않는다.
또한, 도 6에서, 적절한 웰(도시되지 않음)이 핀(52) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예들에서, 영역(50N)에 P 웰이 형성될 수 있고, 영역(50P)에 N 웰이 형성될 수 있다. 일부 실시예들에서, P 웰 또는 N 웰은 영역(50N) 및 영역(50P) 모두에 형성된다.
상이한 웰 타입을 갖는 실시예들에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계는 포토 레지스트 또는 다른 마스크(도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토 레지스트가 영역(50N)의 핀(52) 및 STI 영역(56) 위에 형성될 수 있다. 포토 레지스트는 PMOS 영역과 같은 기판(50)의 영역(50P)을 노출시키도록 패턴화된다. 포토 레지스트는 스핀 온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토 리소그래피 기술을 사용하여 패턴화될 수 있다. 일단 포토 레지스트가 패턴화되면, n 형 불순물 주입이 영역(50P)에서 수행되고, 포토 레지스트는 n 형 불순물이 NMOS 영역과 같은 영역(50N)으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n 형 불순물은 1018 cm-3 이하, 예컨대, 약 1016 cm-3 내지 약 1018 cm-3의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후, 포토 레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거된다.
영역(50P)의 주입 후, 포토 레지스트가 영역(50P)의 핀(52) 및 STI 영역(56) 위에 형성된다. 포토 레지스트는 NMOS 영역과 같은 기판(50)의 영역(50N)을 노출시키도록 패턴화된다. 포토 레지스트는 스핀 온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토 리소그래피 기술을 사용하여 패턴화될 수 있다. 일단 포토 레지스트가 패턴화되면, p 형 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토 레지스트는 p 형 불순물이 PMOS 영역과 같은 영역(50P)으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p 형 불순물은 1018 cm-3 이하, 예컨대, 약 1016 cm-3 내지 약 1018 cm-3의 농도로 영역에 주입된 붕소, 불화 붕소, 인듐 등일 수 있다. 주입 후에, 포토 레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 후, 주입 손상을 복구하고 주입된 p 형 및/또는 n 형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예들에서, 에피택셜 핀의 성장된 물질은 성장 동안 주입을 제거할 수 있는 인시츄 도핑될 수 있지만, 인시츄 도핑 및 주입이 함께 사용될 수 있다.
도 7에서, 더미 유전체 층(60)이 핀(52) 상에 형성된다. 더미 유전체 층(60)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 퇴적 또는 열 성장될 수 있다. 더미 유전체 층(60) 위에 더미 게이트 층(62)이 형성되고, 더미 게이트 층(62) 위에 마스크 층(64)이 형성된다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 퇴적된 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 퇴적될 수 있다. 더미 게이트 층(62)은 전도성 또는 비전도성 물질일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(62)은 물리적 기상 퇴적(physical vapor deposition; PVD), CVD, 스퍼터링 퇴적, 또는 선택된 물질을 퇴적하기 위한 당 업계에 공지되고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(62)은 격리 영역의 에칭으로부터 높은 에칭 선택성을 갖는 다른 물질로 제조될 수 있다. 마스크 층(64)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(60)은 단지 예시적인 목적으로 핀(52)만 커버하는 것으로 도시되어 있다. 일부 실시예들에서, 더미 유전체 층(60)은 더미 유전체 층(60)이 STI 영역(56)을 커버하여 더미 게이트 층(62)과 STI 영역(56) 사이에서 연장되도록 퇴적될 수 있다.
도 8a 내지 도 16b는 실시예 디바이스의 제조에서 다양한 추가 단계를 도시한다. 도 8a 내지 도 16b는 영역(50N) 및 영역(50P) 중 하나의 피처를 도시한다. 예를 들어, 도 8a 내지 도 16b에 도시된 구조는 영역(50N) 및 영역(50P) 모두에 적용 가능할 수 있다. 영역(50N) 및 영역(50P)의 구조에서의 차이점(있는 경우)은 각 도면을 동반하는 텍스트에 설명되어 있다.
도 8a 및 도 8b에서, 마스크 층(64)(도 7 참조)은 마스크(74)를 형성하기 위해 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 패턴화될 수 있다. 그런 다음, 마스크(74)의 패턴은 더미 게이트 층(62)으로 전사될 수 있다. 일부 실시예들(도시되지 않음)에서, 마스크(74)의 패턴은 또한 더미 게이트(72)를 형성하기 위해 허용 가능한 에칭 기술에 의해 더미 유전체 층(60)으로 전사될 수 있다. 더미 게이트(72)는 핀(52)의 각각의 채널 영역(58)을 커버한다. 마스크(74)의 패턴은 각각의 더미 게이트(72)를 인접한 더미 게이트로부터 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트(72)는 또한 각각의 에피택셜 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한, 도 8a 및 도 8b에서, 게이트 시일 스페이서(80)가 더미 게이트(72), 마스크(74) 및/또는 핀(52)의 노출된 표면 상에 형성될 수 있다. 열 산화 또는 퇴적에 이어 이방성 에칭이 게이트 시일 스페이서(80)를 형성할 수 있다. 게이트 시일 스페이서(80)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
게이트 시일 스페이서(80)의 형성 후, 저농도 소스/드레인(lightly doped source/drain; LDD) 영역(명확하게 도시되지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 타입을 갖는 실시예들에서, 상기 도 6에서 논의된 주입과 유사하게, 영역(50P)을 노출시키면서, 영역(50N) 위에 포토 레지스트와 같은 마스크가 형성될 수 있고, 적절한 타입(예를 들어, p 형) 불순물이 영역(50P)의 노출된 핀(52)에 주입될 수 있다. 그런 다음, 마스크는 제거될 수 있다. 이어서, 영역(50N)을 노출시키면서 영역(50P) 위에 포토 레지스트와 같은 마스크가 형성될 수 있고, 적절한 타입(예를 들어, n 형) 불순물이 영역(50N)의 노출된 핀(52)에 주입될 수 있다. 그런 다음, 마스크는 제거될 수 있다. n 형 불순물은 앞서 논의된 n 형 불순물 중 임의의 불순물일 수 있고, p 형 불순물은 앞서 논의된 p 형 불순물 중 임의의 불순물일 수 있다. 저농도 소스/드레인 영역은 약 1015 cm-3 내지 약 1019 cm-3의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다.
도 9a 및 도 9b에서, 게이트 스페이서(86)가 마스크(74) 및 더미 게이트(72)의 측벽을 따라 게이트 시일 스페이서(80) 상에 형성된다. 게이트 스페이서(86)는 절연 물질을 컨포멀하게 퇴적하고 이어서 절연 물질을 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)의 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 이들의 조합 등일 수 있다.
상기 발명개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 공정을 설명하는 것임을 유념한다. 다른 공정 및 순서가 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서가 사용될 수 있고, 상이한 순서의 단계가 사용될 수 있다(예를 들어, 게이트 시일 스페이서(80)는 게이트 스페이서(86)를 형성하기 전에 에칭되지 않을 수 있고, "L 자형" 게이트 시일 스페이서를 생성하고, 스페이서가 형성 및/또는 제거될 수 있다). 또한, n 형 디바이스 및 p 형 디바이스는 상이한 구조 및 단계를 사용하여 형성될 수 있다. 예를 들어, 게이트 시일 스페이서(80)를 형성하기 전에 n 형 디바이스를 위한 LDD 영역이 형성될 수 있는 반면, 게이트 시일 스페이서(80)를 형성한 후에 p 형 디바이스를 위한 LDD 영역이 형성될 수 있다.
도 10a, 도 10b 및 도 10c에서, 에피택셜 소스/드레인 영역(82)이 핀(52)에 형성되어 각각의 채널 영역(58)에 응력을 가함으로써 성능을 향상시킨다. 에피택셜 소스/드레인 영역(82)은 각각의 더미 게이트(72)가 각각의 이웃하는 쌍의 에피택셜 소스/드레인 영역(82) 사이에 배치되도록 핀(52)에 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(82)은 핀(52) 내로 연장될 수 있고, 또한 핀(52)을 관통할 수 있다. 일부 실시예들에서, 게이트 스페이서(86)는 에피택셜 소스/드레인 영역(82)이 결과적인 FinFET의 후속적으로 형성된 게이트를 단락시키지 않도록 적절한 측 방향 거리만큼 더미 게이트(72)로부터 에피택셜 소스/드레인 영역(82)을 분리하는 데 사용된다.
영역(50N), 예를 들어, NMOS 영역의 에피택셜 소스/드레인 영역(82)은 영역(50P), 예를 들어, PMOS 영역을 마스킹하고, 영역(50N)에서 핀(52)의 소스/드레인 영역을 에칭함으로써 형성되어 핀(52)에 리세스를 형성할 수 있다. 그런 다음, 영역(50N)의 에피택셜 소스/드레인 영역(82)은 리세스에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은 n 형 FinFET에 적합한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50N)의 에피택셜 소스/드레인 영역(82)은 채널 영역(58)에 인장 변형을 가하는 물질, 예를 들어, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은 물질을 포함할 수 있다. 영역(50N)의 에피택셜 소스/드레인 영역(82)은 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
영역(50P), 예를 들어, PMOS 영역의 에피택셜 소스/드레인 영역(82)은 영역(50N), 예를 들어, NMOS 영역을 마스킹하고, 영역(50P)에서 핀(52)의 소스/드레인 영역을 에칭함으로써 형성되어 핀(52)에 리세스를 형성할 수 있다. 그런 다음, 영역(50P)의 에피택셜 소스/드레인 영역(82)은 리세스에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은 p 형 FinFET에 적합한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50P)의 에피택셜 소스/드레인 영역(82)은 실리콘과 같은 물질 또는 채널 영역(58)에 압축 변형을 가하는 물질, 예를 들어, 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 물질을 포함할 수 있다. 영역(50P)의 에피택셜 소스/드레인 영역(82)은 또한 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(82) 및/또는 핀(52)은 저농도 소스/드레인 영역을 형성하기 위해 앞서 논의된 공정과 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트로 주입되고 어닐링이 이어질 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n 형 및/또는 p 형 불순물은 앞서 논의된 불순물 중 임의의 불순물일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(82)은 성장 동안 인시츄 도핑될 수 있다.
영역(50N) 및 영역(50P)에 에피택셜 소스/드레인 영역(82)을 형성하기 위해 사용된 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역의 상위 표면은 핀(52)의 측벽을 넘어 측 방향 외측으로 확장되는 패싯을 갖는다. 일부 실시예들에서, 이러한 패싯은 도 10c의 영역(50N) 내에 도시된 바와 같이 동일한 FinFET의 인접한 소스/드레인 영역(82)이 병합되게 한다. 다른 실시예들에서, 인접한 소스/드레인 영역(82)은 도 10c의 영역(50P) 내에 도시된 바와 같이 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도 10c에 도시된 실시예들에서, 게이트 스페이서(86)가 STI 영역(56) 위로 연장되는 핀(52)의 측벽의 일부를 커버하도록 형성되어 에피택셜 성장을 차단한다. 일부 다른 실시예들에서, 게이트 스페이서(86)를 형성하는 데 사용된 스페이서 에칭은 스페이서 물질을 제거하도록 조정될 수 있어 에피택셜 성장 영역이 STI 영역(56)의 표면으로 연장될 수 있게 한다.
도 11a, 도 11b 및 도 11c에서, 제 1 층간 유전체(interlayer dielectric; ILD)(88)가 도 10a, 도 10b 및 도 10c에 도시된 구조 위에 퇴적된다. 제 1 ILD(88)는 유전체 물질로 형성될 수 있으며, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 물질은 포스포 실리케이트 유리(phospho-silicate glass; PSG), 보로 실리케이트 유리(boro-silicate glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(boron-doped phospho-silicate glass; BPSG), 비도핑된 실리케이트 유리(undoped silicate glass; USG) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 일부 실시예들에서, 콘택 에칭 정지 층(contact etch stop layer; CESL)(87)이 제 1 ILD(88)와 에피택셜 소스/드레인 영역(82), 마스크(74) 및 게이트 스페이서(86) 사이에 배치된다. CESL(87)은 위에 놓인 제 1 ILD(88)의 물질과는 상이한 에칭 속도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 물질을 포함할 수 있다.
도 12a 및 도 12b에서, 더미 게이트(72) 또는 마스크(74)의 상부 표면과 제 1 ILD(88)의 상부 표면을 대등하게 하도록 CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은 또한 더미 게이트(72) 상의 마스크(74), 및 마스크(74)의 측벽을 따른 게이트 시일 스페이서(80) 및 게이트 스페이서(86)의 일부를 제거할 수 있다. 평탄화 공정 후, 더미 게이트(72), 게이트 시일 스페이서(80), 게이트 스페이서(86) 및 제 1 ILD(88)의 상부 표면은 대등하다. 따라서, 더미 게이트(72)의 상부 표면은 제 1 ILD(88)를 통해 노출된다. 일부 실시예들에서, 마스크(74)는 유지될 수 있으며, 이 경우에 평탄화 공정은 마스크(74)의 상부 표면과 제 1 ILD(88)의 상부 표면을 대등하게 한다.
도 13a 및 도 13b에서, 더미 게이트(72) 및 마스크(74)(존재하면)는 에칭 단계(들)에서 제거되어 리세스(90)가 형성된다. 리세스(90) 내의 더미 유전체 층(60)의 일부가 또한 제거될 수 있다. 일부 실시예들에서, 더미 게이트(72)만 제거되고, 더미 유전체 층(60)은 남아 있어 리세스(90)에 의해 노출된다. 일부 실시예들에서, 더미 유전체 층(60)은 다이의 제 1 영역(예를 들어, 코어 로직 영역)에서 리세스(90)로부터 제거되고, 다이의 제 2 영역(예를 들어, 입력/출력 영역)에서 리세스(90)에 남아 있다. 일부 실시예들에서, 더미 게이트(72)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제 1 ILD(88) 또는 게이트 스페이서(86)를 에칭하지 않고 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용한 건식 에칭 공정을 포함할 수 있다. 각각의 리세스(90)는 각각의 핀(52)의 채널 영역(58)을 노출 및/또는 위에 놓인다. 각각의 채널 영역(58)은 이웃하는 쌍의 에피택셜 소스/드레인 영역(82) 사이에 배치된다. 제거 동안, 더미 유전체 층(60)은 더미 게이트(72)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그런 다음, 더미 유전체 층(60)은 더미 게이트(72)의 제거 후에 선택적으로 제거될 수 있다.
도 14a 및 도 14b에서, 게이트 유전체 층(92) 및 게이트 전극(94)은 대체 게이트를 위해 형성된다. 도 14c는 도 14b의 영역(89)의 상세도를 도시한다. 게이트 유전체 층(92)은 리세스(90)에 컨포멀하게 퇴적되고, 예컨대, 핀(52)의 상부 표면 및 측벽 상에 그리고 게이트 시일 스페이서(80)/게이트 스페이서(86)의 측벽 상에 퇴적된다. 게이트 유전체 층(92)은 또한 제 1 ILD(88)의 상부 표면 상에 형성될 수 있다. 일부 실시예들에 따라, 게이트 유전체 층(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 일부 실시예들에서, 게이트 유전체 층(92)은 하이-k 유전체 물질을 포함하고, 이러한 실시예들에서, 게이트 유전체 층(92)은 약 7.0보다 큰 k 값을 가질 수 있고, 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층(92)의 형성 방법은 분자 빔 퇴적(Molecular Beam Deposition; MBD), ALD, PECVD 등을 포함할 수 있다. 더미 유전체 층(60)의 일부가 리세스(90)에 남아 있는 실시예들에서, 게이트 유전체 층(92)은 더미 유전체 층(60)의 물질(예를 들어, SiO2)을 포함한다.
게이트 전극(94)은 게이트 유전체 층(92) 위에 각각 퇴적되고, 리세스(90)의 나머지 부분을 충전한다. 게이트 전극(94)은 티타늄 질화물, 티타늄 산화물, 탄탈룸 질화물, 탄탈룸 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 물질을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(94)이 도 14b에 도시되어 있지만, 게이트 전극(94)은 도 14c에 도시된 바와 같이 임의의 수의 라이너 층(94A), 임의의 수의 일 함수 조정 층(94B) 및 충전 물질(94C)을 포함할 수 있다. 리세스(90)의 충전 후, 게이트 유전체 층(92)의 초과 부분 및 ILD(88)의 상부 표면 위에 초과 부분이 있는 게이트 전극(94)의 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 따라서, 게이트 전극(94) 및 게이트 유전체 층(92)의 나머지 물질 부분은 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(94) 및 게이트 유전체 층(92)은 집합적으로 "게이트 스택"으로 지칭될 수 있다. 게이트 및 게이트 스택은 핀(52)의 채널 영역(58)의 측벽을 따라 연장될 수 있다.
영역(50N) 및 영역(50P)에서, 게이트 유전체 층(92)의 형성은 각각의 영역에서 게이트 유전체 층(92)이 동일한 물질로 형성되도록 동시에 일어날 수 있고, 게이트 전극(94)의 형성은 각각의 영역의 게이트 전극(94)이 동일한 물질로 형성되도록 동시에 일어날 수 있다. 일부 실시예들에서, 각각의 영역의 게이트 유전체 층(92)은 별개의 공정에 의해 형성될 수 있어 게이트 유전체 층(92)은 상이한 물질일 수 있고/있거나 각각의 영역의 게이트 전극(94)은 별개의 공정에 의해 형성될 수 있어 게이트 전극(94)은 상이한 물질일 수 있다. 별개의 공정을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
도 15a 및 도 15b에서, 게이트 스택(게이트 유전체 층(92) 및 대응하는 위에 놓인 게이트 전극(94)을 포함함)은 리세스되어, 도 15a 및 도 15b에 도시된 바와 같이 게이트 스택 바로 위에 그리고 게이트 스페이서(86)의 대향 부분들 사이에 리 세스가 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 하나 이상의 유전체 물질 층을 포함하는 게이트 마스크(96)가 리세스에 충전되고, 제 1 ILD(88) 위로 연장되는 유전체 물질의 초과 부분을 제거하기 위한 평탄화 공정이 이어진다. 후속하여 형성된 게이트 콘택(233)(도 21a 및 도 21b)은 게이트 마스크(96)를 관통하여 리세스된 게이트 전극(94)의 상부 표면과 접촉한다.
도 16a 내지 도 16c에서, 제 2 ILD(108)가 제 1 ILD(88) 위에 퇴적되고, 제 2 ILD(108)와 제 1 ILD(88) 사이에 에칭 정지부(150)가 형성된다. 일 실시예에서, 에칭 정지부(150)는 플라즈마 강화 화학적 기상 퇴적(plasma enhanced chemical vapor deposition; PECVD), 물리적 기상 퇴적(PVD), 원자 층 퇴적(atomic layer deposition; ALD), 저압 화학적 기상 퇴적(low pressure chemical vapor deposition; LPCVD), 스핀 온 코팅 등과 같은 공정을 통해 퇴적된 실리콘 질화물과 같은 유전체 물질로 형성될 수 있다. 그러나 임의의 적합한 물질 및 공정이 사용될 수 있다.
부가적으로, 제 2 ILD(108)는 유동성 CVD 방법에 의해 형성된 유동성 필름일 수 있다. 일부 실시예들에서, 제 2 ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 그러나 임의의 적합한 물질 또는 제조 방법이 사용될 수 있다.
도 17a 내지 도 17c에서, 소스/드레인 콘택 개구(93)가 제 2 ILD(108), 에칭 정지부(150), 제 1 ILD(88) 및 CESL(87)을 통해 형성된다. 일 실시예에서, 소스/드레인 콘택 개구(93)는 하나 이상의 에칭 공정을 사용하여 형성되어 제 2 ILD(108), 에칭 정지부(150), 제 1 ILD(88) 및 CESL(87) 각각을 순차적으로 에칭할 수 있다. 그러나 소스/드레인 콘택 개구(93)를 형성하고 소스/드레인 영역(82)을 노출시키기 위해 임의의 적합한 공정 또는 공정들이 사용될 수 있다.
일단 소스/드레인 콘택 개구(93)가 형성되고 소스/드레인 영역(82)이 노출되면, 부분적인 비정질 영역을 형성하고 발생할 수 있는 임의의 표면 손상을 복구하는 것을 돕기 위해 선택적 사전-실리사이드 주입이 수행될 수 있다. 예를 들어, 일부 실시예들에서, 실리콘 또는 게르마늄과 같은 이온이 소스/드레인 콘택 개구(93)를 통해 소스/드레인 영역(82) 내로 주입될 수 있다. 그러나 임의의 적합한 이온이 사용될 수 있다.
도 17a 내지 도 17c는 제 1 이중 물질 실리사이드 전구체 층(201)의 퇴적 및 산화 장벽 층(203)의 퇴적을 추가로 도시한다. 일 실시예에서, 제 1 이중 물질 실리사이드 전구체 층(201)은 적어도 제 1 실리사이드 전구체 물질 및 제 2 실리사이드 전구체 물질을 포함한다. 그러나 제 2 실리사이드 전구체 물질은 제 1 실리사이드 전구체 물질로부터 형성된 제 1 상 실리사이드에 불용성(예를 들어, 5 % 미만)이고, 제 2 실리사이드 전구체 물질은 또한 제 1 실리사이드 전구체 물질로부터 형성된 제 2 상 실리사이드에 가용성(예를 들어, 약 10 % 초과)이다.
예를 들어, 제 1 실리사이드 전구체 물질은 그것이 위치하는 소스/드레인 영역(82)을 위해 튜닝된 물질일 수 있다. 예를 들어, 일 실시예에서, 니켈과 같은 제 1 실리사이드 전구체 물질은 영역(50N) 내에 배치하기 위해 비교적 높은 쇼트키 장벽을 가지며, 이는 제 1 상 실리사이드를 Ni2Si로 갖고 제 2 상 실리사이드를 NiSi로 갖는다. 이러한 실시예에서, 백금과 같은 제 2 실리사이드 전구체 물질은 정공/전자에 대한 쇼트키 장벽이 낮고, 제 1 상(예를 들어, Ni2Si)에 불용성이지만 제 2 상(예를 들어, NiSi)에 가용성인 물질이다. 이러한 실시예에서, 제 1 이중 물질 실리사이드 전구체 층(201)은 니켈 및 백금의 합금 층일 수 있거나, 그렇지 않으면 백금의 교번 층에 의해 분리된 니켈의 교번 층일 수 있다. 그러나 임의의 적합한 물질이 사용될 수 있다.
일 실시예에서, 제 1 이중 물질 실리사이드 전구체 층(201)은 물리적 기상 퇴적, 화학적 기상 퇴적, 원자 층 퇴적, 이들의 조합 등과 같은 퇴적 공정을 사용하여 퇴적될 수 있다. 또한, 제 1 이중 물질 실리사이드 전구체 층(201)은 약 0.5 nm 내지 약 10 nm의 두께로 퇴적될 수 있다. 그러나 임의의 적합한 두께가 사용될 수 있다.
일부 실시예들에서, 퇴적 공정은 약 250 ℃ 미만의 온도에서 수행될 수 있지만, 퇴적 공정 동안 퇴적되는 니켈이 제 1 상 실리사이드(Ni2Si)를 형성하기에는 여전히 충분히 높다. 이와 같이, 제 1 상 실리사이드 층(205)이 영역(50N) 및 영역(50P) 모두에서 소스/드레인 영역(82) 위에 형성된다. 제 1 상 실리사이드 층(205)은 약 1 nm 내지 약 20 nm, 예컨대, 약 3 nm의 두께로 형성될 수 있다.
부가적으로, 일부 실시예에서, 제 1 상 실리사이드(예를 들어, Ni2Si)는 금속이 부유하다(rich). 예를 들어, 제 1 상 실리사이드가 Ni2Si인 실시예에서, 니켈은 약 55 % 내지 약 85 %, 예컨대, 약 65 %의 농도를 가질 수 있다. 그러나 임의의 적합한 금속 부유 조성물이 사용될 수 있다.
다른 실시예들에서, 제 1 이중 물질 실리사이드 전구체 층(201)을 퇴적하기 위한 퇴적 공정은 제 1 실리사이드 전구체 물질이 반응하기에 너무 낮은 온도, 예컨대, 약 250 ℃ 미만의 온도에서 수행될 수 있다. 이러한 실시예에서, 제 1 상 실리사이드 층(205)을 형성하기 위해 퇴적 후에 선택적 어닐링 공정이 수행될 수 있다. 일 실시예에서, 선택적 어닐링 공정은 약 1 초 내지 약 100 초, 예컨대, 약 30 초의 시간 기간 동안 약 150 ℃ 내지 약 250 ℃, 예컨대, 약 200 ℃의 온도에서 수행될 수 있다. 그러나 임의의 적합한 온도 및 시간이 사용될 수 있다.
그러나 제 2 실리사이드 전구체 물질은 제 1 상 실리사이드 층(205)에 존재하는 제 1 상 실리사이드에 불용성이기 때문에, 제 2 실리사이드 전구체 물질(예를 들어, 백금)은 제 1 상 실리사이드 층(205)으로 확산되지 않고 그 자체의 실리사이드를 형성하도록 반응하지 않을 것이다. 이와 같이, 제 2 실리사이드 전구체 물질은 이 제조 단계에서 제 1 이중 물질 실리사이드 전구체 층(201) 내에만 있도록 효과적으로 제한된다.
일단 제 1 이중 물질 실리사이드 전구체 층(201)이 형성되면, 선택적 산화 장벽 층(203)은 후속 처리 동안 제 1 이중 물질 실리사이드 전구체 층(201)을 보호하기 위해 제 1 이중 물질 실리사이드 전구체 층(201) 위에 퇴적될 수 있다. 일 실시예에서, 산화 장벽 층(203)은 티타늄, 텅스텐, 탄탈룸 또는 루테늄과 같은 물질일 수 있으며, 이러한 물질은 물리적 기상 퇴적, 화학적 기상 퇴적, 원자 층 퇴적, 이들의 조합 등과 같은 퇴적 공정을 사용하여 약 2 nm 내지 약 10 nm, 예를 들어, 약 4 nm의 두께로 퇴적될 수 있다. 그러나 임의의 적합한 물질, 두께 또는 공정이 사용될 수 있다.
도 18(도 1에 도시된 기준 단면 C-C를 따른 절단을 나타냄)은 영역(50P) 내에 제 1 이중 물질 실리사이드 전구체 층(201)을 유지하면서 영역(50N)으로부터 제 1 이중 물질 실리사이드 전구체 층(201)을 제거하기 위해 제 1 이중 물질 실리사이드 전구체 층(201)의 패턴화를 도시한다. 일 실시예에서, 제 1 이중 물질 실리사이드 전구체 층(201)은 제 1 이중 물질 실리사이드 전구체 층(201) 위에 포토 레지스트 층(207)(예를 들어, 삼중 층 포토 레지스트)을 초기에 도포하고, 포토 레지스트 층(207) 내의 감광성 물질을 패턴화된 광원에 노출시키고, 영역(50N) 위의 감광성 물질의 일부를 제거하기 위해 감광성 물질을 현상하며, 영역(50N)에서 포토 레지스트 층(207)의 다른 층을 제거하고 산화 장벽 층(203)의 물질 및 제 1 이중 물질 실리사이드 전구체 층(201)을 노출시키기 위해 감광성 물질을 마스크로서 사용함으로써 패턴화될 수 있다.
일단 포토 레지스트 층(207)이 패턴화되면, 포토 레지스트 층(207)은 영역(50N)에서 산화 장벽 층(203) 및 제 1 이중 물질 실리사이드 전구체 층(201)의 일부를 제거하면서 영역(50P)에서 제 1 이중 물질 실리사이드 전구체 층(201)의 일부를 보호하기 위해 마스크로서 사용될 수 있다. 일 실시예에서, 제거는, 예를 들어, 영역(50N) 내에서 산화 장벽 층(203) 및 제 1 이중 물질 실리사이드 전구체 층(201)의 노출된 부분을 제거하기 위해 반응성 이온 에칭과 같은 하나 이상의 이방성 에칭 공정을 사용하여 수행될 수 있다. 그러나 임의의 적합한 공정이 사용될 수 있다.
그러나 산화 장벽 층(203) 및 제 1 이중 물질 실리사이드 전구체 층(201)은 영역(50N) 내에서 제거되지만, 영역(50N) 내에서 제 1 상 실리사이드 층(205)은 제거되지 않는다. 부가적으로, 영역(50P) 내에 위치된 산화 장벽 층(203), 제 1 이중 물질 실리사이드 전구체 층(201) 및 제 1 상 실리사이드 층(205)은 패턴화 공정 후에도 유지된다.
도 19a(도 1에 도시된 기준 단면 C-C를 따른 절단을 나타냄)는 일단 제 1 이중 물질 실리사이드 전구체 층(201)이 영역(50N)에서 제거되면 어닐링 공정(도 19a에서 209로 표시된 물결 선으로 표시됨)이 수행되어 제 1 상 실리사이드 층(205)의 상을 다른 상으로 시프트시킬 수 있음을 도시한다. 특정 실시예에서, 어닐링 공정(209)은 약 1 초 내지 약 60 초, 예컨대, 약 30 초의 시간 동안 약 400 ℃ 내지 약 450 ℃ 사이에 있는 것과 같이, 제 1 이중 물질 실리사이드 전구체 층(201)의 퇴적 온도보다 높은 온도에서 수행되는 급속 열 어닐링일 수 있지만, 임의의 적합한 온도 및 시간이 사용될 수 있다. 그러나 밀리 초 레이저 어닐링, 플래시 어닐링, 스파이크 어닐링, 또는 종래의 소크 어닐링과 같은 임의의 적합한 어닐링 공정이 사용될 수 있다.
이러한 온도를 사용함으로써, 영역(50N) 내에 위치한 제 1 상 실리사이드 층(205)의 상이 동일한 물질의 제 2 상으로 시프트될 수 있다. 예를 들어, 제 1 상 실리사이드 층(205)이 원래 Ni2Si로서 형성되는 실시예에서, 어닐링 공정(209)은 이 물질의 상을 NiSi로 시프트시킬 수 있다. 이와 같이, 제 2 상 실리사이드 층(211)이 영역(50N)에 형성될 수 있다.
부가적으로, 일부 실시예들에서, 제 2 상 실리사이드 층(211)은 실리콘이 부유하거나, 게르마늄이 부유하거나, III-V가 부유한 것과 같이 반도체가 부유하다. 예를 들어, 제 2 상 실리사이드가 NiSi인 실시예에서, 실리콘은 약 35 % 내지 약 65 %, 예컨대, 약 50 %의 농도를 가질 수 있다. 그러나 임의의 적합한 반도체 부유 조성물이 사용될 수 있다.
부가적으로, 영역(50P)에서, 어닐링 공정(209)으로 인해 제 1 상 실리사이드 층(205)과 유사한 상 변화가 발생한다. 특히, 제 1 상 실리사이드 층(205)이 Ni2Si로서 퇴적되는 실시예에서, Ni2Si는 NiSi로 상 변화를 겪을 것이다. 그러나 물질의 제 1 상(예를 들어, Ni2Si)에서 물질의 제 2 상(NiSi)으로의 상 변화로 인해, 제 2 실리사이드 전구체(예를 들어, 백금)는 이제 물질에 가용성이기 때문에 제 2 실리사이드 전구체는 더 이상 확산 및 반응으로부터 차단되지 않는다. 특히, 제 1 실리사이드 전구체가 니켈이고 제 2 실리사이드 전구체가 백금인 실시예에서, 어닐링 공정(209)은 제 1 상 실리사이드 층(205)의 Ni2Si의 상(여기서 백금은 불용성임)을 백금이 가용성인 NiSi와 같은 제 2 상으로 변화시킬 것이다.
용해도의 변화가 주어지면, 제 2 실리사이드 전구체(예를 들어, 백금)는 확산 및 반응하여 제 1 실리사이드 전구체(예를 들어, 니켈) 및 소스/드레인 영역(82)의 물질과 함께 제 3 상 실리사이드 층(213)을 형성하기 시작할 것이다. 이와 같이, 제 3 상 실리사이드 층(213)은 소스/드레인 영역(82)으로부터의 실리콘 및 제 1 실리사이드 전구체뿐만 아니라 제 2 실리사이드 전구체의 물질을 포함할 것이다. 제 1 실리사이드 전구체가 니켈이고 제 2 실리사이드 전구체가 백금인 실시예에서, 제 3 상 실리사이드 층(213)은 NiPtSi이다. 그러나 임의의 적합한 물질이 형성될 수 있다.
부가적으로, 일부 실시예들에서, 제 2 실리사이드 전구체(예를 들어, 백금)는 소스/드레인 영역(82)의 이전에 미반응된 물질과 반응하기 위해 제 3 상 실리사이드 층(213)을 통해 이동할 수 있다. 이와 같이, 제 2 실리사이드 전구체는 실제로 제 3 상 실리사이드 층(213)으로부터 자기-분리되어 영역(50P) 내에서 제 3 상 실리사이드 층(213)과 나머지 소스/드레인 영역(82) 사이에 분리된 실리사이드 층(215)을 형성할 수 있다. 일 실시예에서, 분리된 실리사이드 층(215)은 약 0.5 nm 내지 약 4 nm, 예컨대, 약 2 nm의 두께를 가질 수 있다. 그러나 임의의 적합한 두께가 사용될 수 있다.
도 19b는 제 1 전구체 물질이 니켈이고, 제 2 전구체 물질이 백금이며, 소스/드레인 영역(82)이 실리콘 게르마늄인 일 실시예에서 요소의 상대 강도를 도시한다. 알 수 있는 바와 같이, 니켈 및 백금은 실리콘과 함께 제 3 상 실리사이드 층(213)을 형성하고, 백금은 제 3 상 실리사이드 층(213)을 통해 연장된다.
도 19a는 일단 제 3 상 실리사이드 층(213)이 형성되면, 산화 장벽 층(203)이 선택적으로 제거될 수 있음을 추가로 도시한다. 일 실시예에서, 산화 장벽 층(203)은 산화 장벽 층(203)의 물질(예를 들어, 티타늄)에 선택적인 에천트를 사용하는 습식 에칭 공정 또는 건식 에칭 공정과 같은 에칭 공정을 사용하여 제거될 수 있다. 그러나 임의의 적합한 에칭 공정이 사용될 수 있다.
일단 산화 장벽 층(205)이 제거되면, 아직 제거되지 않거나 반응되지 않은 제 1 이중 물질 실리사이드 전구체 층(201)의 미반응 물질이 제거된다. 일 실시예에서, 제 1 이중 물질 실리사이드 전구체 층(201)은 제 1 이중 물질 실리사이드 전구체 층(201)의 물질(예를 들어, 니켈 및 백금)에 선택적인 에천트를 사용하는 습식 에칭 공정 또는 건식 에칭 공정과 같은 에칭 공정을 사용하여 제거될 수 있다. 그러나 임의의 적합한 에칭 공정이 사용될 수 있다.
도 20(도 1에 도시된 기준 단면 C-C를 따른 절단을 나타냄)은 일단 산화 장벽 층(203) 및 제 1 이중 물질 실리사이드 전구체 층(201)의 미반응 부분이 제거되면, 콘택(233)의 형성을 위한 준비로 접착제 층(217)이 퇴적될 수 있음을 도시한다. 일 실시예에서, 다양한 에칭 공정이 완료된 후에 존재할 수 있는 임의의 산화물을 제거하기 위해 접착제 층(217)을 형성하기 전에 선택적 세정 공정이 수행될 수 있다. 일부 실시예들에서, 세정 공정은 표면으로부터 폐기물 및 임의의 산화물을 제거하기 위해 수소 사전 세정 처리(예를 들어, 수소(H2) 플라즈마 처리 등)를 사용한다. 그러나 임의의 적합한 세정 공정이 사용될 수 있다.
일단 세정되면, 접착제 층(217)은 위에 놓인 층이 밑에 놓인 층에 부착되는 것을 돕기 위해 퇴적될 수 있다. 일부 실시예들에서, 접착제 층(217)은 티타늄, 텅스텐 또는 탄탈룸과 같은 물질일 수 있으며, 이는 화학적 기상 퇴적, 물리적 기상 퇴적 또는 원자 층 퇴적과 같은 퇴적 공정을 사용하여 약 1 nm 내지 약 10 nm, 예컨대, 약 5 nm의 두께로 퇴적된다. 그러나 임의의 적합한 물질, 퇴적 공정 및 두께가 사용될 수 있다.
부가적으로, 일부 실시예들에서, 접착제 층의 퇴적 공정은 접착제 층(217)의 물질(예를 들어, 티타늄)이 제 2 상 실리사이드 층(211) 위에 제 1 접착제 실리사이드 층(219)을 형성하도록, 퇴적 공정 동안 밑에 놓인 물질과 반응할 온도에서 수행될 수 있다. 접착제 층(217)이 티타늄인 실시예에서, 퇴적 공정은 약 400 ℃ 내지 약 600 ℃의 퇴적 온도에서 수행될 수 있지만, 임의의 적합한 온도가 사용될 수 있다.
이러한 온도에서, 접착제 층(217)의 물질은 노출된 물질과 반응하여 추가의 실리사이드를 형성할 수 있다. 예를 들어, 영역(50N)에서, 접착제 층(217)의 물질은 제 2 상 실리사이드 층(211)과 반응하여 제 2 상 실리사이드 층(211) 위에 제 1 접착제 실리사이드 층(219)을 형성한다. 접착제 층(217)이 티타늄이고 제 2 상 실리사이드 층(211)이 NiSi인 실시예에서, 제 1 접착제 실리사이드 층(219)은 약 2 nm 내지 약 20 nm, 예컨대, 약 8 nm의 두께를 갖도록 형성된 TiNiSi 합금으로 형성될 수 있다. 그러나 임의의 적합한 두께가 사용될 수 있다.
유사하게, 영역(50P)에서, 접착제 층(217)의 물질(예를 들어, 티타늄)은 제 3 상 실리사이드 층(213)의 물질로부터의 실리콘과 반응하여 제 2 접착제 실리사이드 층(221)을 형성할 것이다. 접착제 층(217)이 티타늄인 실시예에서, 제 2 접착제 실리사이드 층(221)은 제 3 상 실리사이드 층(213) 위에 티타늄 실리사이드와 같은 실리사이드를 형성하도록 반응할 것이다. 일 실시예에서, 제 2 접착제 실리사이드 층(221)은 약 1 nm 내지 약 10 nm, 예컨대, 약 5 nm의 두께를 갖도록 형성될 수 있다. 그러나 임의의 적합한 두께가 사용될 수 있다.
도 20은 일단 접착제 층(217)이 형성되면, 장벽 층(223)이 접착제 층(217) 위에 퇴적될 수 있음을 추가로 도시한다. 일 실시예에서, 장벽 층(223)은 TiN, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TaN, Ru, Mo, WN, 기타 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합 등과 같은 금속 물질로 형성될 수 있다. 부가적으로, 장벽 층(223)은 원자 층 퇴적, 화학적 기상 퇴적, 스퍼터링 등과 같은 퇴적 공정을 사용하여 약 5 Å 내지 약 200 Å의 두께로 퇴적될 수 있지만, 임의의 적합한 퇴적 공정 또는 두께가 사용될 수 있다.
일단 장벽 층(223)이 형성되면, 접착제 층(217)을 퇴적시키기 위한 퇴적 공정이 접착제 층(217)이 반응하기에 너무 낮은 온도에서 수행되는 실시예에서, 제 1 접착제 실리사이드 층(219) 및 제 2 접착제 실리사이드 층(221)을 형성하기 위해 선택적 어닐링 공정이 수행될 수 있다. 일 실시예에서, 선택적 어닐링 공정은 약 1 밀리초 내지 약 60 초, 예컨대, 약 30 초의 시간 기간 동안 약 350 ℃ 내지 약 600 ℃, 예컨대, 약 500 ℃의 온도에서 수행될 수 있다. 그러나 임의의 적합한 온도 및 시간이 사용될 수 있다.
도 21(도 1에 도시된 기준 단면 C-C를 따른 절단을 나타냄)은 제 1 콘택(233)의 형성을 도시한다. 일 실시예에서, 제 1 콘택(233)은 W, Al, Cu, Co, Ti, Ta, Ru, TiN, TiAl, TiAlN, TaN, TaC, NiSi, CoSi, 이들의 조합 등과 같은 전도성 물질일 수 있지만, 개구를 충전 및/또는 과충전하기 위해 스퍼터링, 화학적 기상 퇴적, 전기 도금, 무전해 도금 등과 같은 퇴적 공정을 사용하여 임의의 적합한 물질이 퇴적될 수 있다. 일단 충전 또는 과충전되면, 개구 밖의 임의의 퇴적된 물질은 화학적 기계적 연마(CMP)와 같은 평탄화 공정을 사용하여 제거될 수 있다. 그러나 임의의 적합한 물질 및 형성 공정이 사용될 수 있다.
본 명세서에 기술된 실시예들을 사용함으로써, N+ 및 P+ 콘택에 대해 개별적으로 케이터링될 수 없는 단일 쇼트키 장벽을 사용하는 대신에 실리사이드 물질을 각각의 디바이스에 들어가도록 튜닝할 수 있다. 예를 들어, N 형 디바이스(예를 들어, 영역(50N) 내에 있음)를 위한 실리사이드 물질은 N 형 디바이스를 위해 튜닝되는 반면, P 형 디바이스(예를 들어, 영역(50P) 내에 있음)를 위한 실리사이드 물질은 P 형 디바이스를 위해 튜닝된다. 이와 같이, P+ 디바이스에 대한 콘택의 경우, P+ 쇼트키 장벽의 감소는 약 25 %보다 크게 감소될 수 있다. 부가적으로, 외부 확산 특성 물질로 인해 유효 실리사이드 영역이 또한 증가하며, 이는 N+ 및 P+ 접촉 저항이 감소할 뿐만 아니라 스노플라우 및 낮은 고체 용해도로 인해 더 빠른 확산성 금속에서 도펀트 분리로 도펀트 농도가 향상된다.
일 실시예에 따르면, 반도체 디바이스의 제조 방법은, 소스/드레인 영역 상에 제 1 실리사이드 전구체 및 제 2 실리사이드 전구체를 퇴적하는 단계 - 상기 퇴적하는 단계는 또한 제 1 상을 갖는 제 1 실리사이드를 형성하며, 제 2 실리사이드 전구체는 제 1 실리사이드의 제 1 상 내에서 불용성임 - ; 제 1 실리사이드의 제 1 상을 제 1 실리사이드의 제 2 상으로 변화시키는 단계 - 제 2 실리사이드 전구체는 제 1 실리사이드의 제 2 상 내에서 가용성임 - ; 및 제 2 실리사이드 전구체 및 제 1 실리사이드의 제 2 상으로 제 2 실리사이드를 형성하는 단계를 포함한다. 일 실시예에서, 제 2 실리사이드를 형성하는 단계는 또한 제 2 실리사이드와 소스/드레인 영역의 나머지 부분 사이에 분리된 영역을 형성한다. 일 실시예에서, 제 1 실리사이드 전구체는 니켈을 포함한다. 일 실시예에서, 제 2 실리사이드 전구체는 백금을 포함한다. 일 실시예에서, 방법은 제 1 실리사이드의 제 1 상을 제 1 실리사이드의 제 2 상으로 변화시키는 단계 전에, 제 1 실리사이드 전구체 및 제 2 실리사이드 전구체의 일부를 제거하는 단계를 더 포함한다. 일 실시예에서, 제 1 실리사이드 전구체 및 제 2 실리사이드 전구체의 일부를 제거하는 단계 전에, 제 1 실리사이드 전구체 및 제 2 실리사이드 전구체의 일부는 N+ 소스/드레인 영역 위에 위치된다. 일 실시예에서, 제 2 실리사이드는 P+ 소스/드레인 영역 위에 위치된다.
다른 실시예에 따르면, 반도체 디바이스의 제조 방법은, 제 1 게이트 스택에 인접한 제 1 소스/드레인 영역을 형성하는 단계; 제 2 게이트 스택에 인접한 제 2 소스/드레인 영역을 형성하는 단계; 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역 모두에 제 1 물질 층을 퇴적하는 단계 - 제 1 물질 층은 제 1 실리사이드 전구체 및 제 2 실리사이드 전구체를 포함함 - ; 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역 모두에 제 1 실리사이드를 형성하는 단계 - 제 1 실리사이드를 형성하는 단계는 제 2 실리사이드 전구체가 아닌 제 1 실리사이드 전구체로 제 1 실리사이드를 형성하며, 제 1 실리사이드는 제 1 상을 가짐 - ; 제 2 소스/드레인 영역으로부터 제 2 실리사이드 전구체를 제거하지 않고 제 1 소스/드레인 영역으로부터 제 1 실리사이드 전구체 및 제 2 실리사이드 전구체를 제거하는 단계; 및 제 1 실리사이드의 제 1 상을 제 1 실리사이드의 제 2 상으로 변화시키는 단계를 포함한다. 일 실시예에서, 제 2 실리사이드 전구체는 제 1 실리사이드의 제 1 상에 불용성이다. 일 실시예에서, 제 2 실리사이드 전구체는 제 1 실리사이드의 제 1 상을 변화시키는 동안 제 2 상으로 확산되어 제 3 실리사이드를 형성한다. 일 실시예에서, 방법은 제 3 실리사이드 위에 제 4 실리사이드를 형성하는 단계를 더 포함한다. 일 실시예에서, 제 4 실리사이드를 형성하는 단계는 티타늄을 퇴적하는 단계를 포함한다. 일 실시예에서, 제 4 실리사이드를 형성하는 단계는 티타늄을 퇴적하는 단계와는 별개로 어닐링 공정을 수행하는 단계를 더 포함한다. 일 실시예에서, 제 1 실리사이드를 형성하는 단계는 제 1 물질 층을 퇴적하는 단계와는 별개로 어닐링 공정을 수행하는 단계를 포함한다.
또 다른 실시예에 따르면, 반도체 디바이스는, 제 2 소스/드레인 영역으로부터 분리된 제 1 소스/드레인 영역; 제 1 소스/드레인 영역 상의 제 1 실리사이드 - 제 1 실리사이드는 제 1 세트의 요소를 포함함 - ; 및 제 2 소스/드레인 영역 상의 제 2 실리사이드 - 제 2 실리사이드는 제 1 세트의 요소 및 제 1 요소를 포함함 - 를 포함하고, 제 1 요소는 제 1 세트의 요소를 포함하는 실리사이드의 제 1 상에 불용성이고, 제 1 세트의 요소를 포함하는 실리사이드의 제 2 상에 가용성이다. 일 실시예에서, 제 1 세트의 요소는 니켈 및 실리콘을 포함한다. 일 실시예에서, 제 1 요소는 백금이다. 일 실시예에서, 반도체 디바이스는 제 2 실리사이드와 제 2 소스/드레인 영역 사이에 분리된 실리사이드를 더 포함하고, 분리된 실리사이드는 제 1 요소를 포함한다. 일 실시예에서, 반도체 디바이스는 제 2 실리사이드 위에 제 3 실리사이드를 더 포함하고, 제 3 실리사이드는 제 2 실리사이드와는 상이한 물질을 포함한다. 일 실시예에서, 제 3 실리사이드는 티타늄을 포함한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
실시예들
실시예 1. 반도체 디바이스의 제조 방법에 있어서,
소스/드레인 영역 상에 제 1 실리사이드 전구체 및 제 2 실리사이드 전구체를 퇴적하는 단계 - 상기 퇴적하는 단계는 또한 금속-부유 상(metal-rich phase)을 갖는 금속-부유 실리사이드를 형성하며, 상기 제 2 실리사이드 전구체는 상기 금속-부유 실리사이드의 금속-부유 상 내에서 불용성임 - ;
상기 금속-부유 실리사이드의 상기 금속-부유 상을 열 어닐링을 통해 반도체-부유 상으로 변화시키는 단계 - 상기 제 2 실리사이드 전구체는 추가의 반도체 물질과의 실리사이드 형성으로 인해 상기 반도체-부유 상 내에서 가용성임 - ; 및
상기 제 2 실리사이드 전구체 및 상기 반도체-부유 상으로 제 2 실리사이드를 형성하는 단계
를 포함하는 반도체 디바이스의 제조 방법.
실시예 2. 실시예 1에 있어서, 상기 제 2 실리사이드를 형성하는 단계는 또한 상기 제 2 실리사이드와 상기 소스/드레인 영역의 나머지 부분 사이에 분리된 영역을 형성하는 것인, 반도체 디바이스의 제조 방법.
실시예 3. 실시예 1에 있어서, 상기 제 1 실리사이드 전구체는 니켈, 티타늄, 루테늄, 텅스텐 및 코발트를 포함하는 실리사이드 물질을 포함하는 것인, 반도체 디바이스의 제조 방법.
실시예 4. 실시예 3에 있어서, 상기 제 2 실리사이드 전구체는 P 형 금속 또는 다른 N 형 금속을 포함하는 것인, 반도체 디바이스의 제조 방법.
실시예 5. 실시예 1에 있어서, 상기 금속-부유 실리사이드의 상기 금속-부유 상을 변화시키는 단계 전에, 상기 제 1 실리사이드 전구체 및 상기 제 2 실리사이드 전구체의 일부를 제거하는 단계
를 더 포함하는 반도체 디바이스의 제조 방법.
실시예 6. 실시예 5에 있어서, 상기 제 1 실리사이드 전구체 및 상기 제 2 실리사이드 전구체의 일부를 제거하는 단계 전에, 상기 제 1 실리사이드 전구체 및 상기 제 2 실리사이드 전구체의 일부는 N+ 소스/드레인 영역 위에 위치되는 것인, 반도체 디바이스의 제조 방법.
실시예 7. 실시예 6에 있어서, 상기 제 2 실리사이드는 P+ 소스/드레인 영역 위에 위치되는 것인, 반도체 디바이스의 제조 방법.
실시예 8. 반도체 디바이스의 제조 방법에 있어서,
제 1 게이트 스택에 인접한 제 1 소스/드레인 영역을 형성하는 단계;
제 2 게이트 스택에 인접한 제 2 소스/드레인 영역을 형성하는 단계;
상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역 모두 상에 제 1 물질 층을 퇴적하는 단계 - 상기 제 1 물질 층은 제 1 실리사이드 전구체 및 제 2 실리사이드 전구체를 포함함 - ;
상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역 모두 상에 제 1 실리사이드를 형성하는 단계 - 상기 제 1 실리사이드는 금속이 부유하고, 상기 제 1 실리사이드를 형성하는 단계는 상기 제 2 실리사이드 전구체가 아닌 상기 제 1 실리사이드 전구체로 상기 제 1 실리사이드를 형성하며, 상기 제 1 실리사이드는 제 1 상(phase)을 가짐 - ;
상기 제 2 소스/드레인 영역으로부터 상기 제 2 실리사이드 전구체를 제거하지 않고 상기 제 1 소스/드레인 영역으로부터 상기 제 1 실리사이드 전구체 및 상기 제 2 실리사이드 전구체를 제거하는 단계; 및
상기 제 1 실리사이드의 상기 제 1 상을 상기 제 1 실리사이드의 제 2 상으로 변화시키는 단계
를 포함하는 반도체 디바이스의 제조 방법.
실시예 9. 실시예 8에 있어서, 상기 제 2 실리사이드 전구체는 상기 제 1 실리사이드의 상기 제 1 상에 불용성인 것인, 반도체 디바이스의 제조 방법.
실시예 10. 실시예 9에 있어서, 상기 제 2 실리사이드 전구체는 상기 제 1 실리사이드의 상기 제 1 상을 변화시키는 동안 상기 제 2 상으로 확산되어 제 3 실리사이드를 형성하는 것인, 반도체 디바이스의 제조 방법.
실시예 11. 실시예 10에 있어서, 상기 제 3 실리사이드 위에 제 4 실리사이드를 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
실시예 12. 실시예 11에 있어서, 상기 제 4 실리사이드를 형성하는 단계는 티타늄을 퇴적하는 단계를 포함하는 것인, 반도체 디바이스의 제조 방법.
실시예 13. 실시예 12에 있어서, 상기 제 4 실리사이드를 형성하는 단계는 티타늄을 퇴적하는 단계와는 별개로 어닐링 공정을 수행하는 단계를 더 포함하는 것인, 반도체 디바이스의 제조 방법.
실시예 14. 실시예 8에 있어서, 상기 제 1 실리사이드를 형성하는 단계는 상기 제 1 물질 층을 퇴적하는 단계와는 별개로 어닐링 공정을 수행하는 단계를 포함하는 것인, 반도체 디바이스의 제조 방법.
실시예 15. 반도체 디바이스에 있어서,
제 2 소스/드레인 영역으로부터 분리된 제 1 소스/드레인 영역;
상기 제 1 소스/드레인 영역 상의 제 1 실리사이드 - 상기 제 1 실리사이드는 제 1 세트의 요소를 포함함 - ; 및
상기 제 2 소스/드레인 영역 상의 제 2 실리사이드 - 상기 제 2 실리사이드는 제 1 세트의 요소 및 제 1 요소를 포함함 -
를 포함하고, 상기 제 1 요소는 상기 제 1 세트의 요소를 포함하는 실리사이드의 제 1 상에 불용성이고, 상기 제 1 세트의 요소를 포함하는 실리사이드의 제 2 상에 가용성인 것인, 반도체 디바이스.
실시예 16. 실시예 15에 있어서, 상기 제 1 세트의 요소는 니켈 및 실리콘을 포함하는 것인, 반도체 디바이스.
실시예 17. 실시예 16에 있어서, 상기 제 1 요소는 백금인 것인, 반도체 디바이스.
실시예 18. 실시예 15에 있어서, 상기 제 2 실리사이드와 상기 제 2 소스/드레인 영역 사이에 분리된 실리사이드를 더 포함하고, 상기 분리된 실리사이드는 상기 제 1 요소를 포함하는 것인, 반도체 디바이스.
실시예 19. 실시예 18에 있어서, 상기 제 2 실리사이드 위에 제 3 실리사이드를 더 포함하고, 상기 제 3 실리사이드는 상기 제 2 실리사이드와는 상이한 물질을 포함하는 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서, 상기 제 3 실리사이드는 티타늄을 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스의 제조 방법에 있어서,
    제 1 소스/드레인 영역 및 제 2 소스/드레인 영역 상에 제 1 실리사이드 전구체 및 제 2 실리사이드 전구체를 퇴적하는 단계 - 상기 퇴적하는 단계는 또한 금속-부유 상(metal-rich phase)을 갖는 금속-부유 실리사이드를 형성하며, 상기 제 2 실리사이드 전구체는 상기 금속-부유 실리사이드의 금속-부유 상 내에서 불용성임 - ;
    상기 제 1 실리사이드 전구체 및 상기 제 2 실리사이드 전구체의 일부를 제거하는 단계 - 상기 제 1 실리사이드 전구체 및 상기 제 2 실리사이드 전구체의 상기 일부는 상기 제 1 소스/드레인 영역 위에 위치됨 -;
    상기 금속-부유 실리사이드의 상기 금속-부유 상을 열 어닐링을 통해 반도체-부유 상으로 변화시키는 단계 - 상기 제 2 실리사이드 전구체는 추가의 반도체 물질과의 실리사이드 형성으로 인해 상기 반도체-부유 상 내에서 가용성임 - ; 및
    상기 제 2 실리사이드 전구체 및 상기 반도체-부유 상으로 제 2 실리사이드를 형성하는 단계 - 상기 제 2 실리사이드는 상기 제 2 소스/드레인 영역 위에 위치됨 -
    를 포함하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 2 실리사이드를 형성하는 단계는 또한 상기 제 2 실리사이드와 상기 제2 소스/드레인 영역의 나머지 부분 사이에 분리된 영역을 형성하는 것인, 반도체 디바이스의 제조 방법.
  3. 삭제
  4. 반도체 디바이스의 제조 방법에 있어서,
    제 1 게이트 스택에 인접한 제 1 소스/드레인 영역을 형성하는 단계;
    제 2 게이트 스택에 인접한 제 2 소스/드레인 영역을 형성하는 단계;
    상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역 모두 상에 제 1 물질 층을 퇴적하는 단계 - 상기 제 1 물질 층은 제 1 실리사이드 전구체 및 제 2 실리사이드 전구체를 포함함 - ;
    상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역 모두 상에 제 1 실리사이드를 형성하는 단계 - 상기 제 1 실리사이드는 금속이 부유하고, 상기 제 1 실리사이드를 형성하는 단계는 상기 제 2 실리사이드 전구체가 아닌 상기 제 1 실리사이드 전구체로 상기 제 1 실리사이드를 형성하며, 상기 제 1 실리사이드는 제 1 상(phase)을 가짐 - ;
    상기 제 2 소스/드레인 영역으로부터 상기 제 2 실리사이드 전구체를 제거하지 않고 상기 제 1 소스/드레인 영역으로부터 상기 제 1 실리사이드 전구체 및 상기 제 2 실리사이드 전구체를 제거하는 단계; 및
    상기 제 1 실리사이드의 상기 제 1 상을 상기 제 1 실리사이드의 제 2 상으로 변화시키는 단계
    를 포함하고,
    상기 제 2 실리사이드 전구체는 상기 제 1 실리사이드의 상기 제 1 상을 변화시키는 동안 상기 제 2 상으로 확산되어 제 2 실리사이드를 형성하는 것인 반도체 디바이스의 제조 방법.
  5. 반도체 디바이스에 있어서,
    제 2 소스/드레인 영역으로부터 분리된 제 1 소스/드레인 영역;
    상기 제 1 소스/드레인 영역 상의 제 1 실리사이드 - 상기 제 1 실리사이드는 제 1 세트의 요소를 포함함 - ; 및
    상기 제 2 소스/드레인 영역 상의 제 2 실리사이드 - 상기 제 2 실리사이드는 제 1 세트의 요소 및 제 1 요소를 포함함 -
    를 포함하고, 상기 제 1 요소는 상기 제 1 세트의 요소를 포함하는 실리사이드의 제 1 상에 불용성이고, 상기 제 1 세트의 요소를 포함하는 실리사이드의 제 2 상에 가용성인 것인, 반도체 디바이스.
  6. 제 5 항에 있어서, 상기 제 1 세트의 요소는 니켈 및 실리콘을 포함하는 것인, 반도체 디바이스.
  7. 제 6 항에 있어서, 상기 제 1 요소는 백금인 것인, 반도체 디바이스.
  8. 제 5 항에 있어서,
    상기 제 2 실리사이드와 상기 제 2 소스/드레인 영역 사이에 분리된 실리사이드를 더 포함하고, 상기 분리된 실리사이드는 상기 제 1 요소를 포함하는 것인, 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 제 2 실리사이드 위에 제 3 실리사이드를 더 포함하고, 상기 제 3 실리사이드는 상기 제 2 실리사이드와는 상이한 물질을 포함하는 것인, 반도체 디바이스.
  10. 제 9 항에 있어서, 상기 제 3 실리사이드는 티타늄을 포함하는 것인, 반도체 디바이스.
KR1020190138714A 2019-07-31 2019-11-01 반도체 디바이스 및 제조 방법 KR102272738B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/527,350 US11348839B2 (en) 2019-07-31 2019-07-31 Method of manufacturing semiconductor devices with multiple silicide regions
US16/527,350 2019-07-31

Publications (2)

Publication Number Publication Date
KR20210016253A KR20210016253A (ko) 2021-02-15
KR102272738B1 true KR102272738B1 (ko) 2021-07-07

Family

ID=74165534

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190138714A KR102272738B1 (ko) 2019-07-31 2019-11-01 반도체 디바이스 및 제조 방법

Country Status (5)

Country Link
US (3) US11348839B2 (ko)
KR (1) KR102272738B1 (ko)
CN (1) CN112310217A (ko)
DE (1) DE102019121278B4 (ko)
TW (1) TWI801743B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220310398A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Contact Resistance Reduction for Transistors
US20230027261A1 (en) * 2021-07-22 2023-01-26 Taiwan Semicondutor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US11973124B2 (en) 2021-11-04 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277769A1 (en) * 2009-04-29 2013-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Non-Planar Transistors and Methods of Fabrication Thereof

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4803539A (en) 1985-03-29 1989-02-07 International Business Machines Corporation Dopant control of metal silicide formation
US7205234B2 (en) * 2004-02-05 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal silicide
JP4146859B2 (ja) 2004-11-30 2008-09-10 松下電器産業株式会社 半導体装置の製造方法
US20060163670A1 (en) 2005-01-27 2006-07-27 International Business Machines Corporation Dual silicide process to improve device performance
US20070123042A1 (en) 2005-11-28 2007-05-31 International Business Machines Corporation Methods to form heterogeneous silicides/germanides in cmos technology
JP5221112B2 (ja) 2007-11-29 2013-06-26 株式会社東芝 半導体装置の製造方法および半導体装置
JP2011166064A (ja) * 2010-02-15 2011-08-25 Panasonic Corp 半導体装置の製造方法及びそれを用いた半導体装置の製造装置
JP5538975B2 (ja) * 2010-03-29 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5663278B2 (ja) 2010-11-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置
US8466058B2 (en) * 2011-11-14 2013-06-18 Intermolecular, Inc. Process to remove Ni and Pt residues for NiPtSi applications using chlorine gas
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8835318B2 (en) * 2012-03-08 2014-09-16 Globalfoundries Inc. HNO3 single wafer clean process to strip nickel and for MOL post etch
CN103367363B (zh) 2012-03-27 2016-08-10 中国科学院微电子研究所 半导体器件及其制造方法
US8835309B2 (en) * 2012-09-13 2014-09-16 International Business Machines Corporation Forming nickel—platinum alloy self-aligned silicide contacts
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
JP5880860B2 (ja) * 2012-10-02 2016-03-09 栗田工業株式会社 半導体基板の洗浄方法および洗浄システム
US20140106529A1 (en) * 2012-10-16 2014-04-17 Stmicroelectronics (Crolles 2) Sas Finfet device with silicided source-drain regions and method of making same using a two step anneal
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9093566B2 (en) 2012-12-31 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. High efficiency FinFET diode
CN103915341B (zh) * 2013-01-08 2016-12-28 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US9076759B2 (en) * 2013-01-10 2015-07-07 United Microelectronics Corp. Semiconductor device and manufacturing method of the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
EP3155655B1 (en) * 2014-06-16 2021-05-12 Intel Corporation Selective diffusion barrier between metals of an integrated circuit device
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
WO2016179113A1 (en) * 2015-05-07 2016-11-10 Finscale Inc. Super-thin channel transistor structure, fabrication, and applications
US10269701B2 (en) * 2015-10-02 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with ultra thick metal and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US20170338321A1 (en) * 2016-05-18 2017-11-23 Newport Fab, LLC dba Jazz Semiconductor, Inc. Nickel silicide implementation for silicon-on-insulator (soi) radio frequency (rf) switch technology
KR102551745B1 (ko) 2016-11-09 2023-07-06 삼성전자주식회사 반도체 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277769A1 (en) * 2009-04-29 2013-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Non-Planar Transistors and Methods of Fabrication Thereof

Also Published As

Publication number Publication date
US11348839B2 (en) 2022-05-31
TWI801743B (zh) 2023-05-11
DE102019121278B4 (de) 2023-09-21
KR20210016253A (ko) 2021-02-15
TW202107546A (zh) 2021-02-16
US20210035868A1 (en) 2021-02-04
CN112310217A (zh) 2021-02-02
DE102019121278A1 (de) 2021-02-04
US20220293474A1 (en) 2022-09-15
US11810826B2 (en) 2023-11-07
US20230369130A1 (en) 2023-11-16

Similar Documents

Publication Publication Date Title
US11810826B2 (en) Semiconductor devices with stacked silicide regions
CN111081755A (zh) 半导体器件和方法
US20220359654A1 (en) Methods of Forming Semiconductor Devices Including Gate Barrier Layers
US11735664B2 (en) Source/drain regions of FINFET devices and methods of forming same
US11888064B2 (en) Semiconductor device and method
US20210273070A1 (en) Semiconductor Devices and Methods of Manufacture
TW202230528A (zh) 半導體元件及其製造方法
KR20220122445A (ko) 반도체 디바이스 및 방법
TW202118067A (zh) 半導體裝置
TWI821698B (zh) 半導體元件及其製造方法
TWI807706B (zh) 半導體裝置及其製造方法
US11557518B2 (en) Gapfill structure and manufacturing methods thereof
US12009429B2 (en) Semiconductor device and method
US11075120B2 (en) FinFET device and method
US12002719B2 (en) Gapfill structure and manufacturing methods thereof
US11527621B2 (en) Gate electrode deposition and structure formed thereby
US20220392998A1 (en) Semiconductor gates and methods of forming the same
US20230299136A1 (en) Semiconductor device and method
TW202322399A (zh) 半導體裝置及其製造方法
TW202203327A (zh) 半導體裝置及其形成方法
CN115832047A (zh) 半导体器件及其形成方法
CN114551400A (zh) FinFET器件及方法
CN114551578A (zh) 半导体装置和其形成方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant