CN218004871U - 半导体结构 - Google Patents

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Abstract

一种半导体结构，包含第一半导体鳍和第二半导体鳍，各包含设置于基底上方的半导体层的堆叠物；隔离部件位于第一半导体鳍与第二半导体鳍之间，且设置于基底上方；栅极堆叠物，位于第一半导体鳍与第二半导体鳍之间，且设置于隔离部件上方；以及栅极切割部件，将栅极堆叠物隔开为第一半导体鳍上方的第一部分及第二半导体鳍上方的第二部分，其中栅极切割部件的底表面通过栅极堆叠物中的孔洞接触隔离部件。

Description

半导体结构
技术领域
本实用新型实施例涉及半导体技术，尤其涉及半导体结构。
背景技术
集成电路(integrated circuit，IC)产业已经历了快速成长。在集成电路材料和设计上的技术进步产生了数代集成电路，每一代都比前一代具有更小且更复杂的电路。在集成电路的发展史中，功能密度(即每一芯片区互连的装置数目)增加，同时几何尺寸(即制造过程中所产生的最小的组件或线路)缩小。此元件尺寸微缩化的工艺提供增加生产效率与降低相关费用的益处。此元件尺寸微缩化也增加了加工和制造集成电路的复杂性。为了实现这些进步，需要在集成电路加工及制造方面取得类似的发展。
集成电路(IC)技术朝更小的技术节点发展，栅极切割部件的尺寸相应缩小，以达到设计尺寸。虽然栅极切割部件的制造方法一般对于其预期目的为足够的，但是这些方法并非在所有方面都令人满意。举例来说，当形成用于栅极切割部件的沟槽时，需要移除多层不同材料，这需要多个蚀刻工艺。此外，在较小的技术节点中，沟槽的低深宽比会导致在沟槽中填充栅极切割部件时遇到困难，例如由气泡引起的填充不完全。因此，需要改善栅极切割部件及其制造方法。
实用新型内容
本实用新型的目的在于提出一种半导体结构，以解决上述至少一个问题。
本实用新型实施例是关于一种半导体结构，半导体结构包含第一半导体鳍和第二半导体鳍，各包含设置于基底上方的半导体层的堆叠物；隔离部件，位于第一半导体鳍与第二半导体鳍之间，且设置于基底上方；栅极堆叠物，位于第一半导体鳍与第二半导体鳍之间，且设置于隔离部件上方；以及栅极切割部件，将栅极堆叠物隔开为第一半导体鳍上方的第一部分及第二半导体鳍上方的第二部分，其中栅极切割部件的底表面通过栅极堆叠物中的孔洞接触隔离部件。
根据本实用新型其中的一个实施方式，还包括:一第三半导体鳍，在远离该第一半导体鳍的一方向上设置于该第二半导体鳍旁；以及一虚设栅极切割部件，设置于该第二半导体鳍与该第三半导体鳍之间，其中该虚设栅极切割部件通过该栅极堆叠物与该隔离部件隔开。
根据本实用新型其中的一个实施方式，该第一半导体鳍上方的该栅极堆叠物的一第一部分与该第二半导体鳍上方的该栅极堆叠物的一第二部分隔开，且其中该第三半导体鳍上方的该栅极堆叠物的一第三部分接触该第二部分。
根据本实用新型其中的一个实施方式，该栅极堆叠物的顶表面与该栅极切割部件的顶表面共平面。
根据本实用新型其中的一个实施方式，还包括:一介电帽，位于该栅极切割部件上方，其中该介电帽设置于该栅极堆叠物的该第一部分与该第二部分之间。
根据本实用新型其中的一个实施方式，该介电帽的顶表面高于该栅极堆叠物的顶表面。
根据本实用新型其中的一个实施方式，该栅极堆叠物的顶表面高于该栅极切割部件的顶表面。
根据本实用新型其中的一个实施方式，该栅极切割部件包含具有一第一宽度的一顶部及具有一第二宽度的一底部，且该第一宽度大于一第二宽度。
根据本实用新型其中的一个实施方式，该栅极切割部件包含一衬垫层及被衬垫层围绕的一填充层。
根据本实用新型其中的一个实施方式，该衬垫层直接接触该隔离部件，且该填充层与该隔离部件隔开。
附图说明
图1显示依据本实用新型各种实施例，制造半导体装置的例示性方法的流程图。
图2A为依据本实用新型各种实施例，例示性半导体装置的一部分的三维透视图。
图2B为依据本实用新型各种实施例，图2A所示的半导体装置的平面俯视图。
图3A、图4A、图5A、图5A-1、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A为依据本实用新型各种实施例，在图1显示的中间阶段期间，图2A及/或图2B所示的半导体装置的平面俯视图。
图3B、图4B、图5B、图5B-1、图6B、图6B-1、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B为依据本实用新型各种实施例，在图1显示的中间阶段期间，沿图2A及/或图2B的线BB’截取的半导体装置的剖面示意图。
图9C、图10C、图11C、图12C、图13C、图14C和图14C-1为依据本实用新型各种实施例，在图1显示的中间阶段期间，沿图2A及/或图2B的线CC’截取的半导体装置的剖面示意图。
附图标记如下：
100:方法
102,104,106,108,110,112,114,116,118,120,122:操作
200:半导体装置
201,201’:填充层
202:基底
203:沟槽
204,204A,204B,204C:鳍
205:非通道层
206:通道层
207:硬掩模
208,208A,208B:隔离部件
209:包覆层
210:氧化层
211:栅极切割部件
211’:虚设栅极切割部件
212:沟槽
213,213’:衬垫层
214,214A,214B:介电帽
215,243:开口
220:虚设栅极堆叠物
224:源极/漏极部件
228:源极/漏极接点
230,230A,230B:金属栅极堆叠物
242:层间介电层
272:介电层
302,502,702:蚀刻工艺
802:工艺
ML:多层结构
t1:厚度
W1,W2,W3:宽度
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本实用新型。举例来说，在随后描述中在部件上形成、连接及/或耦接另一部件上可包含两部件形成为直接接触的实施例，以及亦可包含额外部件可形成在两部件之间，使得两部件可不直接接触的实施例。此外，为了方便描述附图中一部件与另一部件的关系，可使用空间相关用语，例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“上方”、“在…之下”、“下方”、“上”、“下”、“顶部”、“底部”等及前述的衍生用语(例如“水平地”、“向下地”、“向上地”等)。空间相关用语用以涵盖与所描绘的包含部件的装置不同的方位。
再者，当用“大约”、“近似”及类似术语描述数字或数字范围时，此术语目的在涵盖包含所描述数字的合理范围内的数字，例如所描述数字的+/-10％之内或本实用新型所属技术领域中具通常知识者可理解的其他数值。举例来说，术语“约5nm”涵盖了尺寸范围从4.5nm至5.5nm。此外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
本实用新型实施例一般有关于半导体装置，且特别有关于集成电路(IC)结构中的存储器及/或标准逻辑单元中的场效晶体管(field-effect transistors，FETs)，例如三维纳米结构(nanostructure，NS)场效晶体管(或被称为全绕式栅极场效晶体管(gate-all-around FETs，GAA FETs))。一般来说，纳米结构场效晶体管包含由垂直堆叠纳米片形成的多个有源区、设置于纳米结构场效晶体管中的源极/漏极(S/D)部件以及设置相邻于源极/漏极部件且位于纳米片之间的金属栅极堆叠物。在此配置中，金属栅极堆叠物通过栅极切割部件截断(或切割、隔开)，以依据设计需要来控制各个有源区。然而，在一些范例中，当集成电路结构的尺寸越来越小时，栅极切割部件的形成复杂且麻烦。举例来说，栅极切割部件的形成需要多个蚀刻工艺，以移除不同层的材料。此外，沟槽的低深宽比(沿Y方向的宽度:沿Z方向的长度)可能导致气泡以及栅极切割部件在沟槽中的不完全填充。本实用新型实施例解决了上述问题。本文包含了多个实施例。不同的实施例可具有不同的优点，且任何实施例未必须要特定的优点。
请参照图1，显示依据本实用新型实施例的各方面，形成半导体装置200(此后也可被简称为装置)的方法100的流程图。方法100仅为范例，且不意图在将本实用新型实施例限制在权利要求中明确记载的范围之外。可在方法100之前、期间及之后提供额外的操作，且对于方法100的其他实施例，可取代、消除或移动所描述的一些操作。以下结合图3A到图14C-1描述方法100，图3A到图14C-1为在方法100的中间步骤，第2A和2B图显示的半导体装置200的各种俯视平面图及剖面示意图。举例来说，图3A、图4A、图5A、图5A-1、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A为图2A及/或图2B所示的半导体装置200的平面俯视图；
图3B、图4B、图5B、图5B-1、图6B、图6B-1、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B图为沿图2A及/或图2B的线BB’截取的半导体装置200的剖面示意图；图9C、图10C、图11C、图12C、图13C、图14C和图14C-1为沿第2A及/或2B图的线CC’截取的半导体装置200的剖面示意图。
半导体装置200可为集成电路加工期间制造的中间装置或中间装置的一部分，中间装置可包括静态随机存取存储器(static random access memory，SRAM)及/或其他逻辑电路、无源组件(例如电阻、电容及电感)及有源组件(例如纳米结构场效晶体管、鳍式场效晶体管(fin-like field effect transistors，FinFETs)、金属氧化物半导体场效晶体管(metal-oxide semiconductor FETs，MOSFETs)、互补金属氧化物半导体(complementarymetal-oxide semiconductor，CMOS)晶体管、双极性晶体管、高压晶体管、高频晶体管及/或其他晶体管)。在本实用新型实施例中，半导体装置200包含一个或多个纳米结构场效晶体管。本实用新型实施例不限定任何特定数量的装置或装置设计或任何特定的装置配置。可在半导体装置200中添加额外的部件，且在半导体装置200的其他实施例中，可取代、修改或消除以下所描述的一些部件。
在操作102及104中，请参照图2A、图2B、图3A和图3B，方法100形成半导体装置200，半导体装置200包含从半导体基底(此后也可被简称为基底202)突出的三维鳍有源区(此后也可被简称为鳍204)，其中隔离部件208(或介电部件)将鳍204隔开。隔离部件208的每个部分由宽度W1定义，宽度W1等于两相邻鳍204之间的距离，其中宽度W1为约30nm至约50nm。为了清楚及简单起见，鳍204的一部分被标注为鳍204A、204B及204C，隔离部件208的一部分被标注为隔离部件208A(位于鳍204A与鳍204B之间)及208B(位于鳍204B与鳍204C之间)。鳍204及隔离部件208的符号本身并不表示它们之间的任何差异。
基底202可包含元素(单一元素)半导体(例如硅(Si)、锗(Ge)及/或其他合适材料)、化合物半导体(例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟及/或其他合适材料)、合金半导体(例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或其他合适材料)。基底202可为具有一致组成的单一层材料。替代地，基底202可包含具有适用于集成电路装置制造的相似或不同组成的多个材料层。
在本实施例中，请参照图2A及图3B，每个鳍204(包含鳍204A、204B及204C)包含多层结构(multi-layer structure，ML)，多层结构具有垂直堆叠于基底202上方的交替的非通道层205(或牺牲层)及通道层206。硬掩模207可形成于多层结构上方。在一些实施例中，硬掩模207具有相同或相似于非通道层205的组成。在一些实施例中，氧化层210可选择性地形成于硬掩模207与最顶部通道层206之间。
在本实施例中，非通道层205为被配置在后续加工步骤中移除的牺牲层，进而在通道层206之间提供用于形成金属栅极堆叠物于其中的开口。每个通道层206可包含半导体材料，例如Si、Ge、SiC、SiGe、GeSn、SiGeSn、SiGeCSn、其他合适的半导体材料或前述的组合，而每个非通道层205具有不同于通道层206的组成。在此一范例中，通道层206可包含元素Si，且非通道层205可包含SiGe。在另一范例中，通道层206可包含元素Si，且非通道层205可包含元素Ge。在本实施例中，通道层206包含元素Si，且非通道层205包含SiGe。在一些范例中，每个鳍204可包含三对到十对的交替非通道层205及通道层206，当然，取决于特定设计需求，也可应用其他配置。
在本实施例中，形成多层结构的步骤包含在一系列外延成长工艺中交替成长非通道层205及通道层206。外延工艺可通过化学气相沉积(chemical vapor deposition，CVD)技术(例如气相外延(vapor-phase epitaxy，VPE)、超高真空化学气相沉积(ultra-highvacuum CVD，UHV-CVD)、低压化学气相沉积(low-pressure CVD，LPCVD)及/或等离子体辅助化学气相沉积(plasma-enhanced CVD，PECVD))、分子束外延、其他合适的选择性外延成长(selective epitaxial growth，SEG)工艺或前述的组合来进行。外延工艺可使用含有合适材料(例如用于非通道层205的Ge)的气体及/或液体前驱物，这些前驱物与下方基底(例如基底202)的组成反应。在一些范例中，非通道层205和通道层206可形成为纳米片、纳米线或纳米棒。接着，可进行片(或线)释放工艺，以移除非通道层205，以在通道层206之间形成开口，且后续在开口中形成金属栅极堆叠物，进而提供纳米结构场效晶体管。
在本实施例中，使用一系列光刻和蚀刻工艺从多层结构制造鳍204。举例来说，光刻工艺可包含在多层结构上方形成光刻胶层，以一图案将光刻胶层曝光，进行曝光后烘烤工艺，以及对曝光的光刻胶层显影，以形成图案化掩模元件(未显示)。接着，使用图案化掩模元件作为蚀刻掩模来蚀刻多层结构，进而保留从基底202突出且通过沟槽203隔开的鳍204A、204B和204C。蚀刻工艺302可包含干蚀刻、湿蚀刻、反应性离子蚀刻(reactive ionetching，RIE)、其他合适的工艺或前述的组合。之后，使用任何合适工艺(例如灰化及/或光刻胶剥离)从多层结构移除图案化掩模元件。
在一些实施例中，硬掩模207被配置为在后续加工步骤期间保护鳍204(包含鳍204A、204B和204C)，且之后从半导体装置200移除。在一些实施例中，硬掩模207具有相似或相同于非通道层205的组成，且包含例如SiGe。在一些实施例中，选择性的氧化层210包含任何合适材料，例如氧化硅(SiOx，1<x<2)。在一些实施例中，硬掩模207和氧化层210在鳍制造过程期间共同被图案化。
隔离部件208(包含隔离部件208A和208B)可包含氧化硅(SiOx，1<x<2)、四乙氧基硅烷(tetraethylorthosilicate，TEOS)、掺杂氧化硅(例如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟掺杂硅酸盐玻璃(fluorine-doped silicateglass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼掺杂硅酸盐玻璃(boron-doped silicate glass，BSG)等)、低介电常数介电材料(具有小于氧化硅的介电常数(氧化硅的介电常数为约3.9))、其他合适材料或前述的组合。在一实施例中，隔离部件208通过以任何合适方法将上述介电材料填充于鳍204之间的沟槽203来形成，合适方法例如化学气相沉积、可流动化学气相沉积(flowable CVD，FCVD)、旋涂玻璃(spin-on-glass，SOG)、其他合适的方法或前述的组合。之后，介电材料可通过化学机械平坦化/研磨(chemical-mechanical planarization/polishing，CMP)工艺及选择性回蚀刻来平坦化，以形成隔离部件208。在一些实施例中，隔离部件208包含浅沟槽隔离(shallow trench isolation，STI)部件。在一些实施例中，隔离部件208包含单层结构或多层结构。如图3B所示，隔离部件208的顶表面暴露于沟槽203中。
在操作106，请参照图4A和图4B，方法100沿鳍204的侧壁及隔离部件208上方形成包覆层209。在一些实施例中，包覆层209具有相似于非通道层205的组成，使得可一起移除包覆层209及非通道层205。在一范例中，包覆层209及非通道层205皆包含硅锗(SiGe)，但是具有不同锗浓度，例如包覆层209可具有较高的锗莫耳比(molar ratio)。在一些实施例中，包覆层209通过以上参照形成多层结构的合适方法外延沉积。在替代实施例中，包覆层209顺应性沉积而非外延成长于半导体装置200的表面上方作为非晶层，使得包覆层209也形成于隔离部件208上方。在本实施例中，包覆层209形成至厚度t1在约5nm至约10nm的范围。包覆层209部分填充沟槽203。在沉积包覆层209之后，每个沟槽203在两相邻鳍204之间具有宽度W2，其中宽度W2为约10nm至约40nm。
一般来说，栅极切割部件在形成虚设栅极堆叠物之后或形成金属栅极堆叠物之后形成。在这些情况中，沟槽通过移除虚设栅极堆叠物或金属栅极堆叠物、设置在其上方的层(例如层间介电(interlayer dielectric，ILD)层)、在鳍及/或基底之间的隔离部件的一部分来形成。接着，栅极切割部件通过在沟槽中填充合适材料来形成。然而，沟槽的形成需要移除多层不同材料，此可涉及多个复杂的蚀刻工艺。此外，随着集成电路装置的微缩化，沟槽的深宽比变得更大。低深宽比可在形成栅极切割部件于其中时导致问题。举例来说，气泡可能在沟槽中，并导致沟槽的不完全填充。本实用新型实施例解决了这些问题。举例来说，本实用新型实施例在形成虚设栅极堆叠物之前形成具有低深宽比的栅极切割部件，进而避免多个蚀刻工艺。栅极切割部件设置于鳍之间，并通过鳍的包覆层中的开口接触隔离部件。本实用新型实施例的细节以下参照图1及图5A至图14C-1描述。
在操作108，请参照图5A和图5B，方法100进行蚀刻工艺502，以选择性移除鳍204A与鳍204B之间的包覆层209的一部分，进而形成开口215，并暴露隔离部件208A的一部分。隔离部件208A、包覆层209的垂直部分及包覆层209设置于鳍204上方的水平部分(或如果有的硬掩模207)保持完整或大致完整。隔离部件208B保持覆盖在包覆层209下方。开口215将包覆层209隔开(或截断、分开、切割)为在鳍204A上方的第一部分及在鳍204B和204C上方的第二部分。在一些实施例中，蚀刻工艺502包含干蚀刻工艺、反应性离子蚀刻工艺或前述的组合。在一些实施例中，可使用光刻来移除包覆层209的一部分。
如图5A和图5B所示，蚀刻工艺移除包覆层209的水平部分的一部分定义的宽度W3，其中宽度W3为厚度t1的约1倍至约2倍，以确保开口215的深宽比适用于填充以下详细描述的介电材料。每个沟槽203通过顶部的宽度W2及底部的宽度W3定义。在一些实施例中，宽度W3大于宽度W2的80％，但是小于宽度W2。如果宽度W3小于xx％，在后续工艺中形成的栅极切割部件可能不会稳定地落在隔离部件208A上。在一范例中，宽度W3在约20nm至约30nm的范围中。包覆层209的剩下部分分别在隔离部件208A及鳍204A和204B的侧壁上方形成L形或倒L形。
图5A-1和图5B-1显示图5A和图5B的替代实施例，其中蚀刻工艺502移除在隔离部件208A上方的包覆层209的全部水平部分，进而能够进一步减少半导体装置200的尺寸。在此情况中，宽度W3等于宽度W2。沟槽203沿Z方向在沟槽203的整个长度中具有一致的宽度W2。
在操作110，请参照图6A和图6B，方法100在鳍204A与鳍204B之间的沟槽203的其中一者中形成栅极切割部件211(或介电部件)，进而完全填充开口215和沟槽203。栅极切割部件211被配置为截断(或隔离、隔开、切割)在以下详细描述的后续工艺中形成的金属栅极堆叠物。栅极切割部件211的底表面接触隔离部件208A的顶表面。
在图6B显示的实施例中，栅极切割部件211包含由宽度W2定义的顶部及由宽度W3定义的底部。底部形成于开口215中，并切割包覆层209(以及之后形成的金属栅极堆叠物)。图6B-1显示图6B的替代实施例，其中栅极切割部件211由沿Z方向的整个长度上的宽度W2定义。图6B对应至图5B显示的实施例，而图6B-1对应至图5B-1的实施例。图6B和图6B-1的实施例之后都经历相同工艺，因此图6B的实施例用作范例，以显示方法100及相关实施例的操作。
栅极切割部件211可包含任何合适材料，例如氧化硅(SiOx，1<x<2)、氮化硅(SiN)、碳化硅(SiC)、含氧氮化硅(SiON)、含氧碳化硅(SiOC)、含碳氮化硅(SiCN)、氧化铝(Al2O3)、四乙氧基硅烷(TEOS)、掺杂氧化硅(例如硼磷硅酸盐玻璃(BPSG)、氟掺杂硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅酸盐玻璃(BSG)等)、高介电常数介电材料(具有大于氧化硅的介电常数(氧化硅的介电常数为约3.9))、其他合适材料或前述的组合。高介电常数介电材料可包含氧、镧、铝、钛、锆、钽、其他合适材料或前述的组合。举例来说，高介电常数介电材料可包含氧化铪(HFO2)、氧化镧(La2O3)、其他高介电常数氧化物材料或前述的组合。在本实施例中，栅极切割部件211包含相同于包含在隔离部件208中的材料。在此一实施例中，栅极切割部件211包含氧化硅。
栅极切割部件211可为单层或多层。在一些实施例中，栅极切割部件211各包含衬垫层213及在组成上不同于衬垫层213的填充层201。在一些实施例中，衬垫层213具有比填充层201更大的密度。在一些实施例中，填充层201具有比衬垫层213更低的介电常数。在一些实施例中，在沉积填充层201之前，衬垫层213沿包覆层209的侧壁及隔离部件208A上方顺应性形成。衬垫层213可通过任何合适方法形成，例如原子层沉积、化学气相沉积、其他合适方法或前述的组合。之后，填充层201通过合适方法形成于衬垫层213上方，合适方法例如化学气相沉积、可流动化学气相沉积、其他合适的方法或前述的组合。在一些实施例中，半导体装置200之后通过一个或多个化学机械平坦化/研磨工艺来平坦化，以暴露硬掩模207的顶表面。
虚设栅极切割部件211’(或介电部件)在形成栅极切割部件211的相同工艺中形成作为副产物。虚设栅极切割部件211’不截断或完全截断在后续工艺中形成的金属栅极堆叠物。然而，需要额外的图案化工艺，以避免在形成栅极切割部件211期间形成虚设栅极切割部件211’。在本实施例中，虚设栅极切割部件211’的顶表面与栅极切割部件211的顶表面共平面，而虚设栅极切割部件211’的底表面在栅极切割部件211的底表面之上。虚设栅极切割部件211’通过包覆层209与隔离部件208B隔开。包覆层209在虚设栅极切割部件211’与隔离部件208B之间为连续的。虚设栅极切割部件211’沿Z方向在整个长度定义为宽度W2。
虚设栅极切割部件211’包含相同于包含在栅极切割部件211中的材料。相同于栅极切割部件211，虚设栅极切割部件211’可包含一层或多层。在本实施例中，虚设栅极切割部件211’包含衬垫层213’和填充层201’。衬垫层213’和填充层201’在与衬垫层213和填充层201相同的工艺中形成。填充层201’具有与填充层201相同的尺寸。填充层201’的顶表面及底表面分别与填充层201的顶表面及底表面共平面。
在操作112，请参照图7A、图7B、图8A和图8B，方法100在栅极切割部件211和虚设栅极切割部件211’上方形成介电帽214。为了便于参考，在栅极切割部件211上方的介电帽标注为介电帽214A，而在虚设栅极切割部件211’上方的介电帽标注为介电帽214B，除了本文明确说明之外，不表示两者之间的差异。如图7A和图7B所示，方法100先在蚀刻工艺702中将栅极切割部件211和虚设栅极切割部件211’的顶部凹陷，以形成沟槽212。蚀刻工艺702可包含任何合适工艺，例如干蚀刻工艺、湿蚀刻工艺、反应性离子蚀刻工艺、其他合适的工艺或前述的组合。
请参照图8A和图8B，方法100在工艺802中以介电帽214(包含介电帽214A和214B)填充沟槽212。介电帽214纵向平行于鳍204的纵向定向，并且通过包覆层209与鳍204的侧壁隔开。在本实施例中，介电帽214相对于栅极切割部件211、虚设栅极切割部件211’和包覆层209具有蚀刻选择性。在本实施例中，介电帽214(例如介电帽214A)的至少一部分被配置用以为后续形成于鳍204上方的金属栅极堆叠物提供隔离。换句话说，介电帽214的至少一部分被配置为将金属栅极堆叠物截断(或切割、隔开)为多个部分。
在一些实施例中，介电帽214包含氮化硅(SiN)、碳化硅(SiC)、含氧氮化硅(SiON)、含氧碳化硅(SiOC)、含碳氮化硅(SiCN)、氧化铝(Al2O3)、四乙氧基硅烷(TEOS)、掺杂氧化硅(例如硼磷硅酸盐玻璃(BPSG)、氟掺杂硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅酸盐玻璃(BSG)等)、高介电常数介电材料(具有大于氧化硅的介电常数(氧化硅的介电常数为约3.9))、其他合适材料或前述的组合。高介电常数介电材料可包含氧、镧、铝、钛、锆、钽、其他合适材料或前述的组合。举例来说，高介电常数介电材料可包含氧化铪(HFO2)、氧化镧(La2O3)、其他高介电常数氧化物材料或前述的组合。介电帽214可为单层或多层。在本实施例中，介电帽214各为具有一致组成的单一层结构。
在操作114，请参照图9A、图9B和图9C，方法100在鳍204的通道区、介电帽214和包覆层209上方形成一个或多个虚设栅极堆叠物220。每个虚设栅极堆叠物220可包含设置于选择性虚设栅极介电层及/或界面层上方的虚设栅极电极(未个别显示)。在本实施例中，后续以金属栅极堆叠物取代虚设栅极堆叠物220，金属栅极堆叠物通过栅极切割部件211及/或介电帽214截断(或切割)。虚设栅极堆叠物220可通过一系列沉积及图案化工艺形成。举例来说，虚设栅极堆叠物220可通过在基底202上方沉积多晶硅(poly-Si)层，并后续通过一系列光刻及蚀刻工艺将多晶硅层图案化。为了容纳图案化工艺并在后续制造过程期间保护虚设栅极堆叠物220，硬掩模层(未显示)可形成于虚设栅极堆叠物220上方。
方法100可在虚设栅极堆叠物220的侧壁上形成顶部栅极间隔件(未显示)。顶部栅极间隔件可为单一层结构或多层结构，且可包含氧化硅、SiN、SiC、SiON、SiOC、SiCN、空气、低介电常数介电材料、高介电常数介电材料(例如氧化铪(HFO2)、氧化镧(La2O3)等)、其他合适材料或前述的组合。顶部栅极间隔件可先通过合适沉积方法(例如化学气相沉积及/或原子层沉积)在虚设栅极堆叠物220上方沉积介电层，之后以各向异性(例如定向)蚀刻工艺(例如干蚀刻工艺)移除介电层的一部分，以在虚设栅极堆叠物220的侧壁上保留顶部栅极间隔件。
接着，方法100移除在鳍204的源极/漏极区中的硬掩模207和氧化层210的一部分，以暴露最顶部通道层206，而硬掩模207和氧化层210在虚设栅极堆叠物220下方的部分保持完整。在一些实施例中，硬掩模207的移除使用包含干蚀刻、反应性离子蚀刻工艺或前述的组合的蚀刻工艺。
方法100之后在相邻于虚设栅极堆叠物220的鳍204中形成源极/漏极凹口(未显示)。在本实施例中，方法100进行选择性移除源极/漏极区中的鳍204的一部分的蚀刻工艺，而不移除或大致不移除虚设栅极堆叠物220、介电帽214和包覆层209。在一些实施例中，蚀刻工艺为使用合适蚀刻剂能够移除多层结构的Si(即通道层206)和SiGe(即非通道层205)的干蚀刻或湿蚀刻工艺。在非限制性范例中，干蚀刻剂可为含氯蚀刻剂，含氯蚀刻剂包含Cl2、SiCl4、BCl3、其他含氯气体或前述的组合。之后，可进行清洁工艺，以氢氟酸(HF)溶液或其他合适溶液来清洁源极/漏极凹口。
接着，方法100将源极/漏极凹口中的包覆层209凹陷，使得包覆层209的顶表面在栅极切割部件211的顶表面之下。源极/漏极凹口中的包覆层209的剩下部分用作在后续工艺中形成源极/漏极部件的间隔件。在本实施例中，包覆层209的剩下部分可为L形，且沿栅极切割部件211的侧壁及底表面设置。替代地，包覆层209的剩下部分可为U形，且环绕虚设栅极切割部件211’的底部。在一些实施例中，虚设栅极切割部件211’的一部分通过包含干蚀刻、反应性离子蚀刻工艺或前述的组合的蚀刻工艺移除。
之后，方法100在暴露于源极/漏极凹口中的非通道层205的侧壁上形成内部栅极间隔件(未显示)。内部栅极间隔件可为单一层结构或多层结构，且可包含氧化硅、SiN、SiC、SiON、SiOC、SiCN、空气、低介电常数介电材料、高介电常数介电材料、氧化铪(HFO2)、氧化镧(La2O3)、其他合适材料或前述的组合。在一些实施例中，内部栅极间隔件具有不同于顶部栅极间隔件的组成。内部栅极间隔件的形成步骤包含进行一系列蚀刻及沉积工艺。举例来说，形成内部栅极间隔件可开始于选择性移除非通道层205的一部分，而不移除或大致不移除通道层206的一部分，以形成沟槽(未显示)。非通道层205可通过干蚀刻工艺来蚀刻。后，一个或多个介电层通过合适的方法沉积于沟槽中，合适的方法例如原子层沉积、化学气相沉积、物理气相沉积、其他合适方法或前述的组合，之后进行一个或多个蚀刻工艺，以移除(即回蚀刻)暴露于源极/漏极凹口中通道层206的表面上所沉积的多余介电层，进而形成内部栅极间隔件。
在操作116，请参照图10A、图10B和图10C，方法100在每个源极/漏极凹口中形成源极/漏极部件224。源极/漏极部件224可适用于形成p型场效晶体管(即包含p型外延材料)或n型场效晶体管(即包含n型外延材料)。p型外延材料可包含一个或多个掺杂p型掺杂物(例如硼、锗、铟、镓、其他p型掺杂物或前述的组合)的硅锗的外延层(epi SiGe)。n型外延材料可包含一个或多个掺杂n型掺杂物(例如砷、磷、其他n型掺杂物或前述的组合)的硅的外延层(epi Si)或硅碳的外延层(epi SiC)。在一些实施例中，进行一个或多个外延工艺，以在每个源极/漏极凹口中及内部栅极间隔件上方成长外延材料。举例来说，方法100可进行相似于参照以上形成多层结构讨论的外延成长工艺。在一些实施例中，外延材料通过在外延成长工艺期间将掺杂物添加至源材料来原位掺杂。在一些实施例中，外延材料通过在进行沉积工艺之后的离子注入工艺来掺杂。在一些实施例中，之后进行退火工艺，以活化源极/漏极部件224中的掺杂物。
之后，请参照图10A、图10B和图10C，方法100在半导体装置200上方形成层间介电层242，进而填充相邻虚设栅极堆叠物220之间的空间。层间介电层242可包含氧化硅、四乙氧基硅烷、掺杂氧化硅(例如硼磷硅酸盐玻璃、氟掺杂硅酸盐玻璃、磷硅酸盐玻璃、硼掺杂硅酸盐玻璃等)、其他合适的介电材料或前述的组合，且可通过合适方法形成，合适方法例如化学气相沉积、可流动化学气相沉积、旋涂玻璃、其他合适的方法或前述的组合。之后，方法100进行一个或多个化学机械平坦化/研磨工艺，以暴露虚设栅极堆叠物220的顶表面。
方法100也在形成层间介电层242之前，在半导体装置200上方形成接触蚀刻停止层(contact etch-stop layer，CESL)(未显示)，以在后续制造过程期间保护下方组件，例如源极/漏极部件224。接触蚀刻停止层可包含任何合适的介电材料，例如SiN、SiCN、其他合适材料或前述的组合，且可通过化学气相沉积、原子层沉积、物理气相沉积(physicalvapor deposition，PVD)、其他合适方法或前述的组合形成。在本实施例中，接触蚀刻停止层为相对于其围绕的介电组件提供蚀刻选择性，以确保防止对这些组件造成意外损坏。
在操作118，请参照图11A、图11B和图11C，方法100在图案化工艺中移除介电帽214的一部分。介电帽214的剩下部分用作栅极切割部件211的延伸，以截断(或隔开、切割)金属栅极堆叠物的顶部。介电帽214的图案化包含光刻工艺，以移除虚设栅极堆叠物220的一部分，以形成开口243，进而暴露将移除的介电帽214B。应注意的是，介电帽214B可具有小于光刻工艺的线宽限制的尺寸。在这点上，开口243比介电帽214B更宽，以适应介电帽214B的尺寸。介电帽214B可通过干蚀刻、湿蚀刻或前述的组合移除。虚设栅极堆叠物220的剩下部分在蚀刻工艺中用作掩模。
在操作120，请参照图12A至图13C，方法100以金属栅极堆叠物230取代虚设栅极堆叠物220、虚设栅极堆叠物220下方的包覆层209及非通道层205，其中金属栅极堆叠物230通过栅极切割部件211及介电帽214A隔开。在操作120之前，在一个或多个蚀刻工艺中移除硬掩模207和氧化层210的剩下部分。接着，方法100移除虚设栅极堆叠物220的剩下部分，以形成栅极沟槽；移除暴露于栅极沟槽中的包覆层209，以及从多层结构移除非通道层205，以在通道层206之间形成开口，如图12C所示。之后，方法100在栅极沟槽及开口中形成金属栅极堆叠物230，使得金属栅极堆叠物230环绕每个通道层206(或与每个通道层206交错)，如图13A至图13C所示。
在本实施例中，金属栅极堆叠物230包含栅极介电层(未个别显示)及栅极介电层上方的金属栅极电极(未个别显示)。栅极介电层可包含高介电常数介电材料，例如HFO2、La2O3、其他合适材料或前述的组合。金属栅极电极包含至少一功函数金属层及设置于功函数金属层上方的块状导电层。功函数金属层可为p型或n型功函数金属层。例示性功函数金属层包含TiN、TaN、WN、ZrSi2、MoSi2、TaSi2、NiSi2、Ti、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的功函数金属或前述的组合。块状导电层可包含Cu、W、Al、Co、Ru、其他合适的材料或前述的组合。金属栅极堆叠物230可还包含其他材料层(未显示)，例如设置于通道层206的表面上的界面层、盖层、阻挡层、其他合适层或前述的组合。金属栅极堆叠物230的各层可通过各种方法形成，这些方法包含原子层沉积、化学气相沉积、物理气相沉积、镀覆、其他合适的方法或前述的组合。在形成块状导电层之后，进行一个或多个化学机械平坦化/研磨工艺，以移除形成于层间介电层242的顶表面上的多余材料，进而将半导体装置200平坦化。
之后，请参照图14A至图14C，方法100将金属栅极堆叠物230凹陷，使得金属栅极堆叠物230的顶表面在介电帽214A的顶表面之下。介电帽214A和栅极切割部件211共同将凹陷的金属栅极堆叠物230截断(或隔开)为金属栅极堆叠物230A和230B，如图14C所示。换句话说，金属栅极堆叠物230A通过底部的栅极切割部件211及顶部的介电帽214A与金属栅极堆叠物230B隔开。在一些实施例中，蚀刻工艺包含任何合适方法，例如原子层沉积、化学气相沉积、物理气相沉积、其他合适的方法或前述的组合。
金属栅极堆叠物230B环绕虚设栅极切割部件211’，其中金属栅极堆叠物230B的一部分在虚设栅极切割部件211’上从鳍204B横跨至鳍204C。金属栅极堆叠物230B在虚设栅极切割部件211’下方为连续的。虚设栅极切割部件211’通过金属栅极堆叠物230B与隔离部件208B隔开。换句话说，虚设栅极切割部件211’埋置于金属栅极堆叠物230B中，且不将金属栅极堆叠物230B截断(或切割、隔开)。金属栅极堆叠物230B在虚设栅极切割部件211’上方及下方的部分确保了金属栅极堆叠物230B的连接，并减少金属栅极堆叠物230B的电阻。
在替代实施例中，请参照图1及图14C-1，可从方法100省略操作112及118，以简化制造过程。在此情况中，省略形成介电帽214。因此，并没有将金属栅极堆叠物230的顶表面凹陷至介电帽214之下及栅极切割部件211的顶表面之上，方法100将金属栅极堆叠物230的顶表面凹陷至与栅极切割部件211的顶表面共平面。如此一来，在没有图14C所示的介电帽214的帮助下，栅极切割部件211将金属栅极堆叠物230截断为金属栅极堆叠物230A和230B。应注意的是，相似于图5B-1及图6B-1所示的实施例，图14C-1所示的栅极切割部件211由沿Z方向的整个长度的宽度W2定义。
在操作122，请参照图14A至图14C，方法100对半导体装置200进行额外加工步骤。举例来说，方法100在金属栅极堆叠物230上方形成介电层272，进而填充栅极沟槽。在一些实施例中，介电层272被配置为在后续制造过程期间提供蚀刻选择性，后续制造过程例如将层间介电层242图案化，以在源极/漏极部件224上方形成源极/漏极接触开口(未显示)。因此，介电层272具有不同于层间介电层242的组成。在一些实施例中，介电层272包含SiN、SiCN、SiOC、SiON、SiOCN、其他合适材料或前述的组合。介电层272可通过任何合适方法沉积，例如原子层沉积、化学气相沉积、物理气相沉积、其他合适的方法或前述的组合。之后，方法100在一个或多个化学机械平坦化/研磨工艺中移除形成于层间介电层242上方的介电层272的一部分，进而将半导体装置200的顶表面平坦化。
额外加工步骤可还包含在源极/漏极部件224上方形成源极/漏极接点228。源极/漏极接点228可包含任何合适的导电材料，例如Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd及/或其他合适的导电材料。方法100可通过一系列图案化和蚀刻工艺在层间介电层242中形成源极/漏极接触开口(或沟槽)，之后使用任何合适方法(例如化学气相沉积、原子层沉积、物理气相沉积、镀覆及/或其他合适的工艺)在源极/漏极接触开口中沉积导电材料。在一些实施例中，硅化物层(未显示)形成于源极/漏极部件224与源极/漏极接点228之间。硅化物层可包含硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯、其他合适的硅化物或前述的组合。硅化物层可通过一系列的沉积、热及蚀刻工艺形成于源极/漏极部件224上方。
对半导体装置200进行的额外制造过程也可包含在半导体装置200上方形成多层互连(multi-layer interconnect，MLI)结构(未显示)。多层互连结构可包含各种互连部件，例如设置于介电层(例如蚀刻停止层及层间介电层242)中的导通孔及导线。在一些实施例中，导通孔为被配置为将装置层级接点的垂直互连部件(例如源极/漏极接点228或栅极接点(未显示))互连至导线或互连不同导线(导线为水平互连部件)。多层互连结构的蚀刻停止层及层间介电层可具有分别大致相同于参照以上讨论的蚀刻停止层及层间介电层242的组成。导通孔及导线可各包含任何合适导电材料，例如Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd、金属硅化物或其他合适的导电材料或前述的组合，且可通过一系列图案化及沉积工艺形成。替代地，每个导通孔及导线可额外地包含阻挡层，阻挡层包括TiN及/或TaN。
虽然不意图限制，但是本文一个或多个实施例对半导体装置及其形成方法提供许多优点。举例来说，本实用新型实施例提供了形成具有高深宽比的栅极切割部件的方法。栅极切割部件在形成虚设栅极堆叠物之前形成。栅极切割部件设置于两个鳍之间，并通过在鳍的包覆层中的开口连接至隔离部件。本文方法的实施例可轻易地整合至现有用于制造纳米结构场效晶体管、鳍式场效晶体管及/或其他合适装置的工艺及技术中。
在一方面，本实用新型实施例提供方法。方法包含形成从基底突出的鳍；在基底上方相邻于鳍形成第一介电部件；在鳍及第一介电部件上方形成包覆层；移除包覆层的一部分，以形成开口，开口暴露第一介电部件；相邻于包覆层形成第二介电部件，第二介电部件填充开口；在鳍及第二介电部件上方形成虚设栅极堆叠物；在相邻于虚设栅极堆叠物的鳍中形成源极/漏极(S/D)部件；以及以金属栅极堆叠物取代虚设栅极堆叠物和包覆层，第二介电部件分割金属栅极堆叠物。在一些实施例中，移除包覆层的部分以形成开口的宽度小于第二介电部件的宽度。在一些实施例中，移除包覆层的部分以形成开口的宽度等于第二介电部件的宽度。在一些实施例中，金属栅极堆叠物具有顶表面与第二介电部件的顶表面共平面。在一些实施例中，此方法还包含在第二介电部件上方形成介电帽，介电帽将金属栅极堆叠物的顶部隔开。在一些实施例中，此方法还包含在鳍远离第二介电部件的相对侧上设置第三介电部件，第三介电部件设置于没有开口暴露第一介电部件的包覆层上方，且设置于第三介电部件下方的包覆层在没有被第三介电部件隔开的情况下通过金属栅极堆叠物取代。在一些实施例中，金属栅极堆叠物的一部分设置于第三介电部件上方。
在另一方面，本实用新型实施例提供半导体结构的形成方法。方法包含在基底上方设置第一鳍及第二鳍，第一鳍和第二鳍各包含交替的通道层及非通道层；在基底上方的第一鳍和第二鳍之间形成隔离部件；在第一鳍、第二鳍和隔离部件上方形成包覆层；在隔离部件上方的包覆层中形成开口，进而将包覆层隔开为第一鳍上方的第一部分及第二鳍上方的第二部分；在包覆层的第一部分与第二部分之间形成栅极切割部件，进而填充开口；在第一鳍、第二鳍和栅极切割部件上方形成虚设栅极堆叠物；在相邻于虚设栅极堆叠物的第一鳍和第二鳍中形成源极/漏极(S/D)部件；以及以金属栅极堆叠物取代虚设栅极堆叠物、包覆层及非通道层，栅极切割部件将金属栅极堆叠物截断为设置于栅极切割部件的两侧上的两个部分。在一些实施例中，在包覆层中形成开口的步骤移除了第一鳍与第二鳍之间的包覆层的整个水平部分。在一些实施例中，在包覆层中形成开口的步骤移除了第一鳍与第二鳍之间的包覆层的水平部分的一部分。在一些实施例中，隔离部件包含材料相同于被包含在栅极切割部件中的材料。在一些实施例中，金属栅极堆叠物具有顶表面与栅极切割部件的顶表面共平面。在一些实施例中，此方法还包含在栅极切割部件上方形成介电帽，介电帽将金属栅极堆叠物切割为设置于介电帽的两侧的两部分。在一些实施例中，此方法还包含在基底上方设置第三鳍，第一鳍和第三鳍设置于第二鳍的两侧上；以及在第二鳍与第三鳍之间形成虚设栅极堆叠物，在第三鳍上方的包覆层的第三部分连接至包覆层的第二部分，且在虚设栅极堆叠物下方的金属栅极堆叠物为连续的。在一些实施例中，金属栅极堆叠物的一部分横跨第二鳍、虚设栅极切割部件及第三鳍。
在另一方面，本实用新型实施例提供半导体结构。半导体结构包含第一半导体鳍和第二半导体鳍，各包含设置于基底上方的半导体层的堆叠物；隔离部件，位于第一半导体鳍与第二半导体鳍之间，且设置于基底上方；栅极堆叠物，位于第一半导体鳍与第二半导体鳍之间，且设置于隔离部件上方；以及栅极切割部件，将栅极堆叠物隔开为第一半导体鳍上方的第一部分及第二半导体鳍上方的第二部分，栅极切割部件的底表面通过栅极堆叠物中的孔洞接触隔离部件。在一些实施例中，半导体结构还包含第三半导体鳍，在远离第一半导体鳍的方向上设置于第二半导体鳍旁；以及虚设栅极切割部件，设置于第二半导体鳍与第三半导体鳍之间，虚设栅极切割部件通过栅极堆叠物与隔离部件隔开。在一些实施例中，第一半导体鳍上方的栅极堆叠物的第一部分与第二半导体鳍上方的栅极堆叠物的第二部分隔开，且第三半导体鳍上方的栅极堆叠物的第三部分接触第二部分。在一些实施例中，栅极堆叠物的顶表面与栅极切割部件的顶表面共平面。在一些实施例中，半导体结构还包含介电帽，位于栅极切割部件上方，介电帽设置于栅极堆叠物的第一部分与第二部分之间。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更加了解本实用新型实施例。本技术领域中技术人员应可理解，且可轻易地以本实用新型实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本实用新型实施例的精神与范围。在不背离本实用新型实施例的精神与范围的前提下，可对本实用新型实施例进行各种改变、置换或修改。

Claims (10)

1.一种半导体结构，其特征在于，包括:
一第一半导体鳍和一第二半导体鳍，各包含设置于一基底上方的多个半导体层的一堆叠物；
一隔离部件，位于该第一半导体鳍与该第二半导体鳍之间，且设置于该基底上方；
一栅极堆叠物，位于该第一半导体鳍与该第二半导体鳍之间，且设置于该隔离部件上方；以及
一栅极切割部件，将该栅极堆叠物隔开为该第一半导体鳍上方的一第一部分及该第二半导体鳍上方的一第二部分，其中该栅极切割部件的底表面通过该栅极堆叠物中的一孔洞接触该隔离部件。
2.如权利要求1所述的半导体结构，其特征在于，还包括:
一第三半导体鳍，在远离该第一半导体鳍的一方向上设置于该第二半导体鳍旁；以及
一虚设栅极切割部件，设置于该第二半导体鳍与该第三半导体鳍之间，其中该虚设栅极切割部件通过该栅极堆叠物与该隔离部件隔开。
3.如权利要求2所述的半导体结构，其特征在于，该第一半导体鳍上方的该栅极堆叠物的一第一部分与该第二半导体鳍上方的该栅极堆叠物的一第二部分隔开，且其中该第三半导体鳍上方的该栅极堆叠物的一第三部分接触该第二部分。
4.如权利要求1至3中任一项所述的半导体结构，其特征在于，该栅极堆叠物的顶表面与该栅极切割部件的顶表面共平面。
5.如权利要求1至3中任一项所述的半导体结构，其特征在于，还包括:
一介电帽，位于该栅极切割部件上方，其中该介电帽设置于该栅极堆叠物的该第一部分与该第二部分之间。
6.如权利要求5所述的半导体结构，其特征在于，该介电帽的顶表面高于该栅极堆叠物的顶表面。
7.如权利要求5所述的半导体结构，其特征在于，该栅极堆叠物的顶表面高于该栅极切割部件的顶表面。
8.如权利要求1至3中任一项所述的半导体结构，其特征在于，该栅极切割部件包含具有一第一宽度的一顶部及具有一第二宽度的一底部，且该第一宽度大于一第二宽度。
9.如权利要求1至3中任一项所述的半导体结构，其特征在于，该栅极切割部件包含一衬垫层及被衬垫层围绕的一填充层。
10.如权利要求9所述的半导体结构，其特征在于，该衬垫层直接接触该隔离部件，且该填充层与该隔离部件隔开。
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