TWI820781B - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

Info

Publication number
TWI820781B
TWI820781B TW111124733A TW111124733A TWI820781B TW I820781 B TWI820781 B TW I820781B TW 111124733 A TW111124733 A TW 111124733A TW 111124733 A TW111124733 A TW 111124733A TW I820781 B TWI820781 B TW I820781B
Authority
TW
Taiwan
Prior art keywords
fin
gate stack
component
dielectric
semiconductor
Prior art date
Application number
TW111124733A
Other languages
English (en)
Other versions
TW202305954A (zh
Inventor
吳明園
林大文
傅依婷
鄭旭傑
焦閔
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202305954A publication Critical patent/TW202305954A/zh
Application granted granted Critical
Publication of TWI820781B publication Critical patent/TWI820781B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)

Abstract

方法包含形成從基底突出的鰭；在基底上方相鄰於鰭形成第一介電部件；在鰭及第一介電部件上方形成包覆層；移除包覆層的一部分，以形成開口，開口暴露第一介電部件。此方法更包含相鄰於包覆層形成第二介電部件，第二介電部件填充開口；在鰭及第二介電部件上方形成虛設閘極堆疊物；在相鄰於虛設閘極堆疊物的鰭中形成源極/汲極部件；以及以金屬閘極堆疊物取代虛設閘極堆疊物和包覆層，第二介電部件分割金屬閘極堆疊物。

Description

半導體結構及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體結構及其形成方法。
積體電路(integrated circuit，IC)產業已經歷了快速成長。在積體電路材料和設計上的技術進步產生了數代積體電路，每一代都比前一代具有更小且更複雜的電路。在積體電路的發展史中，功能密度(即每一晶片區互連的裝置數目)增加，同時幾何尺寸(即製造過程中所產生的最小的組件或線路)縮小。此元件尺寸微縮化的製程提供增加生產效率與降低相關費用的益處。此元件尺寸微縮化也增加了加工和製造積體電路的複雜性。為了實現這些進步，需要在積體電路加工及製造方面取得類似的發展。
積體電路(IC)技術朝更小的技術節點發展，閘極切割部件的尺寸相應縮小，以達到設計尺寸。雖然閘極切割部件的製造方法一般對於其預期目的為足夠的，但是這些方法並非在所有方面都令人滿意。舉例來說，當形成用於閘極切割部件的溝槽時，需要移除多層不同材料，這需要多個蝕刻製程。此外，在較小的技術節點中，溝槽的低深寬比會導致在溝槽中填充閘極切割部件時遇到困難，例如由氣泡引起的填充不完全。因此，需要改善閘極切割部件及其製造方法。
在一些實施例中，提供半導體結構的形成方法，此方法包含形成從基底突出的鰭；在基底上方相鄰於鰭形成第一介電部件；在鰭及第一介電部件上方形成包覆層；移除包覆層的一部分，以形成開口，其中開口暴露第一介電部件；相鄰於包覆層形成第二介電部件，其中第二介電部件填充開口；在鰭及第二介電部件上方形成虛設閘極堆疊物；在相鄰於虛設閘極堆疊物的鰭中形成源極/汲極部件；以及以金屬閘極堆疊物取代虛設閘極堆疊物和包覆層，其中第二介電部件分割金屬閘極堆疊物。
在一些實施例中，提供半導體結構的形成方法，此方法包含在基底上方設置第一鰭及第二鰭，其中第一鰭和第二鰭各包含交替的通道層及非通道層；在基底上方的第一鰭和第二鰭之間形成隔離部件；在第一鰭、第二鰭和隔離部件上方形成包覆層；在隔離部件上方的包覆層中形成開口，進而將包覆層隔開為第一鰭上方的第一部分及第二鰭上方的第二部分；在包覆層的第一部分與第二部分之間形成閘極切割部件，進而填充開口；在第一鰭、第二鰭和閘極切割部件上方形成虛設閘極堆疊物；在相鄰於虛設閘極堆疊物的第一鰭和第二鰭中形成源極/汲極部件；以及以金屬閘極堆疊物取代虛設閘極堆疊物、包覆層及非通道層，其中閘極切割部件將金屬閘極堆疊物截斷為設置於閘極切割部件的兩側上的兩個部分。
在另外一些實施例中，提供半導體結構，半導體結構包含第一半導體鰭和第二半導體鰭，各包含設置於基底上方的半導體層的堆疊物；隔離部件，位於第一半導體鰭與第二半導體鰭之間，且設置於基底上方；閘極堆疊物，位於第一半導體鰭與第二半導體鰭之間，且設置於隔離部件上方；以及閘極切割部件，將閘極堆疊物隔開為第一半導體鰭上方的第一部分及第二半導體鰭上方的第二部分，其中閘極切割部件的底表面通過閘極堆疊物中的孔洞接觸隔離部件。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。舉例來說，在隨後描述中在部件上形成、連接及/或耦接另一部件上可包含兩部件形成為直接接觸之實施例，以及亦可包含額外部件可形成在兩部件之間，使得兩部件可不直接接觸之實施例。此外，為了方便描述圖式中一部件與另一部件的關係，可使用空間相關用語，例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“上方”、“在…之下”、“下方”、“上”、“下”、“頂部”、“底部”等及前述的衍生用語(例如“水平地”、“向下地”、“向上地”等)。空間相關用語用以涵蓋與所描繪之包含部件的裝置不同的方位。
再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，此術語目的在涵蓋包含所描述數字的合理範圍內的數字，例如所描述數字的+/-10%之內或本發明所屬技術領域中具通常知識者可理解的其他數值。舉例來說，術語“約5nm”涵蓋了尺寸範圍從4.5nm至5.5nm。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
本發明實施例一般有關於半導體裝置，且特別有關於積體電路(IC)結構中的記憶體及/或標準邏輯單元中的場效電晶體(field-effect transistors，FETs)，例如三維奈米結構(nanostructure，NS)場效電晶體(或被稱為全繞式閘極場效電晶體(gate-all-around FETs，GAA FETs))。一般來說，奈米結構場效電晶體包含由垂直堆疊奈米片形成的複數個主動區、設置於奈米結構場效電晶體中的源極/汲極(S/D)部件以及設置相鄰於源極/汲極部件且位於奈米片之間的金屬閘極堆疊物。在此配置中，金屬閘極堆疊物透過閘極切割部件截斷(或切割、隔開)，以依據設計需要來控制各個主動區。然而，在一些範例中，當積體電路結構的尺寸越來越小時，閘極切割部件的形成複雜且麻煩。舉例來說，閘極切割部件的形成需要多個蝕刻製程，以移除不同層的材料。此外，溝槽的低深寬比(沿Y方向的寬度:沿Z方向的長度)可能導致氣泡以及閘極切割部件在溝槽中的不完全填充。本發明實施例解決了上述問題。本文包含了多個實施例。不同的實施例可具有不同的優點，且任何實施例未必須要特定的優點。
請參照第1圖，顯示依據本發明實施例的各方面，形成半導體裝置200(此後也可被簡稱為裝置)的方法100的流程圖。方法100僅為範例，且不意圖在將本發明實施例限制在請求項中明確記載的範圍之外。可在方法100之前、期間及之後提供額外的操作，且對於方法100的其他實施例，可取代、消除或移動所描述的一些操作。以下結合第3A到14C-1圖描述方法100，第3A到14C-1圖為在方法100的中間步驟，第2A和2B圖顯示的半導體裝置200的各種俯視平面圖及剖面示意圖。舉例來說，第3A、4A、5A、5A-1、6A、7A、8A、9A、10A、11A、 12A、13A和14A圖為第2A及/或2B圖所示的半導體裝置200的平面俯視圖；第3B、4B、5B、5B-1、6B、6B-1、7B、8B、9B、10B、11B、12B、13B和14B圖為沿第2A及/或2B圖的線BB’截取的半導體裝置200的剖面示意圖；第9C、10C、11C、12C、13C、14C和14C-1圖為沿第2A及/或2B圖的線CC’截取的半導體裝置200的剖面示意圖。
半導體裝置200可為積體電路加工期間製造的中間裝置或中間裝置的一部分，中間裝置可包括靜態隨機存取記憶體(static random access memory，SRAM)及/或其他邏輯電路、被動組件(例如電阻、電容及電感)及主動組件(例如奈米結構場效電晶體、鰭式場效電晶體(fin-like field effect transistors，FinFETs)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor FETs，MOSFETs)、互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極性電晶體、高壓電晶體、高頻電晶體及/或其他電晶體)。在本發明實施例中，半導體裝置200包含一個或多個奈米結構場效電晶體。本發明實施例不限定任何特定數量的裝置或裝置設計或任何特定的裝置配置。可在半導體裝置200中添加額外的部件，且在半導體裝置200的其他實施例中，可取代、修改或消除以下所描述的一些部件。
在操作102及104中，請參照第2A、2B、3A和3B圖，方法100形成半導體裝置200，半導體裝置200包含從半導體基底 (此後也可被簡稱為基底202)突出的三維鰭主動區(此後也可被簡稱為鰭204)，其中隔離部件208(或介電部件)將鰭204隔開。隔離部件208的每個部分由寬度W 1定義，寬度W 1等於兩相鄰鰭204之間的距離，其中寬度W 1為約30nm至約50nm。為了清楚及簡單起見，鰭204的一部分被標註為鰭204A、204B及204C，隔離部件208的一部分被標註為隔離部件208A(位於鰭204A與鰭204B之間)及208B(位於鰭204B與鰭204C之間)。鰭204及隔離部件208的符號本身並不表示它們之間的任何差異。
基底202可包含元素(單一元素)半導體(例如矽(Si)、鍺(Ge)及/或其他合適材料)、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦及/或其他合適材料)、合金半導體(例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或其他合適材料)。基底202可為具有一致組成的單一層材料。替代地，基底202可包含具有適用於積體電路裝置製造的相似或不同組成的多個材料層。
在本實施例中，請參照第2A及3B圖，每個鰭204(包含鰭204A、204B及204C)包含多層結構(multi-layer structure，ML)，多層結構具有垂直堆疊於基底202上方的交替的非通道層205(或犧牲層)及通道層206。硬遮罩207可形成於多層結構上方。在一些實施例中，硬遮罩207具有相同或相似於非通道層205的組成。在一些實施例中，氧化層210可選擇性地形成於硬遮罩207與最頂部通道層206之間。
在本實施例中，非通道層205為被配置在後續加工步驟中移除的犧牲層，進而在通道層206之間提供用於形成金屬閘極堆疊物於其中的開口。每個通道層206可包含半導體材料，例如Si、Ge、SiC、SiGe、GeSn、SiGeSn、SiGeCSn、其他合適的半導體材料或前述之組合，而每個非通道層205具有不同於通道層206的組成。在此一範例中，通道層206可包含元素Si，且非通道層205可包含SiGe。在另一範例中，通道層206可包含元素Si，且非通道層205可包含元素Ge。在本實施例中，通道層206包含元素Si，且非通道層205包含SiGe。在一些範例中，每個鰭204可包含三對到十對的交替非通道層205及通道層206，當然，取決於特定設計需求，也可應用其他配置。
在本實施例中，形成多層結構的步驟包含在一系列磊晶成長製程中交替成長非通道層205及通道層206。磊晶製程可透過化學氣相沉積(chemical vapor deposition，CVD)技術(例如氣相磊晶(vapor-phase epitaxy，VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)及/或電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD))、分子束磊晶、其他合適的選擇性磊晶成長(selective epitaxial growth，SEG)製程或前述之組合來進行。磊晶製程可使用含有合適材料(例如用於非通道層205的Ge)的氣體及/或液體前驅物，這些前驅物與下方基底(例如基底202)的組成反應。在一些範例中，非通道層205和通道層206可形成為奈米片、奈米線或奈米棒。接著，可進行片(或線)釋放製程，以移除非通道層205，以在通道層206之間形成開口，且後續在開口中形成金屬閘極堆疊物，進而提供奈米結構場效電晶體。
在本實施例中，使用一系列光微影和蝕刻製程從多層結構製造鰭204。舉例來說，光微影製程可包含在多層結構上方形成光阻層，以一圖案將光阻層曝光，進行曝光後烘烤製程，以及對曝光的光阻層顯影，以形成圖案化遮罩元件(未顯示)。接著，使用圖案化遮罩元件作為蝕刻遮罩來蝕刻多層結構，進而保留從基底202突出且透過溝槽203隔開的鰭204A、204B和204C。蝕刻製程302可包含乾蝕刻、濕蝕刻、反應性離子蝕刻(reactive ion etching，RIE)、其他合適的製程或前述之組合。之後，使用任何合適製程(例如灰化及/或光阻剝離)從多層結構移除圖案化遮罩元件。
在一些實施例中，硬遮罩207被配置為在後續加工步驟期間保護鰭204(包含鰭204A、204B和204C)，且之後從半導體裝置200移除。在一些實施例中，硬遮罩207具有相似或相同於非通道層205的組成，且包含例如SiGe。在一些實施例中，選擇性的氧化層210包含任何合適材料，例如氧化矽(SiO x，1＜x＜2)。在一些實施例中，硬遮罩207和氧化層210在鰭製造過程期間共同被圖案化。
隔離部件208(包含隔離部件208A和208B)可包含氧化矽(SiO x，1＜x＜2)、四乙氧基矽烷(tetraethylorthosilicate，TEOS)、摻雜氧化矽(例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽酸鹽玻璃(boron-doped silicate glass，BSG)等)、低介電常數介電材料(具有小於氧化矽的介電常數(氧化矽的介電常數為約3.9))、其他合適材料或前述之組合。在一實施例中，隔離部件208透過以任何合適方法將上述介電材料填充於鰭204之間的溝槽203來形成，合適方法例如化學氣相沉積、可流動化學氣相沉積(flowable CVD，FCVD)、旋塗玻璃(spin-on-glass，SOG)、其他合適的方法或前述之組合。之後，介電材料可透過化學機械平坦化/研磨(chemical-mechanical planarization/polishing，CMP)製程及選擇性回蝕刻來平坦化，以形成隔離部件208。在一些實施例中，隔離部件208包含淺溝槽隔離(shallow trench isolation，STI)部件。在一些實施例中，隔離部件208包含單層結構或多層結構。如第3B圖所示，隔離部件208的頂表面暴露於溝槽203中。
在操作106，請參照第4A和4B圖，方法100沿鰭204的側壁及隔離部件208上方形成包覆層209。在一些實施例中，包覆層209具有相似於非通道層205的組成，使得可一起移除包覆層209及非通道層205。在一範例中，包覆層209及非通道層205皆包含矽鍺(SiGe)，但是具有不同鍺濃度，例如包覆層209可具有較高的鍺莫耳比(molar ratio)。在一些實施例中，包覆層209透過以上參照形成多層結構的合適方法磊晶沉積。在替代實施例中，包覆層209順應性沉積而非磊晶成長於半導體裝置200的表面上方作為非晶層，使得包覆層209也形成於隔離部件208上方。在本實施例中，包覆層209形成至厚度t 1在約5nm至約10nm的範圍。包覆層209部分填充溝槽203。在沉積包覆層209之後，每個溝槽203在兩相鄰鰭204之間具有寬度W 2，其中寬度W 2為約10nm至約40nm。
一般來說，閘極切割部件在形成虛設閘極堆疊物之後或形成金屬閘極堆疊物之後形成。在這些情況中，溝槽透過移除虛設閘極堆疊物或金屬閘極堆疊物、設置在其上方的層(例如層間介電(interlayer dielectric，ILD)層)、在鰭及/或基底之間的隔離部件的一部分來形成。接著，閘極切割部件透過在溝槽中填充合適材料來形成。然而，溝槽的形成需要移除多層不同材料，此可涉及多個複雜的蝕刻製程。此外，隨著積體電路裝置的微縮化，溝槽的深寬比變得更大。低深寬比可在形成閘極切割部件於其中時導致問題。舉例來說，氣泡可能在溝槽中，並導致溝槽的不完全填充。本發明實施例解決了這些問題。舉例來說，本發明實施例在形成虛設閘極堆疊物之前形成具有低深寬比的閘極切割部件，進而避免多個蝕刻製程。閘極切割部件設置於鰭之間，並通過鰭的包覆層中的開口接觸隔離部件。本發明實施例的細節以下參照第1圖及第5A至14C-1圖描述。
在操作108，請參照第5A和5B圖，方法100進行蝕刻製程502，以選擇性移除鰭204A與鰭204B之間的包覆層209的一部分，進而形成開口215，並暴露隔離部件208A的一部分。隔離部件208A、包覆層209的垂直部分及包覆層209設置於鰭204上方的水平部分(或如果有的硬遮罩207)保持完整或大致完整。隔離部件208B保持覆蓋在包覆層209下方。開口215將包覆層209隔開(或截斷、分開、切割)為在鰭204A上方的第一部分及在鰭204B和204C上方的第二部分。在一些實施例中，蝕刻製程502包含乾蝕刻製程、反應性離子蝕刻製程或前述之組合。在一些實施例中，可使用光微影來移除包覆層209的一部分。
如第5A和5B圖所示，蝕刻製程移除包覆層209的水平部分的一部分定義的寬度W 3，其中寬度W 3為厚度t 1的約1倍至約2倍，以確保開口215的深寬比適用於填充以下詳細描述的介電材料。每個溝槽203透過頂部的寬度W 2及底部的寬度W 3定義。在一些實施例中，寬度W 3大於寬度W 2的80%，但是小於寬度W 2。如果寬度W 3小於80%，在後續製程中形成的閘極切割部件可能不會穩定地落在隔離部件208A上。在一範例中，寬度W 3在約20nm至約30nm的範圍中。包覆層209的剩下部分分別在隔離部件208A及鰭204A和204B的側壁上方形成L形或倒L形。
第5A-1和5B-1圖顯示第5A和5B圖的替代實施例，其中蝕刻製程502移除在隔離部件208A上方的包覆層209的全部水平部分，進而能夠進一步減少半導體裝置200的尺寸。在此情況中，寬度W 3等於寬度W 2。溝槽203沿Z方向在溝槽203的整個長度中具有一致的寬度W 2。
在操作110，請參照第6A和6B圖，方法100在鰭204A與鰭204B之間的溝槽203的其中一者中形成閘極切割部件211(或介電部件)，進而完全填充開口215和溝槽203。閘極切割部件211被配置為截斷(或隔離、隔開、切割)在以下詳細描述的後續製程中形成的金屬閘極堆疊物。閘極切割部件211的底表面接觸隔離部件208A的頂表面。
在第6B圖顯示的實施例中，閘極切割部件211包含由寬度W 2定義的頂部及由寬度W 3定義的底部。底部形成於開口215中，並切割包覆層209(以及之後形成的金屬閘極堆疊物)。第6B-1圖顯示第6B圖的替代實施例，其中閘極切割部件211由沿Z方向的整個長度上的寬度W 2定義。第6B圖對應至第5B圖顯示的實施例，而第6B-1圖對應至第5B-1圖的實施例。第6B和6B-1圖的實施例之後都經歷相同製程，因此第6B圖的實施例用作範例，以顯示方法100及相關實施例的操作。
閘極切割部件211可包含任何合適材料，例如氧化矽(SiO x，1＜x＜2)、氮化矽(SiN)、碳化矽(SiC)、含氧氮化矽(SiON)、含氧碳化矽(SiOC)、含碳氮化矽(SiCN)、氧化鋁(Al 2O 3)、四乙氧基矽烷(TEOS)、摻雜氧化矽(例如硼磷矽酸鹽玻璃(BPSG)、氟摻雜矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽酸鹽玻璃(BSG)等)、高介電常數介電材料(具有大於氧化矽的介電常數(氧化矽的介電常數為約3.9))、其他合適材料或前述之組合。高介電常數介電材料可包含氧、鑭、鋁、鈦、鋯、鉭、其他合適材料或前述之組合。舉例來說，高介電常數介電材料可包含氧化鉿(HFO 2)、氧化鑭(La 2O 3)、其他高介電常數氧化物材料或前述之組合。在本實施例中，閘極切割部件211包含相同於包含在隔離部件208中的材料。在此一實施例中，閘極切割部件211包含氧化矽。
閘極切割部件211可為單層或多層。在一些實施例中，閘極切割部件211各包含襯墊層213及在組成上不同於襯墊層213的填充層201。在一些實施例中，襯墊層213具有比填充層201更大的密度。在一些實施例中，填充層201具有比襯墊層213更低的介電常數。在一些實施例中，在沉積填充層201之前，襯墊層213沿包覆層209的側壁及隔離部件208A上方順應性形成。襯墊層213可透過任何合適方法形成，例如原子層沉積、化學氣相沉積、其他合適方法或前述之組合。之後，填充層201透過合適方法形成於襯墊層213上方，合適方法例如化學氣相沉積、可流動化學氣相沉積、其他合適的方法或前述之組合。在一些實施例中，半導體裝置200之後透過一個或多個化學機械平坦化/研磨製程來平坦化，以暴露硬遮罩207的頂表面。
虛設閘極切割部件211’(或介電部件)在形成閘極切割部件211的相同製程中形成作為副產物。虛設閘極切割部件211’不截斷或完全截斷在後續製程中形成的金屬閘極堆疊物。然而，需要額外的圖案化製程，以避免在形成閘極切割部件211期間形成虛設閘極切割部件211’。在本實施例中，虛設閘極切割部件211’的頂表面與閘極切割部件211的頂表面共平面，而虛設閘極切割部件211’的底表面在閘極切割部件211的底表面之上。虛設閘極切割部件211’透過包覆層209與隔離部件208B隔開。包覆層209在虛設閘極切割部件211’與隔離部件208B之間為連續的。虛設閘極切割部件211’沿Z方向在整個長度定義為寬度W 2。
虛設閘極切割部件211’包含相同於包含在閘極切割部件211中的材料。相同於閘極切割部件211，虛設閘極切割部件211’可包含一層或多層。在本實施例中，虛設閘極切割部件211’包含襯墊層213’和填充層201’。襯墊層213’和填充層201’在與襯墊層213和填充層201相同的製程中形成。填充層201’具有與填充層201相同的尺寸。填充層201’的頂表面及底表面分別與填充層201的頂表面及底表面共平面。
在操作112，請參照第7A、7B、8A和8B圖，方法100在閘極切割部件211和虛設閘極切割部件211’上方形成介電帽214。為了便於參考，在閘極切割部件211上方的介電帽標註為介電帽214A，而在虛設閘極切割部件211’上方的介電帽標註為介電帽214B，除了本文明確說明之外，不表示兩者之間的差異。如第7A和7B圖所示，方法100先在蝕刻製程702中將閘極切割部件211和虛設閘極切割部件211’的頂部凹陷，以形成溝槽212。蝕刻製程702可包含任何合適製程，例如乾蝕刻製程、濕蝕刻製程、反應性離子蝕刻製程、其他合適的製程或前述之組合。
請參照第8A和8B圖，方法100在製程802中以介電帽214(包含介電帽214A和214B)填充溝槽212。介電帽214縱向平行於鰭204的縱向定向，並且透過包覆層209與鰭204的側壁隔開。在本實施例中，介電帽214相對於閘極切割部件211、虛設閘極切割部件211’和包覆層209具有蝕刻選擇性。在本實施例中，介電帽214(例如介電帽214A)的至少一部分被配置用以為後續形成於鰭204上方的金屬閘極堆疊物提供隔離。換句話說，介電帽214的至少一部分被配置為將金屬閘極堆疊物截斷(或切割、隔開)為多個部分。
在一些實施例中，介電帽214包含氮化矽(SiN)、碳化矽(SiC)、含氧氮化矽(SiON)、含氧碳化矽(SiOC)、含碳氮化矽(SiCN)、氧化鋁(Al 2O 3)、四乙氧基矽烷(TEOS)、摻雜氧化矽(例如硼磷矽酸鹽玻璃(BPSG)、氟摻雜矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽酸鹽玻璃(BSG)等)、高介電常數介電材料(具有大於氧化矽的介電常數(氧化矽的介電常數為約3.9))、其他合適材料或前述之組合。高介電常數介電材料可包含氧、鑭、鋁、鈦、鋯、鉭、其他合適材料或前述之組合。舉例來說，高介電常數介電材料可包含氧化鉿(HFO 2)、氧化鑭(La 2O 3)、其他高介電常數氧化物材料或前述之組合。介電帽214可為單層或多層。在本實施例中，介電帽214各為具有一致組成的單一層結構。
在操作114，請參照第9A、9B和9C圖，方法100在鰭204的通道區、介電帽214和包覆層209上方形成一個或多個虛設閘極堆疊物220。每個虛設閘極堆疊物220可包含設置於選擇性虛設閘極介電層及/或界面層上方的虛設閘極電極(未個別顯示)。在本實施例中，後續以金屬閘極堆疊物取代虛設閘極堆疊物220，金屬閘極堆疊物透過閘極切割部件211及/或介電帽214截斷(或切割)。虛設閘極堆疊物220可透過一系列沉積及圖案化製程形成。舉例來說，虛設閘極堆疊物220可透過在基底202上方沉積多晶矽(poly-Si)層，並後續透過一系列光微影及蝕刻製程將多晶矽層圖案化。為了容納圖案化製程並在後續製造過程期間保護虛設閘極堆疊物220，硬遮罩層(未顯示)可形成於虛設閘極堆疊物220上方。
方法100可在虛設閘極堆疊物220的側壁上形成頂部閘極間隙壁(未顯示)。頂部閘極間隙壁可為單一層結構或多層結構，且可包含氧化矽、SiN、SiC、SiON、SiOC、SiCN、空氣、低介電常數介電材料、高介電常數介電材料(例如氧化鉿(HFO 2)、氧化鑭(La 2O 3)等)、其他合適材料或前述之組合。頂部閘極間隙壁可先透過合適沉積方法(例如化學氣相沉積及/或原子層沉積)在虛設閘極堆疊物220上方沉積介電層，之後以非等向性(例如定向)蝕刻製程(例如乾蝕刻製程)移除介電層的一部分，以在虛設閘極堆疊物220的側壁上保留頂部閘極間隙壁。
接著，方法100移除在鰭204的源極/汲極區中的硬遮罩207和氧化層210的一部分，以暴露最頂部通道層206，而硬遮罩207和氧化層210在虛設閘極堆疊物220下方的部分保持完整。在一些實施例中，硬遮罩207的移除使用包含乾蝕刻、反應性離子蝕刻製程或前述之組合的蝕刻製程。
方法100之後在相鄰於虛設閘極堆疊物220的鰭204中形成源極/汲極凹口(未顯示)。在本實施例中，方法100進行選擇性移除源極/汲極區中的鰭204的一部分的蝕刻製程，而不移除或大致不移除虛設閘極堆疊物220、介電帽214和包覆層209。在一些實施例中，蝕刻製程為使用合適蝕刻劑能夠移除多層結構的Si(即通道層206)和SiGe(即非通道層205)的乾蝕刻或濕蝕刻製程。在非限制性範例中，乾蝕刻劑可為含氯蝕刻劑，含氯蝕刻劑包含Cl 2、SiCl 4、BCl 3、其他含氯氣體或前述之組合。之後，可進行清潔製程，以氫氟酸(HF)溶液或其他合適溶液來清潔源極/汲極凹口。
接著，方法100將源極/汲極凹口中的包覆層209凹陷，使得包覆層209的頂表面在閘極切割部件211的頂表面之下。源極/汲極凹口中的包覆層209的剩下部分用作在後續製程中形成源極/汲極部件的間隙壁。在本實施例中，包覆層209的剩下部分可為L形，且沿閘極切割部件211的側壁及底表面設置。替代地，包覆層209的剩下部分可為U形，且環繞虛設閘極切割部件211’的底部。在一些實施例中，虛設閘極切割部件211’的一部分透過包含乾蝕刻、反應性離子蝕刻製程或前述之組合的蝕刻製程移除。
之後，方法100在暴露於源極/汲極凹口中的非通道層205的側壁上形成內部閘極間隙壁(未顯示)。內部閘極間隙壁可為單一層結構或多層結構，且可包含氧化矽、SiN、SiC、SiON、SiOC、SiCN、空氣、低介電常數介電材料、高介電常數介電材料、氧化鉿(HFO 2)、氧化鑭(La 2O 3)、其他合適材料或前述之組合。在一些實施例中，內部閘極間隙壁具有不同於頂部閘極間隙壁的組成。內部閘極間隙壁的形成步驟包含進行一系列蝕刻及沉積製程。舉例來說，形成內部閘極間隙壁可開始於選擇性移除非通道層205的一部分，而不移除或大致不移除通道層206的一部分，以形成溝槽(未顯示)。非通道層205可透過乾蝕刻製程來蝕刻。後，一個或多個介電層透過合適的方法沉積於溝槽中，合適的方法例如原子層沉積、化學氣相沉積、物理氣相沉積、其他合適方法或前述之組合，之後進行一個或多個蝕刻製程，以移除(即回蝕刻)暴露於源極/汲極凹口中通道層206的表面上所沉積的多餘介電層，進而形成內部閘極間隙壁。
在操作116，請參照第10A、10B和10C圖，方法100在每個源極/汲極凹口中形成源極/汲極部件224。源極/汲極部件224可適用於形成p型場效電晶體(即包含p型磊晶材料)或n型場效電晶體(即包含n型磊晶材料)。p型磊晶材料可包含一個或多個摻雜p型摻雜物(例如硼、鍺、銦、鎵、其他p型摻雜物或前述之組合)的矽鍺的磊晶層(epi SiGe)。n型磊晶材料可包含一個或多個摻雜n型摻雜物(例如砷、磷、其他n型摻雜物或前述之組合)的矽的磊晶層(epi Si)或矽碳的磊晶層(epi SiC)。在一些實施例中，進行一個或多個磊晶製程，以在每個源極/汲極凹口中及內部閘極間隙壁上方成長磊晶材料。舉例來說，方法100可進行相似於參照以上形成多層結構討論的磊晶成長製程。在一些實施例中，磊晶材料透過在磊晶成長製程期間將摻雜物添加至源材料來原位摻雜。在一些實施例中，磊晶材料透過在進行沉積製程之後的離子佈植製程來摻雜。在一些實施例中，之後進行退火製程，以活化源極/汲極部件224中的摻雜物。
之後，請參照第10A、10B和10C圖，方法100在半導體裝置200上方形成層間介電層242，進而填充相鄰虛設閘極堆疊物220之間的空間。層間介電層242可包含氧化矽、四乙氧基矽烷、摻雜氧化矽(例如硼磷矽酸鹽玻璃、氟摻雜矽酸鹽玻璃、磷矽酸鹽玻璃、硼摻雜矽酸鹽玻璃等)、其他合適的介電材料或前述之組合，且可透過合適方法形成，合適方法例如化學氣相沉積、可流動化學氣相沉積、旋塗玻璃、其他合適的方法或前述之組合。之後，方法100進行一個或多個化學機械平坦化/研磨製程，以暴露虛設閘極堆疊物220的頂表面。
方法100也在形成層間介電層242之前，在半導體裝置200上方形成接觸蝕刻停止層(contact etch-stop layer，CESL)(未顯示)，以在後續製造過程期間保護下方組件，例如源極/汲極部件224。接觸蝕刻停止層可包含任何合適的介電材料，例如SiN、SiCN、其他合適材料或前述之組合，且可透過化學氣相沉積、原子層沉積、物理氣相沉積(physical vapor deposition，PVD)、其他合適方法或前述之組合形成。在本實施例中，接觸蝕刻停止層為相對於其圍繞的介電組件提供蝕刻選擇性，以確保防止對這些組件造成意外損壞。
在操作118，請參照第11A、11B和11C圖，方法100在圖案化製程中移除介電帽214的一部分。介電帽214的剩下部分用作閘極切割部件211的延伸，以截斷(或隔開、切割)金屬閘極堆疊物的頂部。介電帽214的圖案化包含光微影製程，以移除虛設閘極堆疊物220的一部分，以形成開口243，進而暴露將移除的介電帽214B。應注意的是，介電帽214B可具有小於光微影製程的線寬限制的尺寸。在這點上，開口243比介電帽214B更寬，以適應介電帽214B的尺寸。介電帽214B可透過乾蝕刻、濕蝕刻或前述之組合移除。虛設閘極堆疊物220的剩下部分在蝕刻製程中用作遮罩。
在操作120，請參照第12A至13C圖，方法100以金屬閘極堆疊物230取代虛設閘極堆疊物220、虛設閘極堆疊物220下方的包覆層209及非通道層205，其中金屬閘極堆疊物230透過閘極切割部件211及介電帽214A隔開。在操作120之前，在一個或多個蝕刻製程中移除硬遮罩207和氧化層210的剩下部分。接著，方法100移除虛設閘極堆疊物220的剩下部分，以形成閘極溝槽；移除暴露於閘極溝槽中的包覆層209，以及從多層結構移除非通道層205，以在通道層206之間形成開口，如第12C圖所示。之後，方法100在閘極溝槽及開口中形成金屬閘極堆疊物230，使得金屬閘極堆疊物230環繞每個通道層206(或與每個通道層206交錯)，如第13A至13C圖所示。
在本實施例中，金屬閘極堆疊物230包含閘極介電層(未個別顯示)及閘極介電層上方的金屬閘極電極(未個別顯示)。閘極介電層可包含高介電常數介電材料，例如HFO 2、La 2O 3、其他合適材料或前述之組合。金屬閘極電極包含至少一功函數金屬層及設置於功函數金屬層上方的塊狀導電層。功函數金屬層可為p型或n型功函數金屬層。例示性功函數金屬層包含TiN、 TaN、 WN、 ZrSi 2、 MoSi 2、 TaSi 2、 NiSi 2、 Ti、 TaAl、 TaAlC、 TiAlN、 TaC、 TaCN、 TaSiN、 Mn、 Zr、其他合適的功函數金屬或前述之組合。塊狀導電層可包含Cu、W、Al、Co、Ru、其他合適的材料或前述之組合。金屬閘極堆疊物230可更包含其他材料層(未顯示)，例如設置於通道層206的表面上的界面層、蓋層、阻障層、其他合適層或前述之組合。金屬閘極堆疊物230的各層可透過各種方法形成，這些方法包含原子層沉積、化學氣相沉積、物理氣相沉積、鍍覆、其他合適的方法或前述之組合。在形成塊狀導電層之後，進行一個或多個化學機械平坦化/研磨製程，以移除形成於層間介電層242的頂表面上的多餘材料，進而將半導體裝置200平坦化。
之後，請參照第14A至14C圖，方法100將金屬閘極堆疊物230凹陷，使得金屬閘極堆疊物230的頂表面在介電帽214A的頂表面之下。介電帽214A和閘極切割部件211共同將凹陷的金屬閘極堆疊物230截斷(或隔開)為金屬閘極堆疊物230A和230B，如第14C圖所示。換句話說，金屬閘極堆疊物230A透過底部的閘極切割部件211及頂部的介電帽214A與金屬閘極堆疊物230B隔開。在一些實施例中，蝕刻製程包含任何合適方法，例如原子層沉積、化學氣相沉積、物理氣相沉積、其他合適的方法或前述之組合。
金屬閘極堆疊物230B環繞虛設閘極切割部件211’，其中金屬閘極堆疊物230B的一部分在虛設閘極切割部件211’上從鰭204B橫跨至鰭204C。金屬閘極堆疊物230B在虛設閘極切割部件211’下方為連續的。虛設閘極切割部件211’透過金屬閘極堆疊物230B與隔離部件208B隔開。換句話說，虛設閘極切割部件211’埋置於金屬閘極堆疊物230B中，且不將金屬閘極堆疊物230B截斷(或切割、隔開)。金屬閘極堆疊物230B在虛設閘極切割部件211’上方及下方的部分確保了金屬閘極堆疊物230B的連接，並減少金屬閘極堆疊物230B的電阻。
在替代實施例中，請參照第1及14C-1圖，可從方法100省略操作112及118，以簡化製造過程。在此情況中，省略形成介電帽214。因此，並沒有將金屬閘極堆疊物230的頂表面凹陷至介電帽214之下及閘極切割部件211的頂表面之上，方法100將金屬閘極堆疊物230的頂表面凹陷至與閘極切割部件211的頂表面共平面。如此一來，在沒有第14C圖所示的介電帽214的幫助下，閘極切割部件211將金屬閘極堆疊物230截斷為金屬閘極堆疊物230A和230B。應注意的是，相似於第5B-1及6B-1圖所示的實施例，第14C-1圖所示的閘極切割部件211由沿Z方向的整個長度的寬度W 2定義。
在操作122，請參照第14A至14C圖，方法100對半導體裝置200進行額外加工步驟。舉例來說，方法100在金屬閘極堆疊物230上方形成介電層272，進而填充閘極溝槽。在一些實施例中，介電層272被配置為在後續製造過程期間提供蝕刻選擇性，後續製造過程例如將層間介電層242圖案化，以在源極/汲極部件224上方形成源極/汲極接觸開口(未顯示)。因此，介電層272具有不同於層間介電層242的組成。在一些實施例中，介電層272包含SiN、SiCN、SiOC、SiON、SiOCN、其他合適材料或前述之組合。介電層272可透過任何合適方法沉積，例如原子層沉積、化學氣相沉積、物理氣相沉積、其他合適的方法或前述之組合。之後，方法100在一個或多個化學機械平坦化/研磨製程中移除形成於層間介電層242上方的介電層272的一部分，進而將半導體裝置200的頂表面平坦化。
額外加工步驟可更包含在源極/汲極部件224上方形成源極/汲極接點228。源極/汲極接點228可包含任何合適的導電材料，例如Co、 W、 Ru、 Cu、 Al、 Ti、 Ni、Au、Pt、Pd及/或其他合適的導電材料。方法100可透過一系列圖案化和蝕刻製程在層間介電層242中形成源極/汲極接觸開口(或溝槽)，之後使用任何合適方法(例如化學氣相沉積、原子層沉積、物理氣相沉積、鍍覆及/或其他合適的製程)在源極/汲極接觸開口中沉積導電材料。在一些實施例中，矽化物層(未顯示)形成於源極/汲極部件224與源極/汲極接點228之間。矽化物層可包含矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、其他合適的矽化物或前述之組合。矽化物層可透過一系列的沉積、熱及蝕刻製程形成於源極/汲極部件224上方。
對半導體裝置200進行的額外製造過程也可包含在半導體裝置200上方形成多層互連(multi-layer interconnect，MLI)結構(未顯示)。多層互連結構可包含各種互連部件，例如設置於介電層(例如蝕刻停止層及層間介電層242)中的導通孔及導線。在一些實施例中，導通孔為被配置為將裝置層級接點的垂直互連部件(例如源極/汲極接點228或閘極接點(未顯示))互連至導線或互連不同導線(導線為水平互連部件)。多層互連結構的蝕刻停止層及層間介電層可具有分別大致相同於參照以上討論的蝕刻停止層及層間介電層242的組成。導通孔及導線可各包含任何合適導電材料，例如Co、 W、 Ru、 Cu、 Al、 Ti、 Ni、Au、Pt、Pd、金屬矽化物或其他合適的導電材料或前述之組合，且可透過一系列圖案化及沉積製程形成。替代地，每個導通孔及導線可額外地包含阻障層，阻障層包括TiN及/或TaN。
雖然不意圖限制，但是本文一個或多個實施例對半導體裝置及其形成方法提供許多優點。舉例來說，本發明實施例提供了形成具有高深寬比的閘極切割部件的方法。閘極切割部件在形成虛設閘極堆疊物之前形成。閘極切割部件設置於兩個鰭之間，並透過在鰭的包覆層中的開口連接至隔離部件。本文方法的實施例可輕易地整合至現有用於製造奈米結構場效電晶體、鰭式場效電晶體及/或其他合適裝置的製程及技術中。
在一方面，本發明實施例提供方法。方法包含形成從基底突出的鰭；在基底上方相鄰於鰭形成第一介電部件；在鰭及第一介電部件上方形成包覆層；移除包覆層的一部分，以形成開口，開口暴露第一介電部件；相鄰於包覆層形成第二介電部件，第二介電部件填充開口；在鰭及第二介電部件上方形成虛設閘極堆疊物；在相鄰於虛設閘極堆疊物的鰭中形成源極/汲極(S/D)部件；以及以金屬閘極堆疊物取代虛設閘極堆疊物和包覆層，第二介電部件分割金屬閘極堆疊物。在一些實施例中，移除包覆層的部分以形成開口的寬度小於第二介電部件的寬度。在一些實施例中，移除包覆層的部分以形成開口的寬度等於第二介電部件的寬度。在一些實施例中，金屬閘極堆疊物具有頂表面與第二介電部件的頂表面共平面。在一些實施例中，此方法更包含在第二介電部件上方形成介電帽，介電帽將金屬閘極堆疊物的頂部隔開。在一些實施例中，此方法更包含在鰭遠離第二介電部件的相對側上設置第三介電部件，第三介電部件設置於沒有開口暴露第一介電部件的包覆層上方，且設置於第三介電部件下方的包覆層在沒有被第三介電部件隔開的情況下透過金屬閘極堆疊物取代。在一些實施例中，金屬閘極堆疊物的一部分設置於第三介電部件上方。
在另一方面，本發明實施例提供半導體結構的形成方法。方法包含在基底上方設置第一鰭及第二鰭，第一鰭和第二鰭各包含交替的通道層及非通道層；在基底上方的第一鰭和第二鰭之間形成隔離部件；在第一鰭、第二鰭和隔離部件上方形成包覆層；在隔離部件上方的包覆層中形成開口，進而將包覆層隔開為第一鰭上方的第一部分及第二鰭上方的第二部分；在包覆層的第一部分與第二部分之間形成閘極切割部件，進而填充開口；在第一鰭、第二鰭和閘極切割部件上方形成虛設閘極堆疊物；在相鄰於虛設閘極堆疊物的第一鰭和第二鰭中形成源極/汲極(S/D)部件；以及以金屬閘極堆疊物取代虛設閘極堆疊物、包覆層及非通道層，閘極切割部件將金屬閘極堆疊物截斷為設置於閘極切割部件的兩側上的兩個部分。在一些實施例中，在包覆層中形成開口的步驟移除了第一鰭與第二鰭之間的包覆層的整個水平部分。在一些實施例中，在包覆層中形成開口的步驟移除了第一鰭與第二鰭之間的包覆層的水平部分的一部分。在一些實施例中，隔離部件包含材料相同於被包含在閘極切割部件中的材料。在一些實施例中，金屬閘極堆疊物具有頂表面與閘極切割部件的頂表面共平面。在一些實施例中，此方法更包含在閘極切割部件上方形成介電帽，介電帽將金屬閘極堆疊物切割為設置於介電帽的兩側的兩部分。在一些實施例中，此方法更包含在基底上方設置第三鰭，第一鰭和第三鰭設置於第二鰭的兩側上；以及在第二鰭與第三鰭之間形成虛設閘極堆疊物，在第三鰭上方的包覆層的第三部分連接至包覆層的第二部分，且在虛設閘極堆疊物下方的金屬閘極堆疊物為連續的。在一些實施例中，金屬閘極堆疊物的一部分橫跨第二鰭、虛設閘極切割部件及第三鰭。
在另一方面，本發明實施例提供半導體結構。半導體結構包含第一半導體鰭和第二半導體鰭，各包含設置於基底上方的半導體層的堆疊物；隔離部件，位於第一半導體鰭與第二半導體鰭之間，且設置於基底上方；閘極堆疊物，位於第一半導體鰭與第二半導體鰭之間，且設置於隔離部件上方；以及閘極切割部件，將閘極堆疊物隔開為第一半導體鰭上方的第一部分及第二半導體鰭上方的第二部分，閘極切割部件的底表面通過閘極堆疊物中的孔洞接觸隔離部件。在一些實施例中，半導體結構更包含第三半導體鰭，在遠離第一半導體鰭的方向上設置於第二半導體鰭旁；以及虛設閘極切割部件，設置於第二半導體鰭與第三半導體鰭之間，虛設閘極切割部件透過閘極堆疊物與隔離部件隔開。在一些實施例中，第一半導體鰭上方的閘極堆疊物的第一部分與第二半導體鰭上方的閘極堆疊物的第二部分隔開，且第三半導體鰭上方的閘極堆疊物的第三部分接觸第二部分。在一些實施例中，閘極堆疊物的頂表面與閘極切割部件的頂表面共平面。在一些實施例中，半導體結構更包含介電帽，位於閘極切割部件上方，介電帽設置於閘極堆疊物的第一部分與第二部分之間。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 102,104,106,108,110,112,114,116,118,120,122:操作 200:半導體裝置 201,201’:填充層 202:基底 203:溝槽 204,204A,204B,204C:鰭 205:非通道層 206:通道層 207:硬遮罩 208,208A,208B:隔離部件 209:包覆層 210:氧化層 211:閘極切割部件 211’:虛設閘極切割部件 212:溝槽 213,213’:襯墊層 214,214A,214B:介電帽 215,243:開口 220:虛設閘極堆疊物 224:源極/汲極部件 228:源極/汲極接點 230,230A,230B:金屬閘極堆疊物 242:層間介電層 272:介電層 302,502,702:蝕刻製程 802:製程 ML:多層結構 t 1:厚度 W 1,W 2,W 3:寬度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖顯示依據本發明各種實施例，製造半導體裝置的例示性方法的流程圖。 第2A圖為依據本發明各種實施例，例示性半導體裝置的一部分的三維透視圖。 第2B圖為依據本發明各種實施例，第2A圖所示的半導體裝置的平面俯視圖。 第3A、4A、5A、5A-1、6A、7A、8A、9A、10A、11A、 12A、13A和14A圖為依據本發明各種實施例，在第1圖顯示的中間階段期間，第2A及/或2B圖所示的半導體裝置的平面俯視圖。 第3B、4B、5B、5B-1、6B、6B-1、7B、8B、9B、10B、11B、12B、13B和14B圖為依據本發明各種實施例，在第1圖顯示的中間階段期間，沿第2A及/或2B圖的線BB’截取的半導體裝置的剖面示意圖。 第9C、10C、11C、12C、13C、14C和14C-1圖為依據本發明各種實施例，在第1圖顯示的中間階段期間，沿第2A及/或2B圖的線CC’截取的半導體裝置的剖面示意圖。
100:方法
102,104,106,108,110,112,114,116,118,120,122:操作

Claims (10)

  1. 一種半導體結構的形成方法，包括：形成從一基底突出的一鰭；在該基底上方相鄰於該鰭形成一第一介電部件；在該鰭及該第一介電部件上方形成一包覆層；移除該包覆層的一部分，以形成一開口，其中該開口暴露該第一介電部件；相鄰於該包覆層形成一第二介電部件，其中該第二介電部件填充該開口；在該鰭及該第二介電部件上方形成一虛設閘極堆疊物；在相鄰於該虛設閘極堆疊物的該鰭中形成一源極/汲極部件；以及以一金屬閘極堆疊物取代該虛設閘極堆疊物和該包覆層，其中該第二介電部件分割該金屬閘極堆疊物。
  2. 如請求項1之半導體結構的形成方法，更包括：在該第二介電部件上方形成一介電帽，其中該介電帽將該金屬閘極堆疊物的頂部隔開。
  3. 如請求項1或2之半導體結構的形成方法，更包括：在該鰭遠離該第二介電部件的一相對側上設置一第三介電部件，其中該第三介電部件設置於沒有開口暴露該第一介電部件的該包覆層上方，且其中設置於該第三介電部件下方的該包覆層在沒有被該第三介電部件隔開的情況下透過該金屬閘極堆疊物取代。
  4. 如請求項3之半導體結構的形成方法，其中該金屬閘極堆疊物的一部分設置於該第三介電部件上方。
  5. 一種半導體結構的形成方法，包括： 在一基底上方設置一第一鰭及一第二鰭，其中該第一鰭和該第二鰭各包含交替的複數個通道層及複數個非通道層；在該基底上方的該第一鰭和該第二鰭之間形成一隔離部件；在該第一鰭、該第二鰭和該隔離部件上方形成一包覆層；在該隔離部件上方的該包覆層中形成一開口，進而將該包覆層隔開為該第一鰭上方的一第一部分及該第二鰭上方的一第二部分；在該包覆層的該第一部分與該第二部分之間形成一閘極切割部件，進而填充該開口；在該第一鰭、該第二鰭和該閘極切割部件上方形成一虛設閘極堆疊物；在相鄰於該虛設閘極堆疊物的該第一鰭和該第二鰭中形成一源極/汲極部件；以及以一金屬閘極堆疊物取代該虛設閘極堆疊物、該包覆層及該複數個非通道層，其中該閘極切割部件將該金屬閘極堆疊物截斷為設置於該閘極切割部件的兩側上的兩個部分。
  6. 如請求項5之半導體結構的形成方法，更包括：在該基底上方設置一第三鰭，其中該第一鰭和該第三鰭設置於該第二鰭的兩側上；以及在該第二鰭與該第三鰭之間形成一虛設閘極堆疊物，其中在該第三鰭上方的該包覆層的一第三部分連接至該包覆層的該第二部分，且其中在該虛設閘極堆疊物下方的該金屬閘極堆疊物為連續的。
  7. 如請求項6之半導體結構的形成方法，其中該金屬閘極堆疊物的一部分橫跨該第二鰭、該虛設閘極切割部件及該第三鰭。
  8. 一種半導體結構，包括：一第一半導體鰭和一第二半導體鰭，各包含設置於一基底上方的複數個半導體層的一堆疊物；一隔離部件，位於該第一半導體鰭與該第二半導體鰭之間，且設置於該基底上方；一閘極堆疊物，位於該第一半導體鰭與該第二半導體鰭之間，且設置於該隔離部件上方；以及一閘極切割部件，將該閘極堆疊物隔開為該第一半導體鰭上方的一第一部分及該第二半導體鰭上方的一第二部分，其中該閘極切割部件的底表面通過該閘極堆疊物中的一孔洞接觸該隔離部件，其中該閘極切割部件包含一襯墊層及被該襯墊層圍繞的一填充層。
  9. 如請求項8之半導體結構，更包括：一第三半導體鰭，在遠離該第一半導體鰭的一方向上設置於該第二半導體鰭旁；以及一虛設閘極切割部件，設置於該第二半導體鰭與該第三半導體鰭之間，其中該虛設閘極切割部件透過該閘極堆疊物與該隔離部件隔開。
  10. 如請求項9之半導體結構，其中該第一半導體鰭上方的該閘極堆疊物的一第一部分與該第二半導體鰭上方的該閘極堆疊物的一第二部分隔開，且其中該第三半導體鰭上方的該閘極堆疊物的一第三部分接觸該第二部分。
TW111124733A 2021-07-16 2022-07-01 半導體結構及其形成方法 TWI820781B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163222538P 2021-07-16 2021-07-16
US63/222,538 2021-07-16
US17/736,898 US20230015372A1 (en) 2021-07-16 2022-05-04 Gate Cut Feature in Semiconductor Devices and Methods of Fabricating the Same
US17/736,898 2022-05-04

Publications (2)

Publication Number Publication Date
TW202305954A TW202305954A (zh) 2023-02-01
TWI820781B true TWI820781B (zh) 2023-11-01

Family

ID=84313957

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111124733A TWI820781B (zh) 2021-07-16 2022-07-01 半導體結構及其形成方法

Country Status (3)

Country Link
US (1) US20230015372A1 (zh)
CN (1) CN218004871U (zh)
TW (1) TWI820781B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200006075A1 (en) * 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for Metal Gate Cut and Structure Thereof
TW202117855A (zh) * 2019-10-29 2021-05-01 台灣積體電路製造股份有限公司 半導體裝置的形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200006075A1 (en) * 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for Metal Gate Cut and Structure Thereof
TW202117855A (zh) * 2019-10-29 2021-05-01 台灣積體電路製造股份有限公司 半導體裝置的形成方法

Also Published As

Publication number Publication date
TW202305954A (zh) 2023-02-01
CN218004871U (zh) 2022-12-09
US20230015372A1 (en) 2023-01-19

Similar Documents

Publication Publication Date Title
TWI637430B (zh) 半導體裝置的形成方法
CN109841619B (zh) 半导体结构切割工艺和由此形成的结构
TWI740522B (zh) 半導體裝置及其形成方法
CN108231893B (zh) 半导体装置及其制造方法
TWI813775B (zh) 半導體裝置及其製造方法
CN110957316A (zh) 半导体装置
US20230387311A1 (en) Isolation structures and methods of forming the same in field-effect transistors
TWI824500B (zh) 半導體結構及其形成方法
US11532502B2 (en) Reducing parasitic capacitance in field-effect transistors
TWI814001B (zh) 半導體結構及其形成方法
TWI820781B (zh) 半導體結構及其形成方法
TWI802402B (zh) 半導體裝置的形成方法
TWI762249B (zh) 半導體結構及其製造方法
US20230068568A1 (en) Gate Isolation Features and Methods of Fabricating the Same in Semiconductor Devices
US11837631B2 (en) Source/drain spacer with air gap in semiconductor devices and methods of fabricating the same
TWI847122B (zh) 半導體結構及其形成方法
CN220021120U (zh) 半导体结构
US20240290850A1 (en) Semiconductor structure with backside self-aligned contact and method for forming same
US20230049938A1 (en) Multi-Gate Field-Effect Transistors And Methods Of Forming The Same
US20230420509A1 (en) Semiconductor device and method of forming the same
CN114927467A (zh) 半导体结构的形成方法
CN116565008A (zh) 半导体器件及其形成方法
CN118841372A (zh) 互补场效应晶体管器件及其形成方法