CN108231893B - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开提供一种半导体装置的制造方法，包括：形成第一鳍状物与第二鳍状物于基板上；沉积隔离材料包围第一鳍状物与第二鳍状物；形成栅极结构沿第一鳍状物与第二鳍状物的侧壁与上表面上；使栅极结构外部的第一鳍状物与第二鳍状物形成凹陷，以形成第一鳍状物中的第一凹陷与第二鳍状物中的第二凹陷；外延生长第一源极/漏极材料，自第一凹陷与第二凹陷凸出；以及外延生长第二源极/漏极材料于第一源极/漏极材料上，其中第二源极/漏极材料生长于第一源极/漏极材料的相对端的最外表面上的速率较生长于第一源极/漏极材料的相对端之间的第一源极/漏极材料的表面上的速率慢，以及其中第二源极/漏极材料相对于第一源极/漏极材料具有较高的掺杂浓度。

Description

半导体装置及其制造方法
技术领域
本公开涉及半导体装置，更具体涉及鳍式场效晶体管(FinFET)装置及其形成方法。
背景技术
当半导体产业朝向纳米技术的工艺节点迈进，以求更高的装置密度、更高的效能、与更低的成本时，在三维设计的开发上，例如鳍式场效晶体管(FinFET)，面临工艺与设计的问题。一般的鳍式场效晶体管具有自基板延伸的薄的垂直鳍状物(或鳍状结构)，其通过例如蚀刻基板的部分硅层而形成。鳍式场效晶体管的沟道形成于此垂直鳍状物中。栅极提供于鳍状物上，例如包覆鳍状物。栅极位于沟道的两侧上，可让栅极自沟道两侧控制沟道。然而，在半导体工艺中实施这些结构与工艺仍属挑战。
发明内容
根据一实施例，本公开半导体装置的制造方法包括：形成第一鳍状物与第二鳍状物于基板上，第二鳍状物邻近第一鳍状物；沉积隔离材料包围第一鳍状物与第二鳍状物，隔离材料的第一部分位于第一鳍状物与第二鳍状物之间，第一鳍状物与第二鳍状物的上部延伸于隔离材料的上表面上；形成栅极结构沿第一鳍状物与第二鳍状物的侧壁与上表面上；使栅极结构外部的第一鳍状物与第二鳍状物形成凹陷，以形成第一鳍状物中的第一凹陷与第二鳍状物中的第二凹陷；外延生长第一源极/漏极材料，自第一鳍状物的第一凹陷凸出，以及自第二鳍状物的第二凹陷凸出；以及外延生长第二源极/漏极材料于第一源极/漏极材料上，其中第二源极/漏极材料生长于第一源极/漏极材料的相对端的最外表面上的速率较生长于第一源极/漏极材料的相对端之间的第一源极/漏极材料的表面上的速率慢，以及其中第二源极/漏极材料相对于第一源极/漏极材料具有较高的掺杂浓度。
根据一实施例，本公开半导体装置的制造方法包括：形成鳍状物于基板上；形成隔离区包围鳍状物，隔离区的第一部分位于相邻鳍状物之间；形成栅极结构于鳍状物上；使与栅极结构相邻的部分鳍状物形成凹陷；以及形成源极/漏极区于栅极结构的相对侧上，源极/漏极区的至少其中之一延伸超过隔离区的第一部分，其中形成源极/漏极区包括：利用第一外延工艺形成第一外延层于鳍状物的凹陷部分上，以及利用不同于第一外延工艺的第二外延工艺形成第二外延层，延伸超过第一外延层，其中第二外延工艺促进相邻第一外延层之间的生长，并抑制最外层外延层上的生长。
根据一实施例，本公开半导体装置包括：第一鳍状物于基板上；第二鳍状物于基板上，第二鳍状物邻近第一鳍状物；隔离区，包围第一鳍状物与第二鳍状物，隔离区的第一部分位于第一鳍状物与第二鳍状物之间；栅极结构，沿第一鳍状物与第二鳍状物的侧壁与上表面上，栅极结构定义沟道区于第一鳍状物与第二鳍状物中；源极/漏极区，于与栅极结构相邻的第一鳍状物与第二鳍状物上，源极/漏极区包括第二外延区于第一外延区上，其中第二外延区的掺杂浓度高于第一外延区的掺杂浓度；以及硅化物，于源极/漏极区上。
附图说明
图1是一例中，一种鳍式场效晶体管(FinFET)的三维立体图。
图2、图3、图4、图5、图6A-图6B、图7A-图7B、图8-图15是根据部分实施例，一种鳍式场效晶体管(FinFET)制造方法中间阶段的剖面示意图。
附图标记说明：
A-A、B-B 剖面线
T1 半导体鳍状物顶部与硅化物层之间的距离
θ 侧壁角度
30 鳍式场效晶体管
32、50 基板
34、62 隔离区
36 鳍状物
38、66 栅极介电物
40、68 栅极
42、44 源极/漏极区
52、56 掩模层(硬掩模)
54 基板的图案化部分
58 冠结构
60、64、81 半导体条状物(半导体鳍状物)
62’ 凹陷隔离区
70 掩模
72 栅极密封间隙子材料
76 凹陷
80 第一外延层
82 气隙
86 第二外延层
88 覆盖层
90 层间介电物
92 硅化物层
94 接触
具体实施方式
下述内容提供的不同实施例可实施本公开的不同结构。特定构件与排列的实施例用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例和/或设置之间具有相同标号的单元之间具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件也可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
根据不同实施例，提供鳍式场效晶体管(FinFET)及其形成方法，并说明形成鳍式场效晶体管的中间阶段。部分实施例讨论采用先栅极(gate-first)工艺形成鳍式场效晶体管。在其他实施例中，也可采用后栅极(gate-last)工艺(有时称为替代栅极工艺)。下述内容也包含实施例的某些变化。本领域普通技术人员应理解，其他所做的改良也属其他实施例的范畴。虽然下述讨论的方法实施例具有特定顺序，但不同的其他方法实施例也可以任何合逻辑的顺序进行，并可包含较少或较多的步骤。
在具体提及所示实施例之前，一般会先提及本公开实施例的某些有利特征及观点。一般而言，本公开半导体装置及其形成方法，提供简易工艺流程，以于鳍式场效晶体管中形成平顶的外延源极/漏极，提升装置效能。此外，此平顶的外延源极/漏极可增加接触着陆区(contact landing area)，降低对源极/漏极区的接触电阻。外延源极/漏极也可包括较高掺杂部分，此也可降低接触电阻，并促进生长于相邻鳍状物上的外延源极/漏极的合并。
图1是以立体图公开鳍式场效晶体管(FinFET)30的一例。鳍式场效晶体管30包括鳍状物36于基板32上。基板32包括隔离区34，且鳍状物36自相邻的隔离区34之间凸起于隔离区34上。栅极介电物38沿鳍状物36的侧壁与上表面上，而栅极40位于栅极介电物38上。源极/漏极区42与44设置于鳍状物36的相对侧中，对应栅极介电物38与栅极40，图1还公开用于后续附图的参考剖面线。剖面线A-A横越鳍式场效晶体管30的沟道、栅极介电物38、与栅极40。剖面线B-B平行于剖面线A-A，且横越源极/漏极区42。为清楚说明，后续附图对应上述参考剖面线。
图2至图15是根据部分实施例，公开鳍式场效晶体管工艺中间阶段的剖面示意图。除了冠结构上的多个鳍状物，图2至图15公开的鳍式场效晶体管与图1中的鳍式场效晶体管30是类似的。图2至图5对应剖面线A-A与剖面线B-B，图6A与图7A对应剖面线A-A，图6B与图7B对应剖面线B-B，图8至图15对应剖面线B-B。
图2公开基板50。基板50可为半导体基板，例如基体半导体、绝缘层上半导体(SOI)基板、或其类似物，其可掺杂n型或p型掺质或未掺杂。基板50可为晶片，例如硅晶片。一般而言，绝缘层上半导体基板包括形成于绝缘层上的半导体材料层。举例来说，绝缘层可为埋入氧化物(BOX)层、氧化硅层、或其类似物。绝缘层位于基板(通常为硅或玻璃基板)上。也可使用其他基板，例如多层或渐变基板(gradient substrate)。在部分实施例中，基板50的半导体材料可包括硅或锗，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的半导体化合物，或包括锗化硅(SiGe)、磷砷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、和/或磷砷化铟镓(GaInAsP)、或上述的组合的合金半导体。
基板50可包括集成电路装置(未图示)。本领域普通技术人员应理解，各种不同的集成电路装置，例如晶体管、二极管、电容、电阻、类似物、或上述的组合，可形成于基板50中和/或于基板50上，以符合鳍式场效晶体管(FinFET)在设计上有关结构与功能的需求。集成电路装置可以任何的适当方法形成。
图2更公开形成掩模层52于基板50上，并利用掩模层52，图案化基板50，以形成基板50的图案化部分54。在部分实施例中，掩模层52为硬掩模，后续可称为硬掩模52。硬掩模52可由氮化硅、氮氧化硅、碳化硅、碳氮化硅、类似物、或上述的组合所形成。
在部分实施例中，基板50的图案化部分54可通过蚀刻基板50(位于图案化掩模层52外部)而形成。上述蚀刻可为任何可接受的蚀刻工艺，例如反应性离子蚀刻(RIE)、中性束蚀刻(NBE)、类似工艺、或上述的组合。上述蚀刻可为各向异性。
图3公开形成冠结构58与其上的半导体条状物60。可形成掩模层56于基板50的图案化部分54上，并对其进行图案化。在部分实施例中，掩模层56为硬掩模，后续可称为硬掩模56。硬掩模56可由氮化硅、氮氧化硅、碳化硅、碳氮化硅、类似物、或上述的组合所形成。
在部分实施例中，冠结构58与半导体条状物60可通过蚀刻硬掩模56中的沟槽以及基板50的图案化部分54而形成。半导体条状物60也可称为半导体鳍状物60。上述蚀刻可为任何可接受的蚀刻工艺，例如反应性离子蚀刻(RIE)、中性束蚀刻(NBE)、类似工艺、或上述的组合。上述蚀刻可为各向异性。
图4公开形成绝缘材料于相邻的半导体条状物60之间，以形成隔离区62。绝缘材料可为氧化物，例如氧化硅、氮化物、类似物、或上述的组合，且可通过高密度等离子体化学气相沉积(HDP-CVD)、可流动化学气相沉积(FCVD，例如将化学气相沉积为主的材料沉积于远端等离子体系统中，并进行后硬化使其转换成另一材料，例如氧化物)、类似方法、或上述的组合而形成。也可使用通过任何可接受工艺所形成的其他绝缘材料。在此实施例中，绝缘材料为通过可流动化学气相沉积(FCVD)工艺形成的氧化硅。于形成绝缘材料之后，可进行回火工艺。再者，于图4中，通过例如化学机械研磨(CMP)的平坦化工艺可移除任何多余的绝缘材料(以及，若存在的硬掩模56)，并使隔离区62的上表面与半导体条状物60的上表面为共平面。
图5公开使隔离区62形成凹陷，例如形成浅沟槽隔离(STI)区。隔离区62形成凹陷，使得半导体条状物60的上部自相邻的隔离区62之间凸起，形成半导体鳍状物64。如图所示，隔离区62的某些部分残留于相邻的半导体鳍状物64之间的冠结构58的顶部上。再者，隔离区62的上表面可包括如图所示的平坦表面、凸面、凹面(例如碟状)、或上述的组合。可通过适当的蚀刻使隔离区62的上表面形成平坦、凸面、和/或凹面。可利用可接受的蚀刻工艺，例如对隔离区62的材料具有选择性的蚀刻工艺，使隔离区62形成凹陷。举例来说，利用
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蚀刻移除化学氧化物，或可使用应用材料SICONI工具、或稀氢氟酸(HF)。
图6A与图6B公开形成栅极结构于部分的半导体鳍状物64上。图6A对应如图1所示的剖面线A-A，图6B对应如图1所示的剖面线B-B。介电层(未图示)形成于半导体鳍状物64与隔离区62上。举例来说，介电层可为氧化硅、氮化硅、上述的多层结构、或类似物，且根据可接受的技术，进行沉积或热生长。在部分实施例中，介电层可为高介电常数的介电材料。在所述多个实施例中，介电层的介电常数大于约7.0，且可包括下述金属的氧化物或硅酸盐：铪(Hf)，铝(Al)，锆(Zr)，镧(La)，镁(Mg)，钡(Ba)，钛(Ti)，铅(Pb)、上述的多层物、或上述的组合。上述介电层的形成方法可包括分子束沉积(MBD)、原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)、或类似方法。
栅极层(未图示)形成于介电层上，而掩模层(未图示)形成于栅极层上。可沉积栅极层于介电层上，并进行平坦化，例如化学机械研磨(CMP)。可沉积掩模层于栅极层上。举例来说，栅极层可由多晶硅所形成，但也可使用其他材料。在部分实施例中，栅极层可包括含金属材料，例如氮化钛(TiN)、氮化钽(TaN)、碳化钽(TaC)、钴(Co)，钌(Ru)，铝(Al)、上述的组合、或上述的多层结构。举例来说，掩模层可由氮化硅或类似物所形成。
于形成上述层后，可采用可接受的光刻与蚀刻技术图案化掩模层，以形成掩模70。通过可接受的蚀刻技术，可将掩模70的图案转移至栅极层与介电层，以形成栅极68与栅极介电物66。栅极68与栅极介电物66覆盖半导体鳍状物64的各别沟道区。栅极80的纵向实质上垂直于各别半导体鳍状物64的纵向。
图7A与图7B公开移除栅极结构外部的半导体鳍状物64。图7A对应如图1所示的剖面线A-A，图7B对应如图1所示的剖面线B-B。栅极结构可作为移除半导体鳍状物64过程中的掩模，使得于半导体鳍状物64、和/或隔离区62中，形成凹陷76。如图所示，于移除半导体鳍状物64后，至少部分的隔离区62残留于相邻的半导体鳍状物64之间冠结构58的上表面。
可通过任何可接受的蚀刻工艺形成凹陷76，例如反应性离子蚀刻(RIE)、中性束蚀刻(NBE)、氢氧化四甲基铵(TMAH)、氢氧化铵、可蚀刻硅且在硅与隔离区62的材料和/或栅极密封间隙子材料(gate seal spacer material)72之间具有良好蚀刻选择性的湿蚀刻剂、类似方法、或上述的组合。蚀刻可为各向异性。在部分实施例中，冠结构58的上表面是露出的，作为凹陷76至少一部分的底表面。
图8公开进一步使位于凹陷76之间的隔离区62(如图7B所示)形成凹陷，以形成凹陷隔离区62’(图8至图15对应如图1所示的剖面线B-B及图7B)。隔离区62形成凹陷，可通过适当的蚀刻，使得凹陷隔离区62’的上表面形成凹面，如图8所示。在部分实施例中，对隔离区62进行蚀刻，使得凹陷隔离区62’于冠结构58的上表面上延伸出特定的高度，或是形成特定的厚度。举例来说，可通过控制蚀刻工艺的期程来控制凹陷隔离区62’的高度或厚度。在部分实施例中，蚀刻隔离区62，使得凹陷隔离区62’于凹面边缘与侧壁之间具有特定侧壁角度θ。于图8所示的插图中显示侧壁角度θ的一例。举例来说，蚀刻隔离区62，使得凹陷隔离区62’具有介于约40度与约80度之间的特定侧壁角度θ，例如约50度的侧壁角度θ。举例来说，可通过控制蚀刻工艺的选择性来控制侧壁角度θ。在部分例中，可选择凹陷隔离区62’的高度、厚度、和/或侧壁角度，以提升源极/漏极区上表面的均匀性(如下所述)。可利用可接受的蚀刻工艺使隔离区62形成凹陷，例如对隔离区62材料具有选择性的蚀刻工艺。上述蚀刻工艺也可为干蚀刻工艺或湿蚀刻工艺。
图9公开形成栅极密封间隙子材料72于凹陷隔离区62’与冠结构58露出的表面上。栅极密封间隙子材料72也可形成于半导体鳍状物64、栅极68与掩模70上，以形成栅极密封间隙子(未图示)。热氧化或沉积工艺可形成栅极密封间隙子材料72。在部分实施例中，栅极密封间隙子材料72可由氮化物所形成，例如，氮化硅、氮氧化硅、碳化硅、碳氮化硅、类似物、或上述的组合。
图10公开蚀刻栅极密封间隙子材料72。可利用各向异性蚀刻工艺，例如干蚀刻工艺，蚀刻栅极密封间隙子材料72，以移除位于栅极结构侧壁外部的部分栅极密封间隙子材料72。残留于栅极结构侧壁上的栅极密封间隙子材料72形成栅极密封间隙子(未图示)。也移除位于凹陷76内的部分栅极密封间隙子材料72。在部分实施例中，部分的栅极密封间隙子材料72残留于凹陷隔离区62’上，如图10所示。残留于凹陷隔离区62’上的部分栅极密封间隙子材料72可具有凹顶面，也如图10所示。在部分实施例中，蚀刻栅极密封间隙子材料72，形成特定形状，例如特定侧壁角度。在部分实施例中，蚀刻栅极密封间隙子材料72，以于凹陷隔离区62’的上表面上延伸出特定高度，或形成特定厚度。在部分实施例中，栅极密封间隙子材料72与凹陷隔离区62’的厚度比可介于约0.3至约0.8之间。在部分例中，凹陷隔离区62’或栅极密封间隙子材料72的厚度或形状将影响形成于凹陷76中的外延源极/漏极区的后续生长(以下将更详细描述)。因此，可选择凹陷隔离区62’或栅极密封间隙子材料72的厚度或形状，以提升后续形成的外延源极/漏极区上表面的均匀性。
图11至图13公开形成源极/漏极区。在部分实施例中，源极/漏极区的形成包括多重、不同的沉积工艺。在部分实施例中，源极/漏极区的形成包括过程中可调整沉积参数的单一沉积工艺。如图11所示，实施第一沉积工艺，通过于凹陷76中外延生长材料，以于凹陷76中形成第一外延层80。可通过例如有机金属化学气相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)、类似方法、或上述的组合的工艺形成第一外延层80。如图11所示，由于凹陷隔离区62’与栅极密封间隙子材料72的阻挡，第一外延层80先垂直生长于凹陷76中，此期间外延层并无水平生长。待完全填满凹陷76后，第一外延层80才同时进行垂直与水平生长，自每一凹陷76凸起。在部分实施例中，第一外延层80的最外表面可实质上为(110)方向。举例来说，上述最外表面可为第一外延层80彼此背离的最外表面，或是第一外延层80相对端上的表面。例如，图11公开第一外延层80相对端上的表面为外表面。在部分实施例中，第一外延层80最外表面之间的表面可包括实质上为(111)方向或(100)方向的表面，或包括(111)方向与(100)方向结合的表面，如图11所示。如图11所示，相邻半导体鳍状物81的第一外延层80可合并形成连续外延层80。尽管在其他情况下，一个或多个相邻的半导体鳍状物81可能不会合并。由于凹陷隔离区62’与栅极密封间隙子材料72的阻挡，于冠结构58上，在第一外延层80的下部与位于冠结构58上的栅极密封间隙子材料72的上表面之间，可能形成气隙82。
在得到的鳍式场效晶体管(FinFET)为n型鳍式场效晶体管的部分示例性实施例中，第一外延层80包括碳化硅(SiC)、磷化硅(SiP)、掺杂磷的碳化硅(SiCP)、或类似物。在得到的鳍式场效晶体管(FinFET)为p型鳍式场效晶体管的替代示例性实施例中，第一外延层80包括锗化硅(SiGe)，且p型掺质可例如为硼或铟。在部分例中，第一外延层80的掺杂浓度可介于约1020cm-3至约1021cm-3之间。在部分实施例中，第一外延层80可于生长时原位掺杂。在其他实施例中，第一外延层80可不掺杂。
如图12所示，实施第二沉积工艺，以形成第二外延层86于第一外延层80上。可通过例如有机金属化学气相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)、类似方法、或上述的组合的工艺形成第二外延层86。第二外延层86可包括碳化硅(SiC)、磷化硅(SiP)、掺杂磷的碳化硅(SiCP)、或类似物。在部分实施例中，利用可使用多重前驱物的选择性外延生长(SEG)形成第二外延层86。举例来说，可利用前驱物形成第二外延层86，此前驱物包括以二氯硅烷(DCS)作为生长前驱物，以及以硅烷和/或盐酸作为蚀刻前驱物。通过调整前驱物比例、形成温度、以及形成压力，第二外延层86可选择性地形成于第一外延层80的相邻半导体鳍状物81之间及之上，而未形成于第一外延层80的最外表面上。举例来说，在部分实施例中，第一外延层80可具有实质上为(110)方向的最外表面，以及最外表面之间实质上为(111)方向或(100)方向的表面。相较于(100)或(111)的结晶方向，选择性外延生长(SEG)工艺可优先蚀刻(110)的结晶方向，因而减少第二外延层86于第一外延层80的最外表面((110)方向)上的生长。在此方法中，第二外延层86于第一外延层80最外表面上的生长速率可低于第二外延层86于第一外延层80其他表面上的生长速率。在部分实施例中，形成第二外延层86的温度可介于约600℃至约750℃之间，压力可介于约10torr至约600torr之间。
在部分例中，选择性生长第二外延层86于相邻半导体鳍状物81之间及之上，可有利于相邻半导体鳍状物81之间的合并，且也可提供源极/漏极区大致平坦或均匀的上表面。在部分例中，如此处所述，大致上平坦的第二外延层86的形成可允许硅化物层92与第二外延层86之间有更佳的电性接触品质(如下描述)。大致上平坦的第二外延层86的形成也可允许鳍式场效晶体管(FinFET)对于工艺变化或工艺缺陷较不生敏感，并可提升工艺再现性。在部分例中，第二外延层86上表面的高度变化可低于约5nm。在部分例中，第二外延层86的上表面可于栅极密封间隙子材料72上方约30nm与约60nm之间，例如于栅极密封间隙子材料72上方约40nm。在部分例中，第二外延层86的上表面可高于半导体鳍状物81的上表面约3nm至约20nm。
在部分实施例中，部分或全部的第二外延层86可较第一外延层80有更高掺杂。例如，部分的第二外延层86的掺杂浓度可介于约1×1021cm-3至约5×1021cm-3之间。在部分实施例中，第二外延层86可于生长时原位掺杂。在部分实施例中，第二外延层86包括具有相对高的磷掺杂的磷化硅(SiP)。在部分例中，通过形成具有相对高掺杂的第二外延层86，可降低后续形成的硅化物的接触电阻(以下将更详细讨论)。在部分实施例中，具有最高掺杂的部分第二外延层86位于相邻的半导体鳍状物81之间。
在部分实施例中，可通过单一、连续的外延工艺，形成第一外延层80与第二外延层86。在其他实施例中，可通过分离工艺形成上述外延层。在利用单一、连续工艺的实施例中，可变化外延工艺的工艺参数(例如工艺气体流量、温度、压力等)，以形成具有不同材料组成的上述结构。举例来说，在外延过程中，在形成第一外延层80的过程中，前驱物的流速可处于第一程度，而当转变欲形成第二外延层86时，前驱物的流速则可调整至第二程度。
如图13所示，形成覆盖层88于第二外延层86与第一外延层80上。覆盖层88可包括例如磷化硅(SiP)、锗化硅(SiGe)、掺杂磷的锗化硅(SiGeP)、或类似物的材料。可通过例如有机金属化学气相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)、类似方法、或上述的组合的工艺形成覆盖层88。在部分实施例中，利用可使用多重前驱物的选择性外延生长(SEG)形成覆盖层88。举例来说，可利用前驱物形成覆盖层88，此前驱物包括以锗烷(GeH4)和/或二氯硅烷(DCS)作为生长前驱物，以及以盐酸作为蚀刻前驱物。在部分实施例中，第二外延层86的上表面大致为平坦，而形成于第二外延层86上的覆盖层88的上表面也大致平坦。
在图14中，沉积层间介电物(ILD)90于图13所述的结构上。层间介电物90由介电材料所形成，例如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、或类似物，且层间介电物90可通过任何适当方法沉积形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、或可流动化学气相沉积(FCVD)。
在图15中，形成接触94穿过层间介电物(ILD)90。形成接触94的开口穿过层间介电物(ILD)90。可利用可接受的光刻及蚀刻技术形成开口。在部分实施例中，在形成开口的过程中，移除至少一部分的覆盖层88，和/或第二外延层86。
之后，可形成硅化物层92于第二外延层86上。在部分实施例中，可通过沉积导电材料，之后，实施回火工艺，形成硅化物层92。导电材料可为例如钛、钴的材料或其他材料。举例来说，包括二硅化钛(TiSi2)的硅化物层92可形成自钛导电材料，或是包括二硅化钴(CoSi2)的硅化物层92可形成自钴导电材料。在部分例中，覆盖层88的部分材料扩散进入硅化物层92。例如，在一例中，覆盖层88包括锗化硅，则硅化物层92可包括自覆盖层88扩散来的锗杂质。在部分例中，覆盖层88中锗的存在，可增加硅化物层92的硅化速率。在部分例中，当锗扩散至硅化物层92中可允许位在硅化物层92与第二外延层86之间源极/漏极接触处的硅化物层92的费米能阶(Fermi level)解钉扎(de-pinning)，此可降低源极/漏极接触的萧特基能障高度(Schottky barrier height)，也可降低源极/漏极接触的接触电阻。
在部分实施例中，如此处所述，形成第二外延层86可允许硅化物层92形成在半导体鳍状物64上更高的高度。通过形成远离半导体鳍状物64的硅化物层92，减少了硅化物层92造成栅极68短路的机会。在此方法中，鳍式场效晶体管(FinFET)，特别是半导体鳍状物64，对于工艺变化或工艺缺陷较不生敏感。在部分实施例中，半导体鳍状物64的顶部与硅化物层92之间的距离T1可介于约5nm至约20nm之间，例如约10nm。
在部分实施例中，使用与硅化物层92相邻的高掺杂第二外延层86，可降低硅化物-外延接触的电阻。在例如硅化物层92与第二外延层86之间的源极/漏极接触的金属-半导体介面中，电阻与位于介面或邻近介面的半导体的掺杂浓度成反比。因此，第二外延层86的较高掺杂浓度可降低鳍式场效晶体管(FinFET)的源极/漏极接触的电阻。以此方式，使用此处所述的高掺杂第二外延层86可降低源极/漏极接触电阻，并可增加鳍式场效晶体管(FinFET)的ION电流，提升鳍式场效晶体管的效率。
在部分例中，形成例如扩散阻挡层、粘着层、或类似物的衬垫(liner)以及导电材料于接触开口中。衬垫可包括钛、氮化钛、钽、氮化钽、或类似物。之后，形成接触94于硅化物层92上的开口内。接触94可包括导电材料，例如铜、铜合金、银、金、钨、铝、镍、或类似物。可实施例如化学机械研磨(CMP)的平坦化工艺，以自层间介电物(ILD)90表面移除多余材料。
虽未图示，但本领域普通技术人员应理解可在图15的结构上实施额外的工艺步骤。举例来说，可形成多种金属层间介电物(IMD)与其对应的金属化物于层间介电物(ILD)90上。再者，可形成穿过覆盖的介电层至栅极68的接触。
再者，在部分实施例中，可使用后栅极工艺(有时称为替代栅极工艺)。在所述多个实施例中，栅极68与栅极介电物66可视为伪结构，将于后续工艺期间被移除，并以主动栅极与主动栅极介电物替代。
如此处所述，使用大致形成于相邻外延鳍状物之间的高掺杂外延层，可增加形成合并的源极/漏极结构的可能性。再者，高掺杂外延层的形成，可使得源极/漏极结构的上表面大致呈现平坦或均匀。高掺杂外延层也可允许硅化物(silicide)的形成是远离鳍状物的，且可降低源极/漏极接触的电阻。
根据一实施例，本公开半导体装置的制造方法包括形成第一鳍状物与第二鳍状物于基板上，第二鳍状物邻近第一鳍状物，沉积隔离材料包围第一鳍状物与第二鳍状物，隔离材料的第一部分位于第一鳍状物与第二鳍状物之间，第一鳍状物与第二鳍状物的上部延伸于隔离材料的上表面上，形成栅极结构沿第一鳍状物与第二鳍状物的侧壁与上表面上，使栅极结构外部的第一鳍状物与第二鳍状物形成凹陷，以形成第一鳍状物中的第一凹陷与第二鳍状物中的第二凹陷，外延生长第一源极/漏极材料，自第一鳍状物的第一凹陷凸出，以及自第二鳍状物的第二凹陷凸出，以及外延生长第二源极/漏极材料于第一源极/漏极材料上，其中第二源极/漏极材料生长于第一源极/漏极材料的相对端的最外表面上的速率较生长于第一源极/漏极材料的相对端之间的第一源极/漏极材料的表面上的速率慢，以及其中第二源极/漏极材料相对于第一源极/漏极材料具有较高的掺杂浓度。在一实施例中，本公开方法还包括使隔离材料的第一部分形成凹陷。在一实施例中，第二源极/漏极材料中具有最高掺杂浓度的部分第二源极/漏极材料横向位于自第一鳍状物的第一凹陷凸出的第一源极/漏极材料与自第二鳍状物的第二凹陷凸出的第一源极/漏极材料之间。在一实施例中，外延生长第二源极/漏极材料包括外延生长磷化硅。在一实施例中，第二源极/漏极材料的掺杂浓度包括磷的浓度。在一实施例中，本公开方法还包括沉积栅极密封间隙子(gateseal spacer)于栅极结构的侧壁上，栅极密封间隙子的第一部分位于第一鳍状物与第二鳍状物之间的隔离材料的第一部分上，栅极密封间隙子的第一部分介于隔离材料的第一部分与第一源极/漏极材料之间。在一实施例中，本公开方法还包括形成覆盖层于第二源极/漏极材料上。在一实施例中，覆盖层包括锗。在一实施例中，本公开方法还包括形成硅化物于第二源极/漏极材料上。在一实施例中，自第一鳍状物的第一凹陷凸出的第一源极/漏极材料与自第二鳍状物的第二凹陷凸出的第一源极/漏极材料形成物理接触。
根据一实施例，本公开半导体装置的制造方法包括形成鳍状物于基板上，形成隔离区包围鳍状物，隔离区的第一部分位于相邻鳍状物之间，形成栅极结构于鳍状物上，使与栅极结构相邻的部分鳍状物形成凹陷，以及形成源极/漏极区于栅极结构的相对侧上。源极/漏极区的至少其中之一延伸超过隔离区的第一部分。形成源极/漏极区包括利用第一外延工艺形成第一外延层于鳍状物的凹陷部分上，以及利用不同于第一外延工艺的第二外延工艺形成第二外延层，延伸超过第一外延层，其中第二外延工艺促进相邻第一外延层之间的生长，并抑制最外层外延层上的生长。在一实施例中，相邻的第一外延层合并。在一实施例中，本公开方法还包括形成覆盖层于第二外延层上。在一实施例中，覆盖层包括锗。在一实施例中，第二外延工艺包括以较第一外延层高的浓度掺杂第二外延层。在一实施例中，第二外延层的上表面为平坦。
根据一实施例，本公开半导体装置包括第一鳍状物于基板上，以及第二鳍状物于基板上，第二鳍状物邻近第一鳍状物。本公开结构也包括隔离区，包围第一鳍状物与第二鳍状物，隔离区的第一部分位于第一鳍状物与第二鳍状物之间。本公开结构也包括栅极结构，沿第一鳍状物与第二鳍状物的侧壁与上表面上，栅极结构定义沟道区于第一鳍状物与第二鳍状物中。本公开结构也包括源极/漏极区，于与栅极结构相邻的第一鳍状物与第二鳍状物上，其中源极/漏极区包括第二外延区于第一外延区上，其中第二外延区的掺杂浓度高于第一外延区的掺杂浓度。本公开结构也包括硅化物，于源极/漏极区上。在一实施例中，第一鳍状物的上表面与硅化物的下表面之间的垂直距离介于约5nm至约20nm之间。在一实施例中，源极/漏极区包括磷化硅(SiP)。在一实施例中，硅化物包括二硅化钛(TiSi2)。
上述实施例的特征有利于本领域普通技术人员理解本公开。本领域普通技术人员应理解可采用本公开作基础，设计并变化其他工艺与结构以完成上述实施例之相同目的和/或相同优点。本领域普通技术人员也应理解，这些等效置换并未脱离本公开的构思与范畴，并可在未脱离本公开的构思与范畴的前提下进行改变、替换、或更动。

Claims (20)

1.一种半导体装置的制造方法，包括：
形成一第一鳍状物与一第二鳍状物于一基板上，该第二鳍状物邻近该第一鳍状物；
沉积一隔离材料包围该第一鳍状物与该第二鳍状物，该隔离材料的一第一部分位于该第一鳍状物与该第二鳍状物之间，该第一鳍状物与该第二鳍状物的上部延伸于该隔离材料的一上表面上；
形成一栅极结构沿该第一鳍状物与该第二鳍状物的侧壁与上表面上；
使该栅极结构外部的该第一鳍状物与该第二鳍状物形成凹陷，以形成该第一鳍状物中的一第一凹陷与该第二鳍状物中的一第二凹陷；
外延生长一第一源极/漏极材料，自该第一鳍状物的该第一凹陷凸出，以及自该第二鳍状物的该第二凹陷凸出，其中该第一源极/漏极材料包括位于该第一源极/漏极材料的相对端的一第一最外表面及一第二最外表面；以及
外延生长一第二源极/漏极材料于该第一源极/漏极材料上，其中该第二源极/漏极材料生长于该第一源极/漏极材料的该第一最外表面上及该第二最外表面上的速率较生长于自该第一最外表面延伸至该第二最外表面的该第一源极/漏极材料的表面上的速率慢，以及其中该第二源极/漏极材料相对于该第一源极/漏极材料具有较高的掺杂浓度且该第二源极/漏极材料位于该第一最外表面与该第二最外表面之间。
2.如权利要求1所述的半导体装置的制造方法，还包括：
使该隔离材料的该第一部分形成凹陷。
3.如权利要求1所述的半导体装置的制造方法，其中该第二源极/漏极材料中具有最高掺杂浓度的一部分横向位于自该第一鳍状物的该第一凹陷凸出的该第一源极/漏极材料与自该第二鳍状物的该第二凹陷凸出的该第一源极/漏极材料之间。
4.如权利要求1至3中任一项所述的半导体装置的制造方法，其中外延生长该第二源极/漏极材料包括外延生长磷化硅。
5.如权利要求4所述的半导体装置的制造方法，其中该第二源极/漏极材料的掺杂浓度包括磷的浓度。
6.如权利要求1至3中任一项所述的半导体装置的制造方法，还包括：
沉积一栅极密封间隙子于该栅极结构的侧壁上，其中该栅极密封间隙子的一第一部分位于该第一鳍状物与该第二鳍状物之间的该隔离材料的该第一部分上，该栅极密封间隙子的该第一部分介于该隔离材料的该第一部分与该第一源极/漏极材料之间。
7.如权利要求1至3中任一项所述的半导体装置的制造方法，还包括：
形成一覆盖层于该第二源极/漏极材料上。
8.如权利要求7所述的半导体装置的制造方法，其中该覆盖层包括锗。
9.如权利要求1至3中任一项所述的半导体装置的制造方法，还包括：
形成一硅化物于该第二源极/漏极材料上。
10.如权利要求1至3中任一项所述的半导体装置的制造方法，其中自该第一鳍状物的该第一凹陷凸出的该第一源极/漏极材料物理接触自该第二鳍状物的该第二凹陷凸出的该第一源极/漏极材料。
11.一种半导体装置的制造方法，包括：
形成多个鳍状物于一基板上；
形成一隔离区包围所述多个鳍状物，该隔离区的一第一部分位于相邻的所述多个鳍状物之间；
形成一栅极结构于所述多个鳍状物上；
凹蚀所述多个鳍状物与该栅极结构相邻的多个部分形成多个凹陷部分；以及
形成多个源极/漏极区于该栅极结构的相对侧上，所述多个源极/漏极区中至少一者延伸于该隔离区的该第一部分之上，其中形成所述多个源极/漏极区的步骤包括：
利用一第一外延工艺，形成多个第一外延层于所述多个鳍状物的所述多个凹陷部分上，其中所述多个第一外延层包括位于所述多个第一外延层的相对端的一第一最外表面及一第二最外表面；以及
利用不同于该第一外延工艺的一第二外延工艺，形成一第二外延层延伸于所述多个第一外延层之上，其中该第二外延工艺促进在相邻的所述多个第一外延层之间所进行的生长，且抑制在最外侧的外延层上所进行的成长，其中该第二外延层位于该第一最外表面与该第二最外表面之间。
12.如权利要求11所述的半导体装置的制造方法，其中相邻的所述多个第一外延层合并。
13.如权利要求11所述的半导体装置的制造方法，还包括：
形成一覆盖层于该第二外延层上。
14.如权利要求13所述的半导体装置的制造方法，其中该覆盖层包括锗。
15.如权利要求11至14中任一项所述的半导体装置的制造方法，其中该第二外延工艺包括以较该第一外延层高的浓度掺杂该第二外延层。
16.如权利要求11至14中任一项所述的半导体装置的制造方法，其中该第二外延层的上表面为平坦。
17.一种半导体装置，包括：
一第一鳍状物于一基板上；
一第二鳍状物于该基板上，该第二鳍状物邻近该第一鳍状物；
一隔离区，包围该第一鳍状物与该第二鳍状物，该隔离区的一第一部分位于该第一鳍状物与该第二鳍状物之间；
一栅极结构，沿着该第一鳍状物与该第二鳍状物的侧壁与上表面，该栅极结构定义多个沟道区于该第一鳍状物和该第二鳍状物中；
一源极/漏极区，于与该栅极结构相邻的该第一鳍状物与和该第二鳍状物上，其中该源极/漏极区自该第一鳍状物延伸至该第二鳍状物，该源极/漏极区包括一第二外延区于一第一外延区上，该第一外延区具有一第一掺杂浓度，该第二外延区具有高于该第一外延区的该第一掺杂浓度的一第二掺杂浓度，其中该第二外延区具有该第二掺杂浓度的一第一部分邻近该第一鳍状物，其中该第二外延区具有该第二掺杂浓度的一第二部分邻近该第二鳍状物，且其中该第二外延区具有该第二掺杂浓度的一第三部分自该第二外延区的该第一部分横向延伸至该第二外延区的该第二部分，且垂直延伸至比该第二外延区的该第一部分或该第二部分更靠近该基板，其中该第一外延 区包括位于该第一外延 区的相对端的一第一最外表面及一第二最外表面，且该第二外延区位于该第一最外表面与该第二最外表面之间；以及
一硅化物，于该源极/漏极区上。
18.如权利要求17所述的半导体装置，其中该第一鳍状物的上表面与该硅化物的下表面之间的垂直距离介于5nm至20nm之间。
19.如权利要求17或18所述的半导体装置，其中该源极/漏极区包括磷化硅。
20.如权利要求17或18所述的半导体装置，其中该硅化物包括二硅化钛。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529862B2 (en) * 2016-11-28 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming semiconductor fin thereof
US11222980B2 (en) * 2019-07-18 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR20210011834A (ko) 2019-07-23 2021-02-02 삼성전자주식회사 반도체 소자
KR20210017167A (ko) 2019-08-07 2021-02-17 삼성전자주식회사 반도체 소자
US11348840B2 (en) 2019-10-30 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11527650B2 (en) * 2019-10-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having a source/drain region with a multi-sloped undersurface
US11862712B2 (en) * 2020-02-19 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of semiconductor device fabrication including growing epitaxial features using different carrier gases
US11532750B2 (en) * 2020-02-27 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11600728B2 (en) * 2020-06-15 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a facet-free source/drain epitaxial structure having an amorphous or polycrystalline layer
US20220051945A1 (en) * 2020-08-13 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded Stressors in Epitaxy Source/Drain Regions
US11688807B2 (en) 2020-10-27 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and methods of forming
US20220246611A1 (en) * 2021-01-29 2022-08-04 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and methods of forming
US20220344162A1 (en) * 2021-04-23 2022-10-27 Tokyo Electron Limited Method of forming a finfet structure
US11688643B2 (en) * 2021-04-30 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437496B1 (en) * 2015-06-01 2016-09-06 Globalfoundries Inc. Merged source drain epitaxy
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8263451B2 (en) * 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US9263339B2 (en) 2010-05-20 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching in the formation of epitaxy regions in MOS devices
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9466696B2 (en) * 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) * 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9368388B2 (en) * 2012-04-13 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for FinFETs
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) * 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9324870B2 (en) * 2013-09-09 2016-04-26 Globalfoundries Inc. Fin field effect transistor including asymmetric raised active regions
US9159833B2 (en) * 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9324713B1 (en) 2015-03-16 2016-04-26 Globalfoundries Inc. Eliminating field oxide loss prior to FinFET source/drain epitaxial growth
KR102251060B1 (ko) * 2015-04-06 2021-05-14 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US9831116B2 (en) 2015-09-15 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETs
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10128337B2 (en) * 2016-06-03 2018-11-13 Applied Materials, Inc. Methods for forming fin structures with desired profile for 3D structure semiconductor applications

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
US9437496B1 (en) * 2015-06-01 2016-09-06 Globalfoundries Inc. Merged source drain epitaxy

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