TWI834733B - 半導體裝置與其形成方法 - Google Patents

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宋學昌
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Abstract

一種半導體裝置的形成方法包括蝕刻半導體鰭片以形成凹槽；以及形成源極/汲極區域於凹槽之中，形成源極/汲極區域包括：在600℃至800℃的溫度下磊晶成長第一半導體材料於凹槽之中，第一半導體材料包括摻雜的矽鍺；以及在300℃至600℃的溫度下順應性地沉積第二半導體材料於第一半導體材料之上，第二半導體材料包括摻雜的矽鍺且與第一半導體材料具有不同的組成。

Description

半導體裝置與其形成方法
本發明實施例係有關於一種半導體裝置的形成方法，且特別有關於一種包括鰭狀場效電晶體(Fin Field-Effect Transistor，FinFET)的半導體裝置的形成方法。
半導體元件使用於各種電子應用之中，例如個人電腦、行動電話、數位相機、及其他電子設備。半導體元件通常以依序沉積絕緣或介電層、導電層、以及半導體層材料於半導體基板之上製造，並使用微影圖案化各材料層以在其上形成電路組件和零件。
半導體工業以持續減少最小部件尺寸而改善了各種電子組件(例如電晶體、二極體、電阻、電容等)的積體密度，其允許在給定的面積中整合更多的組件。然而，當最小部件尺寸減少，出現了其他應解決的問題。
本發明實施例包括一種半導體裝置的形成方法，包括蝕刻半導體鰭片以形成凹槽；以及形成源極/汲極區域於凹槽之中，形成源極/汲極區域包括：在600℃至800℃的溫度下磊晶成長 第一半導體材料於凹槽之中，第一半導體材料包括摻雜的矽鍺；以及在300℃至600℃的溫度下順應性地沉積第二半導體材料於第一半導體材料之上，第二半導體材料包括摻雜的矽鍺且與第一半導體材料具有不同的組成。
50:基板
50N、50P:區域
51:分隔物
52:鰭片
54:絕緣材料
56:淺溝槽隔離區域
58:通道區域
60:虛置介電層
62:虛置閘極層
64:罩幕層
72:虛置閘極
74:罩幕層
80:閘極密封間隔物
86:閘極間隔物
88:凹槽
90:第一源極/汲極層
92:第二源極/汲極層
94:第三源極/汲極層
95:第一源極/汲極層
96:第四源極/汲極層
97:第二源極/汲極層
98、98A、98B:源極/汲極區域
100:第一層間介電層
101:接點蝕刻停止層
102:凹槽
104:閘極介電層
106:閘極電極
106A:襯層
106B:功函數調整層
106C:填充材料
107:區域
110:閘極罩幕
112:第二層間介電層
114:閘極接點
116:源極/汲極接點
118:矽化物
A-A、B-B、C-C:剖面
H1、H2、H3、H4、H5、H6:高度
D1:距離
θ1、θ2、θ3:角度
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。
第1圖係根據一些實施例繪示出鰭狀場效電晶體範例的三維視圖。
第2圖係根據一些實施例繪示出半導體基板的剖面圖。
第3圖係根據一些實施例繪示出形成鰭片的剖面圖。
第4圖係根據一些實施例繪示出形成絕緣材料的剖面圖。
第5圖係根據一些實施例繪示出平坦化絕緣材料的剖面圖。
第6圖係根據一些實施例繪示出形成隔離區域的剖面圖。
第7圖係根據一些實施例繪示出形成虛置介電層、虛置閘極層、以及罩幕層的剖面圖。
第8A及8B圖係根據一些實施例繪示出形成虛置閘極層、罩幕層、以及閘極密封間隔物的剖面圖。
第9A及9B圖係根據一些實施例繪示出形成閘極間隔物的剖面圖。
第10A-10C圖係根據一些實施例繪示出形成凹槽的剖面圖。
第11A及11B圖係根據一些實施例繪示出形成第一源極/汲極層的剖面圖。
第12A及12B圖係根據一些實施例繪示出形成第二源極/汲極層的剖面圖。
第13A及13B圖係根據一些實施例繪示出形成第三源極/汲極層的剖面圖。
第14A及14B圖係根據一些實施例繪示出形成第四源極/汲極層的剖面圖。
第15A及15B圖係根據一些實施例繪示出形成第一源極/汲極層及第二源極/汲極層的剖面圖。
第16A及16B圖係根據一些實施例繪示出形成第一層間介電層的剖面圖。
第17A及17B圖係根據一些實施例繪示出平坦化第一層間介電層、罩幕層、閘極密封間隔物、閘極間隔物的剖面圖。
第18A及18B圖係根據一些實施例繪示出形成凹槽的剖面圖。
第19A-19C圖係根據一些實施例繪示出形成閘極堆疊的剖面圖。
第20A及20B圖係根據一些實施例繪示出形成第二層間介電層的剖面圖。
第21A-21C圖係根據一些實施例繪示出形成閘極接點及源極/汲極接點的剖面圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。
此外，其中可能用到與空間相對用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
不同實施例提供了形成具有增加了鍺及摻質濃度、減少了體積、以及增加了波狀起伏(例如源極/汲極區域頂表面及融合的源極/汲極區域之間凹谷之間增加了高度差)的源極/汲極區域的製程。可以磊晶成長第一源極/汲極層於半導體鰭片中形成的凹槽之中，磊晶成長第二源極/汲極層於第一源極/汲極層之上，順應性地沉積第三源極/汲極層於第二源極/汲極層之上，並順應性地沉積第四源極/汲極層於第三源極/汲極層之上而形成源極/汲極區域。第一源極/汲極層及第二源極/汲極層在溫度約600℃至約800℃之下 成長，且第三源極/汲極層及第四源極/汲極層在溫度約300℃至約600℃之下沉積。根據本發明實施例所製造且包括源極/汲極區域的半導體元件可經歷降低的通道電阻Rch、降低的源極/汲極電阻Rsd、改善的元件效能例如增加的導通電流(Ion)、降低的閘極至汲極電容、降低的電阻電容延遲(RC delay)、以及提高的元件速度。
根據一些實施例，第1圖繪示出鰭狀場效電晶體範例的三維視圖。鰭狀場效電晶體包括鰭片52於基板50之上(例如半導體基板)。淺溝槽隔離(shallow trench isolation，STI)區域56位於基板50之中，且鰭片52突出於相鄰淺溝槽隔離區域56之上及從相鄰淺溝槽隔離區域56之間突出。雖然淺溝槽隔離區域56與基板50分開描述/繪示，在此所使用的用語「基板」可用於僅指基板50或包括淺溝槽隔離區域56的基板50。此外，雖然將鰭片52及基板50繪示為單一連續材料，鰭片52及/或基板50可包括單一材料或複數材料。在本文中，鰭片52指的是從相鄰淺溝槽隔離區域56之間延伸的部分。
閘極介電層104沿著鰭片52的側壁，並位於其頂表面之上，以及閘極電極106位於閘極介電層104之上。源極/汲極區域98相對於閘極介電層104及閘極電極106位於鰭片52的相對側。第1圖更繪示出後續圖式中所使用的參考剖面。剖面A-A沿著閘極電極106的縱軸，且在例如垂直於鰭狀場效電晶體的源極/汲極區域98之間電流的方向。剖面B-B垂直於剖面A-A，並沿著鰭片52的縱軸，且在例如鰭狀場效電晶體的源極/汲極區域98之間電流的方向。剖面C-C平行於剖面A-A，且延伸穿過鰭狀場 效電晶體的源極/汲極區域。為清楚起見，後續圖式參見這些參考剖面。
在此所討論的一些實施例是在使用後閘極(gate-last)製程所形成的鰭狀場效電晶體之上下文中討論。在其他實施例中，可使用前閘極(gate-first)製程。此外，一些實施例考慮了使用於平面元件例如平面場效電晶體的方面。例如，此處討論的場效電晶體可於環形振盪器(ring-oscillator)元件中使用。
根據一些實施例，第2至21C圖繪示出製造鰭狀場效電晶體中間階段的剖面圖。第2至7圖繪示出第1圖中所繪示的參考剖面A-A，除了多鰭片/鰭狀場效電晶體之外。第8A、9A、10A、16A、17A、18A、19A、20A、及21A圖繪示出沿第1圖中所繪示的參考剖面A-A，且第8B、9B、10B、11A、12A、13A、14A、15A、16B、17B、18B、19B、19C、20B、及21B圖繪示出沿第1圖中所繪示的類似剖面B-B，除了多鰭片/鰭狀場效電晶體之外。第10C、11B、12B、13B、14B、及21C圖繪示出沿第1圖中所繪示的參考剖面C-C於p型金屬氧化物半導體區域中，且第15B圖繪示出沿第1圖中所繪示的參考剖面C-C於n型金屬氧化物半導體區域中，除了多鰭片/鰭狀場效電晶體之外。
在第2圖中，提供了基板50。基板50可為半導體基板，例如塊材半導體、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板、或其相似物、其可為摻雜的(例如以p型或n型摻質)或未摻雜的。基板50可為晶圓例如矽晶圓。一般來說，絕緣體上覆半導體基板為半導體材料膜層形成於絕緣層之上。絕緣層可為例如埋藏氧化物(buried oxide，BOX) 層、氧化矽層、或其相似物。提供絕緣層於基板之上，通常為矽或玻璃基板。亦可使用其他基板例如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium antimonide)；合金半導體包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP、或上述之組合。
基板50具有區域50N及區域50P。區域50N可形成n型元件，例如n型金屬氧化物半導體電晶體，例如n型鰭狀場效電晶體。區域50P可形成p型元件，例如p型金屬氧化物半導體電晶體，例如p型鰭狀場效電晶體。區域50N可與區域50P物理性分離(例如以所繪示的分隔物51)，且任何數目的元件部件(例如其他主動元件、摻雜的區域、隔離區域等)可位於區域50N及區域50P之間。
在第3圖中，形成鰭片52於基板50之中。鰭片52為條狀半導體。在一些實施例中，在基板50中蝕刻溝槽以形成鰭片52於基板50之中。蝕刻可為可接受的蝕刻製程例如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、其相似製程、或上述之組合。蝕刻可為非等向性的。雖然在第3圖中將鰭片52繪示為具有線性邊緣，鰭片52可具有圓形邊緣或任何其他適合的形狀。
可以任何合適的方法圖案化鰭片52。例如，可使用一或多道微影製程圖案化鰭片52，包括雙重圖案化或多重圖案化 製程。一般而言，雙重圖案化或多重圖案化製程結合了微影及自對準製程，允許創造的圖案具有例如比使用單一直接微影製程可得的截距還小的截距。舉例而言，在一實施例中，使用微影製程在基板50上形成並圖案化犧牲層。使用自對準製程在圖案化的犧牲層旁形成間隔物。接著移除犧牲層，且餘留的間隔物或心軸可接著用以圖案化鰭片52。
在第4圖中，形成絕緣材料54於基板50之上，且於相鄰鰭片52之間。絕緣材料54可為氧化物例如氧化矽、氮化物、其相似物、或上述之組合，並可以高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動化學氣相沉積(flowable CVD，FCVD)(例如在遠距電漿系統中沉積基於化學氣相沉積的材料並於後固化，使其轉換為另一種材料，例如氧化物)、其相似方法、或上述之組合形成。可使用任何可接受的製程以形成其他絕緣材料。在所繪示的實施例中，絕緣材料54為可流動化學氣相沉積製程所形成的氧化矽。一旦形成了絕緣材料54，可進行退火製程。在一實施例中，形成絕緣材料54使得多餘的絕緣材料54覆蓋鰭片52。雖然絕緣材料54繪示為單層，一些實施例可利用多層。例如，在一些實施例中，可首先沿著基板50及鰭片52的表面形成襯層(未分別繪示)。之後，可形成例如上述的填充材料於襯層之上。
在第5圖中，對絕緣材料54施以移除製程以移除鰭片52上多餘的絕緣材料54。在一些實施例中，可利用平坦化製程例如化學機械研磨(chemical mechanical polish，CMP)、回 蝕製程、上述之組合、或其相似製程。平坦化製程露出鰭片52使得在完成平坦化製程之後，鰭片52及絕緣材料54的頂表面齊平。
在第6圖中，凹蝕絕緣材料54以形成淺溝槽隔離(shallow trench isolation，STI)區域56。凹蝕絕緣材料54使得區域50N及區域50P中的鰭片52上部突出於相鄰淺溝槽隔離區域56之間。此外，淺溝槽隔離區域56的頂表面可具有如圖所示的平坦表面、凸表面、凹表面(例如碟形)、或上述之組合。使用合適的蝕刻，淺溝槽隔離區域56的頂表面可形成為平坦的、突出的、及/或凹陷的。可使用可接受的蝕刻製程凹蝕隔離區域56，例如對絕緣材料54的材料具選擇性的蝕刻製程(例如相較於鰭片52的材料，以較快速度蝕刻絕緣材料54的材料)。例如，可使用以合適的蝕刻製程例如使用稀釋氫氟酸(dilute hydrofluoric，dHF)移除化學氧化物。
關於第2至6圖所描述的製程僅為可如何形成鰭片52的一範例。在一些實施例中，可以磊晶成長製程形成鰭片52。例如，可於基板50的頂表面上形成介電層，並且溝槽可蝕穿介電層以露出下方的基板50。可在溝槽中磊晶成長同質磊晶結構，以及可凹蝕介電層，使得同質磊晶結構突出於介電層以形成鰭片52。此外，在一些實施例中，鰭片52可使用異質磊晶結構。例如，可凹蝕第5圖中的鰭片52，且可磊晶成長與鰭片52不同的材料於凹蝕的鰭片52之上。在這樣的實施例中，鰭片52包括除了凹蝕的材料之外，還有位於凹蝕的材料之上的磊晶成長材料。在另一個實施例中，形成介電層於基板50的頂表面之上，且溝槽可蝕穿介電層。可使用與基板50不同的材料磊晶成長異質磊晶結構於溝槽之中， 且可凹蝕介電層使得異質磊晶結構突出於介電層以形成鰭片52。在一些磊晶成長同質磊晶或異質磊晶結構的實施例中，可在成長時原位摻雜磊晶成長材料，雖然可一併使用原位以及佈植摻雜，其可省卻先前或後續的佈植。
更進一步而言，在區域50N(例如n型金屬氧化物半導體區域)中磊晶成長與在區域50P(例如p型金屬氧化物半導體區域)中不同的材料可能是有益處的。在不同實施例中，鰭片52的上部可以矽鍺(SixGe1-x，x可介於0與1之間)、碳化矽、純的或是大抵是純的鍺、III-V族化合物半導體、II-VI族化合物半導體、或其相似物形成。例如，用於形成III-V族化合物半導體的可用材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、及其相似物。
此外在第6圖中，可形成合適的井區(未分別繪示)於鰭片52及/或基板50之中。在一些實施例中，可形成p型井區於區域50N之中，以及可形成n型井區於區域50P之中。在一些實施例中，形成p型井區或n型井區在區域50N及區域50P兩者之中。
在具有不同井區類型的實施例中，可使用光阻或其他罩幕(未繪示)達成區域50N及區域50P不同的佈植步驟。例如，可形成光阻於區域50N中的鰭片52及淺溝槽隔離區域56之上。圖案化光阻以露出基板50的區域50P，例如p型金屬氧化物半導體區域。可使用旋轉技術形成光阻，且可使用可接受的微影技術圖案化。一旦圖案化了光阻，在區域50P中進行n型雜質佈植，且光阻可作為罩幕以大抵上避免n型雜質佈植入區域50N，例如n型金 屬氧化物半導體區域。n型雜質可為磷(phosphorus)、砷(arsenic)、銻(antimony)、或其相似物，佈植於區域中至濃度相等或小於1018原子/cm3，例如從約1017原子/cm3至約1018原子/cm3。在佈植之後，以例如可接受的灰化製程移除光阻。
在佈植區域50P之後，形成光阻於在區域50P中的鰭片52及淺溝槽隔離區域56之上。圖案化光阻以露出基板50的區域50N，例如n型金屬氧化物半導體區域。可使用旋轉技術形成光阻，且可使用可接受的微影技術圖案化。一旦圖案化了光阻，可在區域50N中進行p型雜質佈植，且光阻可作為罩幕以大抵上避免p型雜質佈植入區域50P，例如p型金屬氧化物半導體區域。p型雜質可為硼、BF2、銦(indium)、或其相似物，佈植於區域中至濃度相等或小於1018原子/cm3，例如從約1017原子/cm3至約1018原子/cm3。在佈植之後，以例如可接受的灰化製程移除光阻。
在佈植區域50N及區域50P之後，可進行退火以活化佈植的p型及/或n型雜質。在一些實施例中，可於成長時原位摻雜磊晶鰭片的成長材料，雖然可一併使用原位以及佈植摻雜，其可省卻佈植。
在第7圖中，形成虛置介電層60於鰭片52之上。虛置介電層60可為例如氧化矽、氮化矽、上述之組合、或其相似物，且可以根據可接受的技術沉積或熱成長。形成虛置閘極層62於虛置介電層60之上，並且形成罩幕層64於虛置閘極層62之上。可沉積虛置閘極層62於虛置介電層60之上，且接著以例如化學機械研磨的製程平坦化。可沉積罩幕層64於虛置閘極層62之上。虛置閘極層62可為導電材料且可選自包括非晶矽、多晶矽 (polycrystalline-silicon，polysilicon)、多晶矽鍺(poly-crystalline silicon-germanium，poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、金屬、及其相似物的族群。可以物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、濺鍍沉積、或其他本領域已知並用於沉積導電材料的技術沉積虛置閘極層62。虛置閘極層62可由對於蝕刻隔離區域(例如淺溝槽隔離區域56)具有高蝕刻選擇比的其他材料製成。罩幕層64可包括例如SiN、SiON、或其相似物。在此範例中，形成單一虛置閘極層62及單一罩幕層64跨越區域50N及區域50P。值得注意的是，僅為了說明的目的，虛置介電層60繪示為僅覆蓋鰭片52。在一些實施例中，可沉積虛置介電層60使得虛置介電層60覆蓋淺溝槽隔離區域56，延伸於虛置閘極層62及淺溝槽隔離區域56之間。
第8A至21C圖繪示出製造實施例元件的各附加步驟。第8A至21C圖繪示出任一區域50N及區域50P之中的部件。例如，第8A至16B圖中所繪示的結構可適用於區域50N及區域50P兩者。每個圖式所附的文字中描述了區域50N及區域50P的結構中的差異(若有的話)。
在第8A及8B圖中，可使用可接受的微影及蝕刻技術圖案化罩幕層64(見第7圖)以形成罩幕層74。罩幕層74的圖案可接著以可接受的蝕刻技術轉移至虛置閘極層62以形成虛置閘極72。在一些實施例中(未分別繪示)，亦可以可接受的蝕刻技術轉移罩幕層74的圖案至虛置介電層60。虛置閘極72覆蓋鰭片52的各通道區域58。罩幕層74的圖案可用以物理性分離每一虛置閘極 72與鄰近的虛置閘極72。虛置閘極72的長度方向大抵垂直於各鰭片52的長度方向。
進一步在第8A及8B圖中，可形成閘極密封間隔物80於虛置閘極72、罩幕層74、及/或鰭片52露出的表面上。可使用熱氧化或沉積接著非等向性蝕刻以形成閘極密封間隔物80。
在形成閘極密封間隔物80之後，可進行輕摻雜源極/汲極(lightly doped source/drain，LDD)區域佈植。在不同元件類型的實施例中，類似於上述第6圖中所討論的佈植，可形成罩幕例如光阻於區域50N之上，同時露出區域50P，且可佈植合適類型(例如p型)的雜質於區域50P中露出的鰭片52之中。接著可移除罩幕。隨後，可形成罩幕例如光阻於區域50P之上，同時露出區域50N，且可佈植合適類型(例如n型)的雜質於區域50N中露出的鰭片52之中。接著可移除罩幕。n型雜質可為先前討論的任何n型雜質，且p型雜質可為先前討論的任何p型雜質。輕摻雜源極/汲極區域可具有約1015原子/cm3至約1016原子/cm3的雜質濃度。可使用退火以活化佈植的雜質。
在第9A及9B圖中，沿虛置閘極72及罩幕層74的側壁在閘極密封間隔物80之上形成閘極間隔物86。可以順應性地沉積絕緣材料且接著非等向性地蝕刻絕緣材料來形成閘極間隔物86。閘極間隔物86的絕緣材料可為氮化矽、SiCN、上述之組合、或其相似物。
第10A-14B圖繪示出在區域50P中鰭片52中形成源極/汲極區域98A的各步驟。如第10A-14B圖所繪示，可使用多步驟磊晶沉積製程形成區域50P中的源極/汲極區域98A。如第 10A-10C圖所繪示，可以遮蔽區域50N例如n型金屬氧化物半導體區域來形成區域50P例如p型金屬氧化物半導體區域之中的源極/汲極區域98A，並蝕刻區域50P中鰭片52的源極/汲極區域以形成鰭片52中的凹槽88。
在第11A及11B圖中，在凹槽88中磊晶成長第一源極/汲極層90。第一源極/汲極層90可包括任何可接受的材料，例如適合p型鰭狀場效電晶體的。例如，在鰭片52包括矽的實施例中，區域50P中的第一源極/汲極層90可包括在通道區域58中施加壓縮應變的材料，例如SiGe、SiGeB、Ge、GeSn、或其相似物。在一些實施例中，第一源極/汲極層90可包括矽鍺，其具有約百分之20至約百分之40的鍺原子百分比。
可使用成長時原位摻雜以摻質佈植第一源極/汲極層90，或使用與前述形成輕摻雜源極/汲極區域製程類似的製程，接著退火。第一源極/汲極層90可具有小於約5x1020原子/cm3的雜質濃度。摻質可包括p型摻質例如硼、BF2、銦、或其相似物。
第一源極/汲極層90成長於溫度約600℃至約800℃，例如約700℃之下，以及壓力約5Torr至約50Torr，例如約25Torr之下。第一源極/汲極層90成長為時約10秒至約200秒，例如約100秒。可由前驅氣體例如矽烷(silane)、二矽烷(disilane)、二氯矽烷(dichlorosilane)、鍺烷(germane)、四氯化鍺(germanium tetrachloride)、上述之組合、或其類似物磊晶成長第一源極/汲極層90。第一源極/汲極層90具有介於約1nm至約10nm，例如約5nm的厚度。如第11A及11B圖所繪示，第一源極/汲極層90可具有刻面。
在第12A及12B圖中，磊晶成長第二源極/汲極層92於凹槽88中第一源極/汲極層90之上。第二源極/汲極層92可包括任何可接受的材料，例如適合p型鰭狀場效電晶體的。例如，第二源極/汲極層92可包括在通道區域58中施加壓縮應變的材料，例如SiGe、SiGeB、Ge、GeSn、或其相似物。在一些實施例中，第二源極/汲極層92可包括矽鍺，其具有約百分之40至約百分之50的鍺原子百分比。
可使用成長時原位摻雜以摻質佈植第二源極/汲極層92，或使用與前述形成輕摻雜源極/汲極區域製程類似的製程，接著退火。第二源極/汲極層92可具有大於約6x1020原子/cm3的雜質濃度。摻質可包括p型摻質例如硼、BF2、銦、或其相似物。
第二源極/汲極層92成長於溫度約600℃至約800℃，例如約700℃之下，以及壓力約5Torr至約50Torr，例如約25Torr之下。第二源極/汲極層92成長為時約100秒至約600秒，例如約500秒。可由前驅氣體例如矽烷、二矽烷、二氯矽烷、鍺烷、四氯化鍺、上述之組合、或其類似物磊晶成長第二源極/汲極層92。第二源極/汲極層92具有少於25nm或少於40nm，例如約20nm的厚度。如第12A及12B圖所繪示，第二源極/汲極層92可具有刻面。雖然在第12A及12B圖中所繪示的第二源極/汲極層92未融合，在一些實施例中，刻面可造成鄰近的第二源極/汲極層92融合。
在第13A及13B圖中，順應性地沉積第三源極/汲極層94於凹槽88之中第二源極/汲極層92之上。可使用順應性製程例如化學氣相沉積(chemical vapor deposition，CVD)、原 子層沉積(atomic layer deposition，ALD)、或其相似製程沉積第三源極/汲極層94。第三源極/汲極層94可包括任何可接受的材料，例如適合p型鰭狀場效電晶體的。例如，第三源極/汲極層94可包括在通道區域58中施加壓縮應變的材料，例如SiGe、SiGeB、Ge、GeSn、或其相似物。在一些實施例中，第三源極/汲極層94可包括矽鍺，其具有約百分之60至約百分之80的鍺原子百分比。
在一些實施例中，可以選擇性沉積製程形成第三源極/汲極層94。例如，可以選擇性化學氣相沉積製程或其相似製程沉積第三源極/汲極層94。在代表性實施例中可使用蝕刻氣體(例如SiH2Cl2、HCl、或相似氣體)以控制第二源極/汲極層92的矽鍺區域以及虛置介電層60、閘極間隔物86、閘極密封間隔物80、及罩幕層74的介電表面之間的選擇性成長。在其他實施例中，可分別進行沉積和蝕刻製程，或以其他方式分開控制。例如，可進行磊晶沉積製程非選擇性成長第三源極/汲極層94，接著以蝕刻步驟從虛置介電層60、閘極間隔物86、閘極密封間隔物80、及罩幕層74的介電表面移除所沉積的材料以維持選擇性。
可使用沉積時原位摻雜以摻質佈植第三源極/汲極層94，或使用與前述形成輕摻雜源極/汲極區域製程類似的製程，接著退火。第三源極/汲極層94可具有大於約8x1020原子/cm3的雜質濃度。摻質可包括p型摻質例如硼、BF2、銦、或其相似物。
第三源極/汲極層94沉積於溫度約300℃至約600℃，例如約450℃之下，以及壓力大於約20Torr，例如約50Torr之下。用以形成第三源極/汲極層94的低溫高壓製程造成第三源極/汲極層94順應性地形成於第二源極/汲極層92之上。如 第13B圖所繪示，其可避免第三源極/汲極層94在鄰近的鰭片52之間的(100)平面中成長，使得在鄰近的鰭片52之間的第三源極/汲極層94的融合部分形成凹谷。沉積第三源極/汲極層94為時約100秒至約300秒，例如約200秒。可由前驅氣體例如矽烷、二矽烷、二氯矽烷、鍺烷、四氯化鍺、上述之組合、或其類似物磊晶成長第三源極/汲極層94。第三源極/汲極層94具有大於20nm，例如約30nm的厚度。如第13A及13B圖所繪示，第三源極/汲極層94可具有從鰭片52相應表面凸起的表面，並且可具有刻面。此外，如第13B圖所繪示，用以形成第三源極/汲極層94的順應性製程可造成鄰近的第三源極/汲極層94融合。
在第14A及14B圖中，順應性地沉積第四源極/汲極層96於第三源極/汲極層94之上以形成包括第一源極/汲極層90、第二源極/汲極層92、第三源極/汲極層94、及第四源極/汲極層96的源極/汲極區域98A。可使用順應性製程例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、或其相似製程沉積第四源極/汲極層96。第四源極/汲極層96可包括任何可接受的材料，例如適合p型鰭狀場效電晶體的。例如，第四源極/汲極層96可包括在通道區域58中施加壓縮應變的材料，例如SiGe、SiGeB、Ge、GeSn、或其相似物。在一些實施例中，第四源極/汲極層96可包括矽鍺，其具有小於約百分之40的鍺原子百分比。
在一些實施例中，可以選擇性沉積製程形成第四源極/汲極層96。例如，可以選擇性化學氣相沉積製程、選擇性原子層沉積製程、或其相似製程沉積第四源極/汲極層96。在代表性實 施例中可使用蝕刻氣體(例如SiH2Cl2、HCl、或相似氣體)以控制第三源極/汲極層94的矽鍺區域以及虛置介電層60、閘極間隔物86、閘極密封間隔物80、及罩幕層74的介電表面之間的選擇性成長。在其他實施例中，可分別進行沉積和蝕刻製程，或以其他方式分開控制。例如，可進行磊晶沉積製程非選擇性成長第四源極/汲極層96，接著以蝕刻步驟從虛置介電層60、閘極間隔物86、閘極密封間隔物80、及罩幕層74的介電表面移除所沉積的材料以維持選擇性。
可使用沉積時原位摻雜以摻質佈植第四源極/汲極層96，或使用與前述形成輕摻雜源極/汲極區域製程類似的製程，接著退火。第四源極/汲極層96可具有大於約1x1020原子/cm3的雜質濃度。摻質可包括p型摻質例如硼、BF2、銦、或其相似物。
第四源極/汲極層96沉積於溫度約300℃至約600℃，例如約450℃之下。沉積第四源極/汲極層96為時約10秒至約200秒，例如約100秒。第四源極/汲極層96具有小於10nm，例如約5nm的厚度。可由前驅氣體例如矽烷、二矽烷、二氯矽烷、鍺烷、四氯化鍺、上述之組合、或其類似物磊晶成長第四源極/汲極層96。如第14A及14B圖所繪示，第四源極/汲極層96可具有從鰭片52相應表面凸起的表面，並且可具有刻面。
第四源極/汲極層96可為犧牲層或蝕刻停止層。例如，如以下關於第19B圖將更詳細討論的，在形成用於形成源極/汲極接點116的開口的蝕刻製程期間，第四源極/汲極層96可保護第三源極/汲極層94。
如第14A圖所繪示，鰭片52頂表面與鰭片52底部之間的高度H1大於約40nm。鰭片52頂表面與源極/汲極區域98A底表面之間的高度H2大於約40nm。源極/汲極區域98A頂表面與鰭片52頂表面之間的高度H3大於約3nm。如第14B圖所繪示，鄰近的源極/汲極區域98A可融合。源極/汲極區域98A頂表面與源極/汲極區域98A間的凹谷之間的高度H4大於約5nm。源極/汲極區域98A內刻面底表面與鰭片52底部之間的高度H5大於約25nm。源極/汲極區域98A外刻面底表面與鰭片52底部之間的高度H6大於約20nm。為了限制第一源極/汲極層90及第二源極/汲極層92的橫向成長，以及控制源極/汲極區域98A的臨界尺寸，源極/汲極區域98A的高度H5和高度H6可更大。鄰近鰭片52內表面之間的距離D1大於5nm。源極/汲極區域98A之間凹谷的相交刻面之間的角度θ1小於約90度。源極/汲極區域98A頂表面的相交刻面之間的角度θ2小於約90度。在最外側表面的相交刻面之間的角度θ3大於約90度。
根據上述的實施例所形成的源極/汲極區域98A在參考剖面C-C中可具有波狀輪廓(例如可增加高度H4以及減少角度θ1及角度θ2)，其可增加源極/汲極區域98A以及後續形成的源極/汲極接點116之間的接點面積(參照第19B圖於下討論)，並減少源極/汲極阻值Rsd。源極/汲極區域98A亦可具有減少的體積，其降低了閘極至汲極電容Cgd。此外，源極/汲極區域98A可具有更大的鍺以及摻質離子(例如硼)濃度，其增加了施加在各通道區域58的應力，降低了通道電阻Rch，降低了源極/汲極阻值Rsd，改善了元件效能Ion，減少電阻電容延遲、並提高了元件速度。
在第15A及15B圖中，形成源極/汲極區域98B於區域50N中的鰭片52中。源極/汲極區域98B可以習用的方法形成。可以遮蔽區域50P例如p型金屬氧化物半導體區域來形成區域50N例如n型金屬氧化物半導體區域之中的源極/汲極區域98B，並蝕刻區域50P中鰭片52的源極/汲極區域以形成鰭片52中的凹槽(未分別繪示)。接著，磊晶成長區域50N中的第一源極/汲極層95於凹槽之中。順應性地形成第二源極/汲極層97於第一源極/汲極層95之上，使用製程例如化學氣相沉積、原子層沉積、或相似製程，且作為犧牲層或蝕刻停止層，類似於上述的第四源極/汲極層96。源極/汲極區域98B包括第一源極/汲極層95與第二源極/汲極層97的結合。源極/汲極區域98B可包括任何可接受的材料，例如適合n型鰭狀場效電晶體的。例如，若鰭片52為矽，區域50N中的源極/汲極區域98B可包括在通道區域58中施加拉伸應變的材料，例如SiC、SiCP、SiP、或其相似物。區域50N中的源極/汲極區域98B可具有從鰭片52相應表面凸起的表面，並且可具有刻面。
可以摻質佈植源極/汲極區域98B及/或鰭片52以形成源極/汲極區域，類似於前述形成輕摻雜源極/汲極區域製程類似的製程，接著退火。源極/汲極區域可具有約1019cm-3至約1021cm-3的雜質濃度。源極/汲極區域98B的n型雜質可為前述所討論的任何摻質。在一些實施例中，可在成長時原位摻雜源極/汲極區域98B。
由於用以形成區域50N中源極/汲極區域98B的磊晶製程，源極/汲極區域98B的上表面具有刻面，其橫向延伸於鰭片52的側壁之外。在一些實施例中，如第15B圖所繪示，這些刻 面造成相同鰭狀場效電晶體的鄰近源極/汲極區域98B融合。在其他實施例中(未分別繪示)，在完成磊晶製程之後，鄰近源極/汲極區域98B維持分離。
如第14A及15A圖所繪示，源極/汲極區域98A和源極/汲極區域98B的主要表面可在剖面A-A中具有(100)平面的晶面。如第14B及15B圖所繪示，源極/汲極區域98A和源極/汲極區域98B的主要表面可在剖面B-B中具有(111)平面的晶面。
在16A及16B圖中，沉積第一層間介電層100於第14A-15B圖所繪示的結構之上。可以介電材料形成第一層間介電層100，且可以任何合適的方法，例如化學氣相沉積、電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)、或可流動化學氣相沉積形成。介電材料可包括磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼摻雜的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、或其相似物。可使用以任何可接受的製程形成其他絕緣材料。在一些實施例中，接點蝕刻停止層(contact etch stop layer，CESL)101位於第一層間介電層100和源極/汲極區域98A及98B、罩幕層74、及閘極間隔物86之間。接點蝕刻停止層101可包括介電材料例如氮化矽、氧化矽、氮氧化矽、或其類似物，具有與其上的第一層間介電層100的材料不同的蝕刻率。
在第17A及17B圖中，可進行平坦化製程例如化學機械研磨以使第一層間介電層100的頂表面與虛置閘極72或罩幕層74的頂表面齊平。平坦化製程亦可移除虛置閘極72上的罩幕 層74，以及沿著罩幕層74側壁的部分閘極密封間隔物80及閘極間隔物86。在平坦化製程之後，虛置閘極72、閘極密封間隔物80、閘極間隔物86、及第一層間介電層100的頂表面齊平。因此，透過第一層間介電層100露出虛置閘極72的頂表面。在一些實施例中，可保留罩幕層74，在此情況下平坦化製程使第一層間介電層100的頂表面與罩幕層74的頂表面齊平。
在第18A及18B圖中，在蝕刻步驟中移除虛置閘極72和如果存在的罩幕層74，因此形成了凹槽102。亦可移除虛置介電層60在凹槽102中的部分。在一些實施例中，僅移除了虛置閘極72，且保留了虛置介電層60並從凹槽102露出。在一些實施例中，在晶粒的第一區域(例如核心邏輯區域)中從凹槽102移除虛置介電層60，並在晶粒的第二區域(例如輸入/輸出區域)中保留虛置介電層60。在一些實施例中，以非等向性乾蝕刻製程移除虛置閘極72。例如，蝕刻製程可包括使用反應氣體選擇性蝕刻虛置閘極72而不蝕刻第一層間介電層100或閘極間隔物86的乾蝕刻製程。每一凹槽102露出各鰭片52的通道區域58。每一通道區域58位於相鄰的源極/汲極區域98A及源極/汲極區域98B對之間。在移除時，當蝕刻虛置閘極72時可使用虛置介電層60作為蝕刻停止層。在移除虛置閘極72之後，可接著可選地移除虛置介電層60。
在第19A及19B圖中，形成閘極介電層104及閘極電極106以形成替換閘極。第19C圖繪示出第19B圖的區域107的詳細視圖。順應性地沉積閘極介電層104於凹槽102之中，例如在鰭片52的頂表面及側壁之上，以及閘極密封間隔物80/閘極間隔物86的側壁之上。亦可在第一層間介電層100的頂表面上形成閘 極介電層104。根據一些實施例，閘極介電層104包括氧化矽、氮化矽、或其多層。在一些實施例中，閘極介電層104包括高介電常數介電材料，且在這些實施例中，閘極介電層104具有大於約7.0的介電常數，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、或上述之組合的金屬氧化物或矽化物。閘極介電層104的形成方法可包括分子束沉積(molecular beam deposition，MBD)、原子層沉積、電漿增強化學氣相沉積、及其相似方法。在保留部分虛置介電層60於凹槽102中的實施例中，閘極介電層104包括虛置介電層60的材料(例如SiO2)。
閘極電極106分別位於閘極介電層104之上，並填充凹槽102的其餘部分。閘極電極106可包括含金屬材料例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、上述之組合、或上述之多層。例如，雖然在第19B圖中繪示為單層閘極電極106，如第19C圖所繪示，閘極電極106可包括任何數目的襯層106A、任何數目的功函數調整層106B、以及填充材料106C。在填充閘極電極106之後，可進行平坦化製程例如化學機械研磨以移除閘極介電層104以及閘極電極106材料的多餘部分，其多餘部分位於第一層間介電層100的頂表面之上。閘極電極106及閘極介電層104材料的餘留部分於是形成所得的鰭狀場效電晶體的替代閘極。閘極電極106及閘極介電層104統稱為「閘極堆疊」。閘極與閘極堆疊可沿鰭片52的通道區域58的側壁延伸。
在區域50N及區域50P中可同時發生形成閘極介電層104，使得每一區域中閘極介電層104以相同材料形成，以及可同時發生形成閘極電極106，使得每一區域中閘極電極106以相 同材料形成。在一些實施例中，在每一區域中閘極介電層104可以不同製程形成，使得閘極介電層104可為不同材料，及/或在每一區域中閘極電極106可以不同製程形成，使得閘極電極106可為不同材料。當使用不同製程時，可使用不同遮蔽步驟遮蔽並露出合適的區域。
在第20A及20B圖中，沉積第二層間介電層112於第一層間介電層100之上。在一些實施例中，第二層間介電層112為可流動的膜層，以可流動化學氣相沉積方法形成。在一些實施例中，以介電材料例如磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或其相似物形成，且可以任何適合的方法例如化學氣相沉積及電漿增強化學氣相沉積沉積。根據一些實施例，如第20A及20B圖中所繪示，在形成第二層間介電層112之前，凹蝕閘極堆疊(包括閘極介電層104以及相對應於其上的閘極電極106)，從而在閘極堆疊正上方以及閘極間隔物86相對部分之間形成凹槽。閘極罩幕110包括一或多層介電材料，例如氮化矽、氮氧化矽、或其相似物，填充於凹槽之中，接著平坦化製程以移除介電材料延伸於第一層間介電層100之上的多餘部分。後續形成的閘極接點114(第21A-21C圖)穿透閘極罩幕110，以接觸凹蝕的閘極電極106的頂表面。
根據一些實施例，在第21A-21C圖中，透過第二層間介電層112及第一層間介電層100形成閘極接點114及源極/汲極接點116。透過第一層間介電層100、第二層間介電層112、以及第四源極/汲極層96或第二源極/汲極層97(未分別繪示)形成源極/汲極接點116開口，以及透過第二層間介電層112及閘極罩 幕110形成閘極接點114開口。可使用可接受的微影和蝕刻技術形成開口。形成襯層例如擴散阻障層、附著層、或其相似層、以及導電材料於開口之中。襯層可包括鈦、氮化鈦(titanium nitride)、鉭(tantalum)、氮化鉭(tantalum nitride)、或其相似物。導電材料可為銅(copper)、銅合金、銀(silver)、金(gold)、鎢(tungsten)、鈷(cobalt)、鋁(aluminum)、鎳(nickel)、或其相似物。可進行平坦化製程例如化學機械研磨以從第二層間介電層112的表面移除多餘的材料。餘留的襯層及導電材料在開口中形成源極/汲極接點116及閘極接點114。如第21B及21C圖所繪示，可進行退火製程以在源極/汲極區域98A與源極/汲極接點116之間的界面以及源極/汲極區域98B與源極/汲極接點116之間的界面形成矽化物118。源極/汲極接點116物理性且電性耦接至源極/汲極區域98A及源極/汲極區域98B，且閘極接點114物理性且電性耦接至閘極電極106。可在不同製程中或在相同製程中形成源極/汲極接點116及閘極接點114。雖然繪示為在相同剖面中形成，應理解的是，每一源極/汲極接點116及閘極接點114可於不同剖面中形成，其可避免接點短路。
如上所述，源極/汲極區域98A可具有增加的波狀起伏(例如源極/汲極區域98A頂表面與融合的源極/汲極區域98A之間凹谷之間增加的高度差)、減少的體積、以及增加的鍺及摻雜離子的濃度。包括源極/汲極區域98A的半導體元件具有降低的通道電阻Rch、降低的源極/汲極電阻Rsd、改善的元件效能Ion、降低的閘極至汲極電容、降低的電阻電容延遲、以及提高的元件速度。
根據一實施例，一方法包括蝕刻一或多個半導體鰭片以形成一或多個凹槽；以及形成源極/汲極區域於一或多個凹槽之中，形成源極/汲極區域包括：在600℃至800℃的溫度下磊晶成長第一半導體材料於一或多個凹槽之中，第一半導體材料包括摻雜的矽鍺；以及在300℃至600℃的溫度下順應性地沉積第二半導體材料於第一半導體材料之上，第二半導體材料包括摻雜的矽鍺且與第一半導體材料具有不同的組成。在一實施例中，一或多個凹槽包括第一凹槽及第二凹槽，在磊晶成長第一半導體材料時，第一凹槽中的第一半導體材料與第二凹槽中的第一半導體材料融合。在一實施例中，第一半導體材料包括矽鍺，其具有百分之40至50的鍺原子百分比以及大於6 x 1020原子/cm3的硼濃度。在一實施例中，一或多個凹槽包括第一凹槽及第二凹槽，在順應性地沉積第二半導體材料時，第一凹槽上的第二半導體材料與第二凹槽上的第二半導體材料融合。在一實施例中，第二半導體材料包括矽鍺，其具有百分之60至80的鍺原子百分比以及大於8 x 1020原子/cm3的硼濃度。在一實施例中，第一半導體材料在壓力5Torr至50Torr下磊晶成長，以及第二半導體材料在壓力大於20Torr下順應性地沉積。在一實施例中，磊晶成長第一半導體材料包括在一或多個凹槽中磊晶成長第一半導體層，第一半導體層具有1nm至10nm的厚度，第一半導體層包括20至40原子百分比的鍺濃度，第一半導體層包括小於5 x 1020原子/cm3的硼摻質濃度；以及磊晶成長第二半導體層於第一半導體層之上且接觸第一半導體層，第二半導體層具有小於25nm的厚度，第二半導體層包括40至50原子百分比的鍺濃度，第二半導體層包括大於6 x 1020原子/cm3的硼摻質濃度。 在一實施例中，沉積第二半導體材料包括順應性地沉積第三半導體層於第二半導體層之上，且接觸第二半導體層，第三半導體層具有大於20nm的厚度，第三半導體層包括60至80原子百分比的鍺濃度，第三半導體層包括大於8 x 1020原子/cm3的硼摻質濃度；以及順應性地沉積第四半導體層於第三半導體層之上且接觸第三半導體層，第四半導體層具有小於10nm的厚度，第四半導體層包括小於40原子百分比的鍺濃度，第四半導體層包括大於1 x 1020原子/cm3的硼摻質濃度。
根據另一個實施例，一裝置包括鰭片從基板延伸；閘極堆疊位於鰭片之上，至少一源極/汲極區域位於鄰近閘極堆疊的鰭片之中，至少一源極/汲極區域包括第一源極/汲極材料，具有30至50原子百分比的鍺濃度且具有小於30nm的厚度；以及第二源極/汲極材料位於第一源極/汲極材料之上，第二源極/汲極材料具有50至80原子百分比的鍺濃度且具有大於10nm的厚度；以及源極/汲極接點接觸至少一源極/汲極區域。在一實施例中，第一源極/汲極材料包括第一源極/汲極層以及第二源極/汲極層位於第一源極/汲極層之上，第一源極/汲極層具有30至40原子百分比的鍺濃度且具有1至10nm的厚度，第二源極/汲極層具有40至50原子百分比的鍺濃度且具有小於25nm的厚度。在一實施例中，第一源極/汲極層具有小於5 x 1020原子/cm3的摻質離子濃度，第二源極/汲極層具有大於6 x 1020原子/cm3的摻質離子濃度，以及第二源極/汲極材料具有大於8 x 1020原子/cm3的摻質離子濃度。在一實施例中，裝置更包括第三源極/汲極材料於第二源極/汲極材料之上，第三源極/汲極材料具有小於40原子百分比的鍺濃度且具有小於 10nm的厚度，在一實施例中，裝置更包括源極/汲極接點延伸穿過第三源極/汲極材料以物理性接觸第二源極/汲極材料。在一實施例中，至少一源極/汲極區域包括第一源極/汲極區域以及第二源極/汲極區域，且第一源極/汲極區域的第一源極/汲極材料與第二源極/汲極區域的第一源極/汲極材料融合。在一實施例中，至少一源極/汲極區域包括第一源極/汲極區域以及第二源極/汲極區域，且第一源極/汲極區域的第二源極/汲極材料與第二源極/汲極區域的第二源極/汲極材料融合。在一實施例中，第二源極/汲極材料包括第一源極/汲極區域及第二源極/汲極區域之間的凹谷，以及第一源極/汲極區域最高表面與凹谷之間所測得的第一高度大於5nm。
根據又一個實施例，一方法包括蝕刻鰭片以形成第一開口，鰭片從基板延伸；形成源極/汲極區域於第一開口之中，形成源極/汲極區域包括在壓力5Torr至50Torr下磊晶成長第一半導體材料於第一開口之中，第一半導體材料具有小於5 x 1020原子/cm3的摻質離子濃度；在壓力5Torr至50Torr之下磊晶成長第二半導體材料於第一半導體材料之上，第二半導體材料具有大於6 x 1020原子/cm3的摻質離子濃度；以及在壓力小於20Torr之下順應性地沉積第三半導體材料於第二半導體材料之上，第三半導體材料具有大於8x 1020原子/cm3的摻質離子濃度；形成層間介電質於源極/汲極區域之上；蝕刻層間介電質以形成第二開口露出第三半導體材料；以及形成源極/汲極接點延伸穿過第二開口以接觸第三半導體材料。在一實施例中，此方法更包括在壓力小於20Torr之下順應性地沉積第四半導體材料於第三半導體材料之上，第四半導體材料具有大於1 x 1020原子/cm3的摻質離子濃度。在一實施例中，源 極/汲極區域包括第一源極/汲極區域及第二源極/汲極區域，在磊晶成長第二半導體材料之後第一源極/汲極區域與第二源極/汲極區域融合。在一實施例中，第一源極/汲極區域與第二源極/汲極區域包括刻面，以及第一源極/汲極區域的第一刻面與和第一刻面相交的第二源極/汲極區域的第二刻面之間的角度小於90度。
前述內文概述了許多實施例的特徵部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，且並非所有優點都已於此詳加說明。
50:基板
52:鰭片
56:淺溝槽隔離區域
80:閘極密封間隔物
86:閘極間隔物
90:第一源極/汲極層
92:第二源極/汲極層
94:第三源極/汲極層
96:第四源極/汲極層
98A:源極/汲極區域
H4、H5、H6:高度
D1:距離
θ1、θ2、θ3:角度

Claims (10)

  1. 一種半導體裝置的形成方法，包括：蝕刻一或多個半導體鰭片以形成一或多個凹槽；以及形成源極/汲極區域於該一或多個凹槽之中，其中形成該源極/汲極區域包括：在600℃至800℃的一溫度下磊晶成長一第一半導體材料於該一或多個凹槽之中，該第一半導體材料包括摻雜的矽鍺；以及磊晶成長一第二半導體材料於該第一半導體材料上，該第二半導體材料包括摻雜的矽鍺且與該第一半導體材料具有一不同的組成；在300℃至600℃的一溫度下順應性地沉積一第三半導體材料於該第二半導體材料之上，該第三半導體材料包括摻雜的矽鍺且與該第二半導體材料具有一不同的組成，其中沉積該第三半導體材料的步驟包括：順應性沉積一第一半導體層於該第二半導體材料上並接觸該第二半導體材料；以及在沉積該第一半導體層時，輸送一蝕刻氣體，順應性沉積一第四半導體材料於該第三半導體材料上，該第四半導體材料包括摻雜的矽鍺且與該第三半導體材料具有一不同的組成，其中該第一半導體材料的最頂點低於該第三半導體材料的最底點與該第四半導體材料的最底點，且其中該第一半導體材料、該第二半導體材料、該第三半導體材料、與該第四半導體材料包括晶面。
  2. 如請求項1之半導體裝置的形成方法，其中該一 或多個凹槽包括一第一凹槽及一第二凹槽，其中在磊晶成長該第二半導體材料時，該第一凹槽上的第二半導體材料與第二凹槽上的第二半導體材料融合。
  3. 如請求項2之半導體裝置的形成方法，其中該第二半導體材料包括矽鍺，其具有百分之40至50的鍺原子百分比以及大於6 x 1020原子/cm3的硼濃度。
  4. 一種半導體裝置，包括：一鰭片，從一基板延伸；一閘極堆疊，位於該鰭片之上；至少一源極/汲極區域位於鄰近該閘極堆疊的該鰭片之中，該至少一源極/汲極區域包括：一第一源極/汲極材料，具有30至50原子百分比的鍺濃度且具有小於30nm的厚度；以及一第二源極/汲極材料，位於該第一源極/汲極材料之上，該第二源極/汲極材料具有50至80原子百分比的鍺濃度且具有大於10nm的厚度，其中該第二源極/汲極材料的頂表面的相交晶面之間的一第一角度小於90度，但大於該第一源極/汲極材料的上表面的相交晶面之間的一第二角度，其中該第一角度高於該第二角度並與該第二角度重疊；以及一源極/汲極接點，接觸該至少一源極/汲極區域。
  5. 如請求項4之半導體裝置，其中該第一源極/汲極材料包括一第一源極/汲極層以及一第二源極/汲極層位於該第一源極/汲極層之上，該第一源極/汲極層具有30至40原子百分比的鍺濃度且具有1至10nm的厚度，該第二源極/汲極層具有40 至50原子百分比的鍺濃度且具有小於25nm的厚度。
  6. 如請求項5之半導體裝置，其中該第一源極/汲極層具有小於5 x 1020原子/cm3的摻質離子濃度，該第二源極/汲極層具有大於6 x 1020原子/cm3的摻質離子濃度，以及該第二源極/汲極材料具有大於8 x 1020原子/cm3的摻質離子濃度。
  7. 一種半導體裝置的形成方法，包括：蝕刻一鰭片以形成多個第一開口，該鰭片從一基板延伸；形成多個源極/汲極區域於該些第一開口之中，形成該些源極/汲極區域包括：在壓力5Torr至50Torr下磊晶成長一第一半導體材料於該些第一開口之中，該第一半導體材料具有小於5 x 1020原子/cm3的摻質離子濃度；在壓力5Torr至50Torr之下磊晶成長一第二半導體材料於該第一半導體材料之上，該第二半導體材料具有大於6 x 1020原子/cm3的摻質離子濃度；以及在壓力小於20Torr之下順應性地沉積一第三半導體材料於該第二半導體材料之上，該第三半導體材料具有大於8 x 1020原子/cm3的摻質離子濃度；以及順應性沉積一蝕刻停止層於該第三半導體材料上，其中該蝕刻停止層上表面的相交晶面之間的一第一角度小於90度，但大於該第二半導體材料的上表面的相交晶面之間的一第二角度，其中該第一角度高於該第二角度並與該第二角度重疊；形成一層間介電質於該些源極/汲極區域之上；蝕刻該層間介電質與該蝕刻停止層以形成一第二開口露出 該第三半導體材料；以及形成一源極/汲極接點延伸穿過該第二開口以接觸該第三半導體材料。
  8. 如請求項7之半導體裝置的形成方法，其中順應性沉積該蝕刻停止層的步驟包括在壓力小於20Torr之下沉積一第四半導體材料於該第三半導體材料之上，該第四半導體材料具有大於1 x 1020原子/cm3的摻質離子濃度。
  9. 一種半導體裝置的形成方法，包括：形成自一基板延伸的一鰭片；形成一閘極堆疊於該鰭片之上；蝕刻該鰭片以形成一凹槽於鄰近該閘極堆疊的該鰭片之中；形成一源極/汲極區域於該凹槽之中，其中形成該源極/汲極區域的步驟包括：沉積一第一源極/汲極層於該凹陷中，該第一源極/汲極層具有30至40原子百分比的鍺濃度；沉積一第二源極/汲極層於該第一源極/汲極層上的該凹槽中，該第二源極/汲極層具有40至50原子百分比的鍺濃度；沉積一第三源極/汲極層於該第二源極/汲極層上的該凹槽中，該第三源極/汲極層具有60至80原子百分比的鍺濃度；以及沉積一第四源極/汲極層於該第三源極/汲極層上的該凹槽中，該第四源極/汲極層具有小於40原子百分比的鍺濃度，其中該第一源極/汲極層、該第二源極/汲極層、該第三源極/汲極層、與該第四源極/汲極層的每一者包含多個晶面，其中該第三源極/汲極層與該第四源極/汲極層的最底點高於該第一源極/汲極層 的最高點；以及形成一源極汲極接點以接觸該源極/汲極區域。
  10. 如請求項9之半導體裝置的形成方法，其中該第一源極/汲極層包括1nm至10nm的厚度；以及該第二源極/汲極層具有小於25nm的厚度。
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