KR100395668B1 - Cmos집적회로제조방법 - Google Patents

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Abstract

CMOS 집적 회로를 제조하기 위해, 유전체 층(22)과 실리콘 층(23)이 기판(21)에 제공된다. 상기 기판(21)의 이웃하는 활성화 영역을 격리시키는 격리 구조(26)의 형성 동안, 상기 실리콘 층(23)은 순차적으로 서로 다르게 도핑 되는 격리된 하부 영역을 포함하는 식으로 구조화된다. 전체 표면에 전도 층을 증착하고, 상기 전도 층과 상기 구조화된 실리콘 층을 공통으로 구조화함으로써 금속화 표면(217)에 의해 게이트 전극(215, 216)이 전기적으로 접속되는 서로 다르게 도핑된 게이트 전극(215, 216)과 금속화 평면(217)이 형성된다. 도핑 전에 실리콘 층의 분배는 측면 도판트 확산을 방지한다.

Description

CMOS 집적 회로 제조 방법{PROESS FOR THE PRODUCTION OF AN INTERGRATED CMOS CIRCUIT}
본 발명은 CMOS 집적 회로 제조 방법에 관한 것이다.
CMOS 논리 회로, 예를 들어 인버터는 n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터 들 다로 제조된다. 이런 경우에, n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터의 게이트 전극 사이의 전기적 접속은, 흔히 층을 구조화함으로써 형성되고 상기 게이트 전극에 부가적으로 상기 게이트 전극 사이의 접속 엘리먼트를 포함하는 게이트 평면에서 제조된다. 상기 게이트 전극과, 상기 게이트 전극 사이의 접속 엘리먼트는 흔히 연속적인 게이트 라인으로서 제조된다. 5V의 공급 전압에서 작동되는 CMOS 회로에서, 게이트 평면은 통상적으로 n+-도핑된 폴리실릴콘 또는 폴리사이드로 제조된다.
3V 미만의 공급 전압으로 작동되는 저전압/저전력용 CMOS 회로에서, MOS 트랜지스터는 임계 전압 ｜Vth｜< 0.4V 및 동시에 낮은 누설 전류를 가지는 식으로 최적화 된다. 이런 MOS 트랜지스터의 게이트 길이는 0.25㎛ 이하이다. MOS 트랜지스터의 단채널 특성에 부수적인 필요 조건은 최적화된 게이트 실행 기능을 가지는 이중 실행 기능 게이트 기술을 사용함으로써 만족된다. 용어 "이중 실행 기능 게이트 기술"은 n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터를 위한 게이트 전극이 서로 다르게 도핑 된다는 것을 의미한다. 서로 다른 게이트 전극을 접속하는 연속적인 게이트 라인을 가지는 게이트 평면의 경우에, 이런 서로 다른 게이트 전극의 도핑은 측면 도판트 확산을 초래한다(예를 들면, 엘. 씨. 파릴로, TEDM 85년, 398쪽 참조).
예를 들면, MOS 트랜지스터의 임계 전압(Vth)과 같은 전기적 특성은 본질적으로 게이트 도핑에 의존한다. 측면 도판트 확산은 게이트 도핑의 변화를 초래하고, 따라서 바람직하지 않고 제어할 수 없는 파라미터 이동을 초래한다. 극단적인 경우에, 이것을 n+-도핑된 또는 p+-도핑된 게이트 전극의 도핑을 반전시키고, 따라서 엘리먼트의 불량을 초래한다. 더욱이, n+-도핑된 게이트 전극과 p+-도핑된 게이트 전극 사이의 접속에서, 낮은 벌크 저항에 관하여, 공간-전하 영역이 다른 형태로 형성되기 때문에 n+-도핑된 영역과 p+-도핑된 영역은 틀림없이 직접 인접한다.
이중 실행 기능 게이트 기술에서 측면 도판트 확산을 억제하기 위해, 서로 다르게 도핑된 게이트 전극 사이에 연속적인 폴리실리콘 접속을 사용하지 않는 것이 제안되어 있다(예를 들면, 디. 씨. 에이치. 유 등, 인터내셔날. 제이. 고속 전자 시스템, 제 5권, 135쪽, 1994 참조). 그 대신에, 폴리실리콘 게이트 라인이 격리되고, 금속 브리지, 이를테면 알루미늄을 통해 전도적으로 연결된다. 다음에 삽입되는 격리 층의 개방된 접촉 홀을 통해 금속 브리지와 게이트-라인 세그먼트 사이에 접촉이 형성된다. 선택적으로, 적당한 금속 도체, 이를테면 TiN, W, WSi2가 증착되고 게이트 라인의 격리 후 구조화된다. 이러한 해결 방법은 비용이 많이 드는 공정이며, 접촉 및 금속화를 형성하기 위한 부가적 공간 요구가 다소 요구된다.
또한 이중 실행-기능 게이트 기술에서 열 부하의 감소에 의해 측면 도판트 확산을 최소화하는 것이 제안되어 있다(씨. 와이. 옹 등, ITEM 88년, 238쪽 참조). 그러나, 이런 방법은 이를테면 게이트 전극의 도판트 활성화 및 평탄화 재순환을 위한 좁은 공정 창을 초래한다. 더욱이, 이런 해결 방법은 아직도 만족스러운 결과에 이르지 못하고 있다.
본 발명의 목적은 상보형 MOS 트랜지스터의 게이트 전극이 서로 다르게 도핑 되고, 측면 도판트 확산이 억제되고, 공지된 해결 방법 보다 낮은 공정 비용으로수행될 수 있는 CMOS 집적 회로 제조를 위한 개선된 공정을 제공하는 것이다.
이런 목적은 특허 청구 범위의 제 1항에 따른 방법에 의해 본 발명에 따라 달성된다. 본 발명의 추가적 특징은 다른 청구항에 주어진다.
본 발명에 따른 방법에서, 유전체 층과 실리콘 층은 바람직하게 단결정 실리콘 웨이퍼인 기판에 제공된다. 제조 공정 동안에, MOS 트랜지스터의 게이트 유전체는 유전체 층으로부터 형성되고, MOS 트랜지스터의 게이트 전극은 실리콘 층으로부터 형성된다.
기판의 이웃하는 트랜지스터를 격리시키는 격리 구조는 기판의 주요 표면에 제조된다. 격리 구조의 형성 동안, 실리콘 층은 구조화된 실리콘 층이 다수의 하부 영역(sub-region)을 포함하는 식으로 구조화된다. 이런 하부 층은 각각 격리 구조에 의해 서로로부터 격리된다. 실리콘 층의 구조화는 실리콘 층의 일부를 국부적으로 제거하거나 실리콘 층의 일부를 다른 재료, 특히 SiO2로 국부 전환함으로써 수행될 수 있다. 이런 구조와는 실리콘 층을 구조화하기 위한 부가적 마스크가 요구되지 않는 격리 구조의 형성 동안에 수행된다.
제 1 전도성 형태의 채널을 가지는 제 1 MOS 트랜지스터를 위한 영역에서, 구조화된 실리콘 층은 제 1 전도성 형태에 상반되는 제 2 전도성 형태의 채널을 가지는 제 2 MOS 트랜지스터와 서로 다르게 도핑 된다. 제 1 MOS 트랜지스터를 위한 영역의 도핑은 전도성 형태 및/또는 도판트 농도에 의해 제 2 MOS 트랜지스터를 위한 영역의 도핑과 구별된다.
전도 층이 증착되어 구조화된 실리콘 층과 함께 구조화된다. 구조화는 공통 마스크를 사용함으로써 수행된다. 이런 경우에, 제 1 MOS 트랜지스터와 제 2 MOS 트랜지스터를 위한 게이트 전극은 구조화된 실리콘 층으로부터 형성되고, 금속화 평면은 전도 층으로부터 형성된다. 금속화 평면은 서로 다르게 도핑된 게이트 전극과 함께 접속된 게이트 라인을 포함한다.
서로 다른 게이트 전극을 위한 서로 다른 도핑은 실리콘 층이 구조화될 때까지 제조되지 않기 때문에, 서로 다른 게이트 전극에서 실리콘 층의 측면 확산에 의한 도핑의 변화는 불가능하다. 실리콘 층이 격리 구조의 형성 동안에 구조화되고, 격리 구조가 각각 트랜지스터를 위한 영역을 둘러싸기 때문에, 구조화된 실리콘 층의 하부 영역은 각각 트랜지스터를 위한 영역위에 배열되며, 대응하는 격리 구조에 의해 둘러싸인다. 그러므로, 실리콘 층의 격리는 부가적인 마스크 없이 달성된다. 게이트 전극의 구조화는 실질적으로 금속화 평면을 형성하는 전도 층의 구조화와 함께 발생한다. 실리콘 층이 다수의 서로 격리된 하부 영역을 포함하는 식으로 도핑 전에 구조화되기 때문에, 전도 층은 실리콘 층의 표면과 격리 구조의 표면에 부분적으로 연장한다. 전도 층에 의해, 구조화된 실리콘 층의 격리된 하부층 사이의 접속은 게이트 전극과 금속화 평면 사이에 필요한 접촉을 형성하기 위한 부가적 공정 단계 없이 제조될 수 있다.
구조화된 실리콘 층이 제 2 MOS 트랜지스터가 형성되는 영역의 제 1 마스크로 피복되는 동안, 구조화된 실리콘 층이 제 1 MOS 트랜지스터가 형성되는 영역에서 도핑되는 것도 본 발명의 범위 내에 있다. 순차적으로, 구조화된 실리콘 층은구조화된 실리콘 층이 제 1 MOS 트랜지스터를 위한 영역의 제 2 마스크로 피복되는 동안, 제 2 MOS 트랜지스터를 위한 영역에서 도핑 된다.
제 2 전도성 형태로 도핑된 웰을 형성하기 위한 이온 주입과 제 1 MOS 트랜지스터를 위한 채널 이온 주입은 구조화된 실리콘 층이 제 1 마스크를 사용함으로써 제 1 MOS 트랜지스터를 위한 영역에서 도핑되기 전에 발생하는 것도 본 발명의 범위 내에 있다. 유사하게, 제 1 전도성 형태로 도핑된 웰을 형성하기 위한 이온 주입과 제 2 MOS 트랜지스터를 위한 채널 이온주입은 구조화된 실리콘 층이 제 2 마스크를 사용함으로써 제 2 MOS 트랜지스터를 위한 영역에서 도핑되기 전에 발생한다. 이런 이온 주입은 도판트가 구조화된 층과 유전체 층을 통해 기판으로 침투되는 에너지로 수행된다. 유전체 층에서의 이온 주입 손상을 회복시키기 위해, 서로 다르게 도핑된 게이트 전극 사이에 측면 확산이 없기 때문에 고온의 열처리가 공정 시퀀스에 유도된다.
바람직하게, 도판트의 활성화를 위한 열 처리 단계는 전도 층이 증착되기 전에 수행된다. 또한 유전체 층의 이온 주입 손상의 회복은 이런 열처리 단계 동안에 임의로 발생한다. 전도 층의 증착 전 도판트의 활성화는 도판트의 가벼운 확산이 가능한 재료가 또한 전도 층으로서 적당하다는 장점을 가진다.
격리 구조는 LOCOS 공정 또는 얕은 트렌치 격리 공정으로 형성될 수 있다. LOCOS 공정에서, 산화 불가능 재료의 피복 층에 형성되고 격리구조의 배열을 한정하는 격리 마스크를 사용하여 구조화된다. 격리 구조는 순차적으로 국부 열 산화에 의해 형성된다. 다음에 구조화된 피복 층은 산화 마스크로서 작용한다. 극부 열 산화 동안에, 구조화된 피복 층에 의해 피복되지 않은 실리콘 층의 일부는 격리 구조를 형성하는 벌크를 통해 산화된다. 이것은 격리 구조에 의해 서로로부터 각각 격리된 구조화된 실리콘 층의 하부 영역을 생성한다.
또한 LOCOS 공정은 피복 층과 실리콘 층 들 다가 격리 마스크의 보조로 에칭 되는 식으로 수행될 수 있다. 다음에 격리 구조를 형성하기 위한 국부 열 산화가 기판의 표면에 발생한다.
선택적으로, 격리 구조는 트렌치가 격리 재료로 채워질 때 형성된다. 끝으로, 얕은 트렌치 격리 공정에서 트렌치가 에칭 마스크를 사용하여 기판에 에칭되고, 격리 재료로 채워진다.
격리 구조에 대한 요구가 거의 없게 배치되는 적용, 예를 들어 저전압/저전력 적용을 위해, 트렌치가 기판의 표면까지만 연장되어 격리 재료로 채워진다면 충분하다. 이런 경우에, 변형된 같은 트렌치 격리 공정에서 트렌치는 기판의 표면까지만 에칭되어 격리 재료로 채워진다.
이제 도면을 참조하여 본 발명의 실시예를 설명한다.
유전체 층(12), 실리콘 층(13) 및 피복 층(14)이 기판(11)에 제공된다(제 1도 참조). 상기 기판(11)은 예를 들어 단결정 실리콘 웨이퍼로 이루어져 있다. 후속 공정에서, 상기 유전체 층(12)은 LOCOS 공정을 위한 패드 산화물 및 게이트 유전체로서 작용한다. 예를 들면, 상기 유전체 층(12)은 열 산화에 의해 3 내지 20nm 두께의 SiO2로부터 형성된다. 게이트 전극이 후속 공정으로 형성되고, 완충용 층으로서 작용하는 상기 실리콘 층은 결정 폴리실리콘 또는 비결정 폴리실리콘을 사용하여 50 내지 200nm의 두께로 증착 된다. 상기 피복 층(14)은 산화 불가능 재료, 예를 들어 Si3N4로부터 형성된다. 상기 피복 층(14)은 예를 들어 CVD에 의해 20 내지 50nm의 두께로 형성된다.
포토레지스트 격리 마스크(15)는 포토 리소그래픽 공정 단계를 사용하여 형성된다(제 2도 참조). 상기 격리 마스크(15)는 후에 제조될 격리 구조의 배열을 형성한다. 예를 들면, CHF3/O2를 사용한 이방성 건식 식각 공정에서, 상기 피복 층(14)은 격리 마스크(15)에 따라 구조화된다(제 2도 참조).
상기 격리 마스크(15)가 제거된 후, 격리 구조(16)가 완충용 폴리(poly-buffered) LOCOS 공정으로 형성된다. 다음에 상기 유전체 층(12), 실리콘 층(13) 및 피복 층(14)이 LOCOS 경질 마스크(hard mask)로서 작용한다. 완충용 폴리 LOCOS 공정에서, 상기 실리콘 층(13)은 상기 피복 층(14)에 의해 피복되지 않은 실리콘 층(13)의 일부가 산화함으로써 구조화된다. 이것은 상기 격리 구조(16)에 의해 각각 서로로부터 격리된 하부 영역을 가지는 구조화된 실리콘 층(13)을 제조한다(제 3도 참조). 상기 격리 구조(16)는 MOS 트랜지스터를 위한 활성화 영역(17)을 각각 환형으로 둘러싼다.(제 4도 참조). 상기 구조화된 실리콘 층(13)의 하부 영역은 각각 상기 활성화 영역(17)을 통해 격리 구조(16)까지 연장한다. 그러나, 상기 하부 영역은 서로로부터 완전히 격리된다. 제 4도에서, 상기 활성화 영역(17)의 크기와 위치는 점선으로서 나타난다.
n-채널 MOS 트랜지스터를 위한 활성화 영역(17)을 피복하는 제 1 마스크(18)는 포토 리소그래픽 공정 단계를 사용하는 포토레지스트로부터 제조된다(제 5도 참조). 예를 들면, 인을 사용한 500KeV의 에너지와 1×1013at/㎠ 도우즈의 이온 주입에 의해 n-도핑된 웰(19)이 p-채널 MOS 트랜지스터를 위한 각각의 활성화 영역(17)에 형성된다.
다음에 p-채널 MOS 트랜지스터를 위한 채널 이온 주입이 220KeV의 에너지와 3×1012at/㎠ 도우즈의 인을 가지고 수행된다. 상기 n-도핑된 웰(19)의 이온 주입과 채널 이온 주입은 도판트가 상기 피복 층(14), 실리콘 층(13) 및 유전체 층(12)을 통해 침투하도록 충분히 높은 에너지로 수행되지만, 채널 이온 주입의 경우에는 격리 구조(16)를 반드시 통과하지는 않는다.
다음에, 예를 들어 20KeV의 에너지와 3×1015at/㎠ 도우즈 정도의 붕소로 p+이온 주입이 수행된다. 이것은 p-채널 MOS 트랜지스터를 위한 영역에 p+도핑된 실리콘 층(13)을 형성한다. 이러한 이온 주입 동안, 상기 에너지는 도판트가 정확히 실리콘 층(13)에 침투하는 식으로 설정된다.
다음에 상기 제 1 마스크(18)가 제거된다. p-채널 MOS 트랜지스터의 활성화 영역을 피복하는 제 2 마스크(110)가 포토 리소그래픽 공정 단계를 사용하여 제조된다. p-도핑된 웰(111)이 250KeV의 에너지와 1×1013at/㎠ 도우즈 정도의 붕소를 사용한 이온 주입에 의해 n-채널 MOS 트랜지스터를 위한 활성화 영역에 형성된다.다음에 붕소를 사용한 채널 이온 주입이 20KeV의 에너지와 3×1015at/㎠ 도우즈 정도로 수행된다. 이런 이온 주입동안, 상기 에너지는 붕소가 상기 피복 층(14), 실리콘 층(13) 및 유전체 층(12)를 통해 침투하는 식으로 선택되지만, 채널 이온 주입의 경우에는 상기 기판(11)의 격리 구조(16)를 반드시 통과하지는 않는다. 상기 실리콘 층(13)은 n-채널 MOS 트랜지스터를 위한 영역에서 100KeV의 에너지와 5×1015at/㎠ 도우즈로 n+도핑 된다. 이러한 이온 주입 동안에, 상기 에너지는 상기 이온이 직접 상기 실리콘 층(13)에 침투하는 식으로 선택된다.
제 2 마스크(110)가 제거된 후, 예를 들어 900℃ 정도에서 이온 주입된 도판트를 활성화 시키는 열 처리 단계가 수행된다. 동시에 웰 또는 채널 이온 주입에 형성되는 유전체 층(12)의 결함이 이런 열처리 단계로 회복된다.
다음에 상기 피복 층(14)이 제거된다. 전도 층(112)이 상기 전체 표면에 증착된다. 수반되는 공정의 일부로 전도 층(112)으로부터 금속화 평면이 형성된다. 따라서 상기 전도 층(112)은 바람직하게 대단 500μΩㆍcm의 저항을 가지는 재료로부터 형성된다. 상기 전도 층(112)은 예를 들어 텅스텐으로부터 형성된다. 선택적으로, 상기 전도 층(112)은 서로 다른 금속, 금속 실리사이드, TiN 및 실리콘으로부터 또는 금속과 실리콘, TiN과 실리콘 또는 같은 유전체(SiO2, Si3N4)와 도핑된 실리콘의 층 화합물로부터 형성될 수 있다. 상기 전도 층(112)은 예를 들어 200nm의 두께를 가진다.
포토 리소그래픽 공정 단계를 사용하여, 포토레지스트의 제 3 마스크(113)가상기 전도 층(112)의 표면에 제조된다. 상기 제 3 마스크(113)는 p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터, 금속화 평면을 위한 게이트 전극의 위치와 크기를 한정한다(제 7도 참조). 상기 전도 층(112), 상기 실리콘 층(13) 및 상기 유전체 층(12)은 예를 들어 Cl2HBr/Cl2를 사용하는 2개 스테이지 이방성 건식 에칭 공정에 의해 구조화된다. 이것은 상기 유전체 층(12)으로부터 게이트 유전체(114)를 형성한다. p-채널 MOS 트랜지스터를 위한 p+-도핑된 게이트 전극과 n-채널 MOS 트랜지스터를 위한 n+-도핑된 게이트 전극은 상기 실리콘 층(13)으로부터 형성된다. 상기 게이트 전극(115, 116)의 표면에 배열되고, 서로 다르게 도핑된 게이트 전극(115, 116)의 사이에 게이트 라인을 포함하는 금속화 평면(117)은 상기 전도 층(112)으로부터 형성된다(제 8도와 제 9도 참조). 상기 금속화 평면(117)은 상기 격리구조(16)에 걸쳐 부분적으로 연장하며, 그러므로 상기 구조화된 실리콘 층(13)의 서로 다르게 도핑된 하부층으로부터의 구조화에 의해 형성되는 서로 다르게 도핑된 게이트 전극(115, 116)을 접속시킨다. 상기 금속화 평면(117)은 이런 경우에 서로 다르게 도핑된 게이트 전극(115, 116) 사이의 측면 도판트 확산에 무감각한 매우 높은 전도성을 가지는 접속을 나타낸다.
상기 활성화 영역(17)에서 기판(11)의 표면은 상기 게이트 전극(115, 116)에 대해 횡방향으로 노출된다. 격리 스페이서(118)는 격리 층의 균일한 증착 및 이방성 에칭 백에 의해 상기 게이트 전극(115, 116)과 금속화 평면(117)의 측면에 형성된다. 예를 들면, 상기 격리 스페이서(118)는 SiO2Si3N4, SiO2와 폴리실리콘 또는 Si3N4와 폴리실리콘으로부터 형성된다(제 10 도 참조). 예를 들면, 10nm의 층 두께를 가지는 Si3N4또는 SiO2의 격리 층(119)이 CVD에 의해 전체 표면에 증착 된다. 상기 격리 층(119)은 다음의 이온 주입을 위한 스크린 산화물로서 작용하고, 열 처리 동안에 도판즈가 확산되는 것을 방지한다.
n-채널 MOS 트랜지스터를 위한 활성화 영역을 피복하는 제 4 마스크(120)가 포토 리소그래픽 공정 단계를 이용하여 형성된다. p-도핑된 이온 주입 영역(121)이 10KeV의 에너지와 4×1015at/㎠ 도우즈의 붕소를 사용한 이온 주입에 의해 p+-도핑된 게이트 전극(115)과 격리 구조(116)에 관련하여 자기 정렬로 형성된다(제 11도 참조).
상기 제 4 마스크(120)가 제거된 후, p-채널 MOS 트랜지스터를 피복하는 포토레지스트의 제 5 마스크(1202가 포토 리소그래픽 공정 단계를 사용하여 제조된다. n-도핑된 이온 주입 영역(123)이 60KeV의 에너지와 4×1015at/㎠ 도우즈 정도의 비소를 사용한 이온 주입에 의해 형성된다. 상기 n-도핑된 이온 주입 영역(123)은 상기 n+-도핑된 게이트 전극(116)과 격리 구조(16)에 관련하여 자기 정렬된다(제 12도 참조). 상기 n+-도핑된 게이트 전극(116) 위에 배열된 상기 금속화 평면(117)은 이온 주입 동안에 상기 n+-도핑된 게이트 전극(116)을 가린다.
상기 제 5 마스크(122)가 제거된 후, 예를 들어 도판트를 활성화 하기 위해 900℃에서 열 처리가 수행되는데, 열 처리 동안에 p-도핑된 소스/드레인 영역(124)이 형성되고, n-도핑된 소스/드레인 영역(125)이 상기 n-도핑된 이온 주입 영역(123)으로부터 형성된다(제 13도 참조). 제 14도는 제 8도의 IV-IV선의 단면을 나타낸다. 마주보는 격리 구조(16) 사이에서, 상기 게이트 전극(115, 116)은 상기 채널 길이에 대해 수직으로 연장한다. 서로 다르게 도핑된 게이트 전극(115, 116)은 상기 격리 구조(16) 위의 금속화 평면(117)을 통해 서로 접속된다.
CMOS 회로는 BPSG 증착, 평탄화, 접촉 홀 에칭 및 금속화에 의해 공지된 형태로 완성된다.
다른 바람직한 실시예에서, 유전체 층(22), 실리콘 층(23) 및 피복 층(24)이 기판(22)에 제공된다. 후속 공정에서, 게이트 유전체가 상기 유전체 층(22)으로부터 형성된다. 예를 들면, 상기 유전체 층(22)은 열 산화에 의해 3 내지 20nm 층 두께의 SiO2로부터 형성된다. 상기 실라콘 층(23)은 결정 폴리실리콘 또는 비결정 폴리실리콘을 사용하여 50 내지 400nm의 두께로 증착된다. 예를 들면, 상기 피복 층(14)은 Si3N4의 CVD에 의해 50 내지 300nm의 두께로 형성된다(제 15도 참조).
후에 제조될 격리 구조의 배열을 한정하는 격리 마스크(25)가 포토리소그래픽 공정 단계를 사용하여 제조된다(제 16도 참조).
이방성 다증 스테이지 건식 에칭 공정을 사용하여, 상기 피복 층(24, 상기 실리콘 층(23) 및 상기 유전체 층(22)이 격리 마스크(25)에 따라 구조화되고, 트렌치가 상기 기판(21)에 에칭된다. 상기 격리 마스크(25)가 제거된후, 상기 트렌치가 격리 재료, 예를 들어 SiO2로 채워지고, 기계 화학적 연마에 의해 평탄화된다. 이것은 산화물로 채워진 트렌치로 이루어진 격리 구조(26)를 형성한다(제 17도 참조). 상기 격리 구조(26)는 소위 얕은 트렌치 격리 공정을 사용하여 제조된다. 게이트 유전체가 후속 공정에서 형성되는 상기 유전체 층(22)이 트렌치 에칭 전에 증착되고, 상기 트렌치 에칭과 함께 구조화 되기 때문에, 얕은 트렌치 격리 공정에서 게이트 유전체가 형성될 때 트렌치의 가장자리에 발생하는 산화물이 얇아지는 문제는 본 발명에 따른 공정에서 야기되지 않는다.
상기 격리 구조(26)는 p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터를 위한 활성화 영역(27)을 각각 환형으로 밀폐한다. 더욱이, 상기 격리 구조(26)는 상기 실리콘 층(23)을 활성화 영역(27) 위에 각각 배열된 하부 영역으로 분배하며, 상기 격리 구조(26)에 의해 환형적으로 밀폐된다.
n-채널 MOS 트랜지스터를 위한 활성화 영역을 피복하는 제 1 마스크(28)는 포토 리소그래픽 공정 단계를 사용하여 제조된다. 다음에 이온 주입이 500KeV의 에너지와 1×1013at/㎠ 도우즈의 인을 가지고 수행된다. 이것은 p-채널 MOS 트랜지스터를 위한 n-도핑된 웰(29)을 형성한다. 다음에 220KeV의 에너지와 3×1012at/㎠ 도우즈의 인을 가지고 채널 이온 주입이 수행된다(제 18도 참조). 이런 이온 주입 동안, 상기 에너지는 상기 이온이 상기 피복 층(24)과 상기 실리콘 층(23) 및 상기 유전체 층(22)을 통해 상기 기판(21)으로 침투하도록 선택된다.
p-채널 MOS 트랜지스터를 위한 상기 실리콘 층(23)은 20KeV의 에너지와 5×1015at/㎠ 도우즈의 붕소를 사용한 이온 주입에 의해 p+도핑된다. 이런 이온 주입을 위한 에너지는 상기 도판트가 상기 실리콘 층(23)으로 침투하는 식으로 선택된다.
상기 제 1 마스크(28)가 제거된 후, p-채널 MOS 트랜지스터를 위한 활성화 영역을 피복하는 제 2 마스크(210)가 포토 리소그래픽 공정 단계를 사용하여 제조된다. p-도핑된 웰(211)이 250KeV의 에너지와 1×1013at/㎠ 도우즈 정도의 붕소를 사용한 이온 주입에 의해 형성된다. 다음에 n-채널 MOS 트랜지스터를 위한 채널 이온 주입이 100KeV의 에너지와 3×1012at/㎠ 도우즈의 붕소를 사용한 이온 주입에 의해 수행된다(제 19도 참조). 이런 이온 주입 동안, 상기 에너지는 상기 도판트가 상기 피복 층(24), 실리콘 층(23) 및 유전체 층(22)을 통해 상기 기판으로 침투하는 식으로 선택된다. 다음에 100KeV의 에너지와 5×1015at/㎠ 도우즈의 비소를 사용한 이온 주입이 n-채널 MOS 트랜지스터를 위한 영역의 실리콘 층(23)을 n+-도핑하기 위해 수행된다. 이런 이온 주입 동안, 상기 에너지는 상기 도판트가 실리콘 층(23)에 침투하는 식으로 설정된다.
상기 제 2 마스크(210)가 제거된 후, 상기 이온 주입된 도판트를 활성화 시키기 위해 900℃ 정도에서 열 처리 단계가 수행된다. 열 처리 단계동안, 웰과 채널 이온 주입을 위한 고에너지 이온 주입 동안에 형성된 상기 유전체 층(22)의 결합이또한 회복된다.
다음에 상기 피복 층(24)이 예를 들어 습식 화학 처리에 의해 제거된다.
전도 층(212)이 전체 표면에 증착된다. 예를 들면, 상기 전도 층(212)은 220nm의 층 두께를 가지는 텅스텐으로부터 형성된다. 또한 상기 전도층(212)은 서로 다른 금속, 금속 실리사이드, TiN 또는 금속과 실리콘, 티타늄 질화물과 실리콘 또는 얇은 유전체와 실리콘의 층 화합물로부터 형성될 수 있다. 상기 실리콘 층(23)으로부터 구조화에 의해 형성된 게이트 전극과 상기 전도 층(212)을 구조화함으로써 형성된 금속화 평면의 형태와 배열을 한정하는 제 3 마스크(213)가 상기 전도 층(212)의 표면에 형성된다(제 20도 참조).
상기 제 3 마스크(213)는 포토 리소그래픽 공정 단계를 사용하여 포토레지스트로 형성된다.
상기 전도 층(212), 상기 실리콘 층(23) 및 상기 유전체 층(22)은 이방성 건식 에칭 의해 구조화된다. 이것은 상기 유전체 층(22)으로부터 게이트 유전체(214), p-채널 MOS 트랜지스터를 위한 영역의 실리콘 층(23)으로부터 p+-도핑된 게이트 전극(215), n-채널 MOS 트랜지스터를 위한 영역의 실리콘 층(23)으로부터 n+-도핑된 게이트 전극(216) 및 상기 전도 층(212)으로부터 금속화 평면(217)을 제조한다(제 21도와 제 22도 참조). 상기 금속화 평면(217)은 상기 게이트 전극(215, 216)를 피복하고, 서로 다르게 도핑된 게이트 전극(215, 216)을 서로 전기적으로 연결한다. 상기 금속화 평면(217)은 상기 게이트 전극(215, 216)에 걸쳐연장하며, 상기 격리 구조(26)의 표면을 따라 부분적으로 지나간다. 상기 금속화 평면(217)에 의해, 전도 접속이 p+-도핑된 게이트 전극(215)과 n+-도핑된 게이트 전극(216) 사이의 측면 도판트 확산의 발생없이 서로 다르게 도핑된 게이트 전극(215, 216) 사이에 제조된다.
상기 격리 구조(26)와 상기 게이트 전극(215, 216) 사이에서, 상기 기판(21)의 표면은 각각의 활성화 영역(27)에 노출된다. 격리 스페이서(218)는 균일하게 증착되는 금속화 평면과 상기 격리 층을 이방성 에칭 백 함으로써 상기 게이트 전극(215, 216)과 금속화 평면(217)의 측면에 형성된다. 예를 들면, 상기 격리 스페이서(218)는 SiO2Si3N4, SiO2와 폴리실리콘 또는 Si3N4와 폴리실리콘으로부터 형성된다. 다음에 Si3N4또는 SiO2의 격리 층(219)이 전체 표면에 증착된다. 상기 격리 층(219)은 10 내지 20nm의 층 두께로 제조되고, 다음의 소스/드레인 이온 주입에서 스크린 산화물로서 작용되며, 다음의 화학 기계적 연마에 의한 평탄화 동안에 에칭 배리어로서 작용된다.
n-채널 MOS 트랜지스터를 위한 활성화 영역을 피복하는 제 4 마스크(220)가 포토 리소그래픽 공정 단계를 이용하여 형성된다. p-도핑된 이온 주입 영역(221)이 p+-도핑된 게이트 전극(215)과 격리 구조(116)에 관련하여 자기 정렬로 형성된다(제 11도 참조).
상기 제 4 마스크(120)가 제거된 후, p-채널 MOS 트랜지스터를 피복하는 포토레지스트의 제 5 마스크(1202가 포토 리소그래픽 공정 단계를 사용하여 제조된다. 10KeV의 에너지와 4×1015at/㎠ 도우즈 정도의 붕소를 사용한 이온 주입이 수행되고, p-도핑된 이온 주입 영역(221)이 격리 스페이서(218)를 가지는 상기 p+-도핑된 게이트 전극(215)과 밀폐 격리 구조(26)와 자기 정렬되어 형성된다(제24도 참조). 상기 이온주입 동안, 상기 금속화 평면(217)은 상기 p+-도핑된 게이트 전극(215)을 피복한다.
상기 제 4 마스크(220)가 제거된 후, 제 5 포토레지스트 마스크(222)가 포토 리소그래픽 공정 단계를 사용하여 형성된다(제 25도 참조). 상기 제 5 마스크(222)는 p-채널 MOS 트랜지스터를 위한 영역을 피복한다. 비소를 사용한 이온 주입이 60KeV의 에너지와 4×1015at/㎠ 도우즈로 수행되어 격리 구조(218)를 가지는 상기 n+-도핑된 게이트 전극(216)과 밀폐 격리 구조(26)에 관련하여 자기 정렬되는 n-도핑된 이온 주입 영역(223)이 형성된다(제 25도 참조). 상기 n+-도핑된 게이트 전극(216)은 이온 주입 동안에 상기 금속화 평면(217)에 의해 피복된다.
상기 제 5 마스크(222)가 제거된 후, 예를 들어 상기 도판트를 활성화 하기 위해 900℃에서 열 처리 단계가 수행된다. 이것은 p-채널 MOS 트랜지스터를 위한 p+-도핑된 소스/드레인 영역(224)과 n-채널 MOS 트랜지스터를 위한 n+-도핑된 소스/드레인 영역(225)을 형성한다.
다음에 중간 산화물(226)이 증착되어 화학 기계적 연마에 의해 평탄화된다. 이런 평탄화 동안, 상기 금속화 평면(217) 위의 격리 층(219)은 에칭 배리어 층으로서 작용한다(제 26도 참조).
제 27도는 제 21도의 XXVII - XXVII 선의 단면도를 나타낸다. 마주보는 격리 구조(26) 사이에서, 상기 게이트 전극(215, 216)은 상기 채널 길이에 수직으로 연장한다. 이웃하는 MOS 트랜지스터의 게이트 전극(215, 216)은 이런 경우에 상기 격리 구조(26)에 의해 격리된다. 이웃하는 MOS 트랜지스터의 게이트 전극(215, 216)은 상기 금속화 평면(217)을 통해 전기적으로 연결된다. 서로 다르게 도핑된 게이트 전극(215, 216) 사이의 측면 도판트 확산은 게이트 전극이 상기 격리 구조(26)에 의해 격리되기 때문에 발생하지 않는다.
CMOS 회로는 접촉 홀 에칭, 금속화, 보호막 형성 등에 의해 공지된 형태로 완성된다.
이러한 한 실시예에서, 실리콘은 상기 격리 층(219)이 증착되기 전에 활성화 영역(27)에 노출되는 기판(21)의 표면에 선택적 에피텍셜에 의해 성장될 수 있다(제 23도 참조). 그 결과 상기 구조가 평탄화되며, 상기 중간 산화물(226)의 평탄화가 단순해진다. 더욱이, 납작한 형태인 소스/드레인 영역(224, 225)은 상기 게이트 전극(214)의 위치에 관련한 이런 치수에 의해 제조될 수 있다. 상기 이온 주입된 영역(221, 223)은 성장 실리콘에 형성된다. 다음에 열 처리 단계 동안, 상기 소스/드레인 영역(224, 225)이 성장 실리콘의 외부에서 기판(21)으로의 확산에 의해 형성된다.
2개의 바람직한 실시예에서, 상기 유전체 층(12, 22)은 선택적으로 질화물화 산화물로부터 형성될 수 있다. 질화물화 산화물은 O2상태에서 5 내지 6초 동안 1100℃의 온도로 산화, NH3및/또는 N2O를 사용하여 90 내지 1100℃로 질화물화 및 1150℃로 순차적인 재산화에 의해 형성된다. 질화물화 산화물은 도판트 배리어 역할을 한다. 이것은 상기 실리콘 층(13, 23)의 이온 주입 동안에 도판트가 후에 제조될 MOS 트랜지스터의 채널 영역에 진입할 수 없도록 보장한다. 이런 문제는 특히 붕소 도핑 동안에 중요하다. 격리 구조가 LOCOS 공정에 의해 형성될 경우, 상기 유전체 층은 균일한 질화물 두께가 4nm 이하인 질화물화 산화물로부터 형성된다. 이런 두께 정도의 질화물은 산화 배리어로서 작용하지 않는다고 평가된다.
제 1도는 유전체 층, 실리콘 층 및 피복 층을 가지는 기판을 도시하는 도면.
제 2도는 피복 층의 구조화 후의 기판을 도시하는 도면.
제 3도는 실리콘 층이 구조화되는 완충용 폴리 LOCOS 공정을 사용하여 격리 구조를 형성한 후의 기판을 도시하는 도면.
제 4도는 제 3도에 도시된 구조의 평면도.
제 5도는 제 1 MOS 트랜지스터를 위한 영역의 구조화된 실리콘 층을 도핑하는 동안 기판의 단면도.
제 6도는 제 2 MOS 트랜지스터를 위한 영역의 실리콘 층을 도핑하는 동안 기판의 단면도.
제 7도는 전도 층을 증착하고, 게이트 구조화를 위한 마스크를 형성한 후 기판의 단면도.
제 8도는 게이트 평면의 구조화 후 기판의 평면도.
제 9도는 게이트 평면의 형성 후 제 8도의 IX-IX선의 단면도.
제 10도는 게이트 전극의 측면에 스페이서를 형성한 후의 제 9도에 도시된 기판의 단면도.
제 11도는 제 1 MOS 트랜지스터를 위한 소스/드레인 이온 주입 동안 제 10도에 도시된 기판의 단면도.
제 12도는 제 2 MOS 트랜지스터를 위한 소스/드레인 이온 주입 동안 제 11도에 도시된 기판의 단면도.
제 13도는 소스/드레인 영역의 도판트를 활성화하기 위한 열처리 후 제 12도에 도시된 기판의 단면도.
제 14도는 제 8도의 XIV- XIV선의 단면도.
제 15도는 유전체층, 실리콘 층 및 피복 층을 가지는 기판의 단면도.
제 16도는 격리 마스크의 형성 후 기판의 단면도.
제 17도는 피복 층, 실리콘 층 및 유전체 층이 구조화되고, 트렌치가 기판에 형성되어 격리 재료로 채워지는 트렌치 에칭 후 기판의 단면도.
제 18도는 제 1 MOS 트랜지스터를 위한 영역에서 구조화된 실리콘층의 도핑 동안 기판의 단면도.
제 19도는 제 2 MOS 트랜지스터를 위한 영역에서 구조화된 실리콘층의 도핑 동안 기판의 단면도.
제 20도는 전도 층의 증착과 게이트 구조화를 위한 마스크의 형성후 기판의 단면도.
제 21도는 게이트 구조화 후 기판의 평면도.
제 22도는 게이트 구조화 후 제 21도의 XXII- XXII선의 단면도.
제 23도는 게이트 전극의 측면에 스페이서를 형성한 후 제 22도에 도시된 기판의 단면도.
제 24도는 제 1 MOS 트랜지스터를 위한 소스/드레인 이온 주입 동안 제 23도에 도시된 기판의 단면도.
제 25도는 제 2 MOS 트랜지스터를 위한 소스/드레인 이온 주입 동안 제 24도에 도시된 기판의 단면도.
제 26도는 소스/드레인 영역의 도판트를 활성화하기 위한 열처리 후 제 25도에 도시된 기판의 단면도.
제 27도는 제 21도의 XXVII- XXVII선의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11, 21 : 기판 12, 22 : 유전체 층
13, 23 : 실리콘 층 16, 26 : 격리 구조
115, 116, 215, 216 : 게이트 전극
117, 217 : 금속화 평면

Claims (10)

  1. CMOS 집적 회로를 제조하기 위한 방법으로서,
    적어도 하나의 주요 표면에 단결정 실리콘을 포함하는 기판(11)에 유전체 층(12)과 실리콘 층(13)이 증착되는 단계;
    상기 기판(11)의 주요 표면에 상기 기판(11)의 이웃하는 트랜지스터를 격리시키는 격리 구조(16)가 제조되는 단계;
    상기 격리 구조(16)의 형성 동안에 구조화된 상기 실리콘 층(13)이 상기 격리 구조(16)에 의해 서로로부터 각각 격리된 다수의 하부 영역을 포함하도록 상기 실리콘 층(13)이 구조화되는 단계;
    제 1 전도 형태의 채널을 가지는 제 1 MOS 트랜지스터를 위한 영역에서, 상기 구조화된 실리콘 층(13)이 제 1 전도 형태와 반대되는 제 2 전도 형태의 채널을 가지는 제 2 MOS 트랜지스터를 위한 영역과 서로 다르게 도핑되는 단계;
    전도 층(112)이 증착되는 단계;
    상기 전도 층(112)과 상기 구조화된 실리콘 층(13)이 함께 구조화되는 단계; 및
    상기 제 1 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터를 위한 소스/드레인 영역(124, 125)이 형성되는 단계를 포함하는 것을 특징으로 하는 CMOS 집적 회로 제조방법.
  2. 제 1항에 있어서,
    상기 구조화된 실리콘 층(13)이 상기 제 2 MOS 트랜지스터가 형성되는 영역에서 제 1 마스크(18)로 피복되는 동안, 상기 구조화된 실리콘 층(13)은 상기 제 1 MOS 트랜지스터가 형성되는 영역에서 도핑되며,
    상기 구조화된 실리콘 층(13)이 상기 제 1 MOS 트랜지스터가 형성되는 영역에서 제 2 마스크(110)로 피복되는 동안, 상기 구조화된 실리콘 층(13)은 상기 제 2 MOS 트랜지스터를 위한 영역에서 도핑되는 것을 특징으로 하는 CMOS 집적 회로 제조방법.
  3. 제 1항에 있어서,
    상기 구조화된 실리콘 층(13)은 상기 제 1 MOS 트랜지스터를 위한 영역에서 상기 제 1 전도 형태로 도핑되고 상기 제 2 MOS 트랜지스터를 위한 영역에서 상기 제 2 전도 형태로 도핑되는 것을 특징으로 하는 CMOS 집적 회로 제조방법.
  4. 제 1항에 있어서,
    상기 제 2 전도 형태로 도핑된 웰(19)을 형성하기 위한 이온 주입과 상기 제 1 MOS 트랜지스터를 위한 채널 이온 주입은 상기 제 1 마스크(18)를 사용함으로써 상기 구조화된 실리콘 층(13)이 상기 제 1 MOS 트랜지스터를 위한 영역에서 도핑되기 전에 수행되며,
    상기 제 1 전도 형태로 도핑된 웰(111)을 형성하기 위한 이온 주입과 상기제 2 MOS 트랜지스터를 위한 채널 이온 주입은 상기 제 2 마스크(110)를 사용함으로써 상기 구조화된 실리콘 층(13)이 상기 제 2 MOS 트랜지스터를 위한 영역에서 도핑되기 전에 수행되는 것을 특징으로 하는 CMOS 집적 회로 제조방법.
  5. 제 1항에 있어서,
    상기 도판트를 활성화시키기 위한 열 처리 단계는 상기 전도 층(112)이 증착되기 전에 수행되는 것을 특징으로 하는 CMOS 집적 회로 제조방법.
  6. 제 1항에 있어서,
    상기 실리콘 층(13)에 피복 층(14)이 제공되어 상기 격리 구조(16)가 상기 격리 구조(16)의 배열을 한정하는 격리 마스크(15)의 보조로 제조되기 전에 구조화되며,
    상기 피복 층(14)은 상기 전도 층(112)이 증착되기 전에 제거되는 것을 특징으로 하는 CMOS 집적 회로 제조방법.
  7. 제 6항에 있어서,
    상기 피복 층(14)은 산화 불가능 재료로 형성되며,
    상기 격리 구조(16)는 국부 열 산화에 의해 제조되며, 상기 구조화된 피복 층(14)은 산화 마스크로서 작용하는 것을 특징으로 하는 CMOS 집적 회로 제조방법.
  8. 제 6항에 있어서,
    상기 구조화된 피복 층(14)을 에칭 마스크로 사용함으로써 상기 격리 구조(16)를 형성하기 위해 격리 재료로 채워지는 트렌치가 상기 기판(11) 내로 에칭되는 것을 특징으로 하는 CMOS 집적 회로 제조방법.
  9. 제 1항에 있어서,
    상기 제 1 및 제 2 MOS 트랜지스터의 게이트 전극(115, 116)의 측면에 격리 측면 피복 층(118)이 제조되고,
    상기 제 2 MOS 트랜지스터를 위한 영역이 제 4 마스크(120)로 피복되는 동안, 상기 제 1 MOS트랜지스터를 위한 상기 소스/드레인 영역(124)을 형성하기 위해 이온 주입이 수행되고,
    상기 제 1 MOS 트랜지스터를 위한 영역이 제 5 마스크(122)로 피복되는 동안, 상기 제 2 MOS트랜지스터를 위한 상기 소스/드레인 영역(124)을 형성하기 위해 이온 주입이 수행되는 것을 특징으로 하는 CMOS 집적 회로 제조방법.
  10. 제 6항 내지 제 9항 중 어느 한 항에 있어서,
    상기 실리콘 층(13)은 다결정 실리콘에 의해 형성되고,
    상기 피복 층(112)은 고융점 금속, 금속 실리사이드 및/또는 TiN을 포함하고,
    상기 유전체 층(12)은 SiO2및/또는 Si3N4를 포함하고,
    상기 피복 층(14)은 Si3N4를 포함하며,
    상기 구조화된 실리콘 층(13)은 이온 주입에 의해 도핑되는 것을 특징으로 하는 CMOS 집적 회로 제조방법.
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