KR970018255A - Cmos 집적 회로 제조방법(process for the production of an integrated cmos circuit) - Google Patents
Cmos 집적 회로 제조방법(process for the production of an integrated cmos circuit) Download PDFInfo
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Abstract
CMOS 집적 회로를 제조하기 위해, 유전체 층(22)과 실리콘 층(23)이 기판(21)에 제공된다. 상기 기판(21)의 이웃하는 활성화 영역을 격리시키는 격리 구조(26)의 형성동안, 상기 실리콘 층(23)은 순차적으로 서로 다르게 도핑되는 격리된 하부 영역을 포함하는 것으로 구조화된다. 전체 표면에 전도 층을 증착하고, 상기 전도 층과 상기 구조화된 실리콘 층을 공통으로 구조화함으로써 금속화 표면(217)에 의해 게이트 전극(215, 216)이 전기적으로 접속되는 서로 다르게 도핑된 게이트 전극(215, 216)과 평면(217)이 형성된다. 도핑 전에 실리콘 층의 분배는 측면 도판트 확산을 방지한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제26도 소스/드레인 영역의 도판트를 활성화하기 위한 열처리 후 제25도에 도시된 기판의 단면도,
27도는 제21도의 XXVII_XXVII선의 단면도.
Claims (10)
- CMOS 집적회로 제조 방법에 있어서, 적어도 하나의 주요 표면에 단결정 실리콘을 포함하는 기판(11)에 유전체 층(12)과 실리콘 층(13)이 증착되는 단계；상기 기판(11)의 주요 표면에 상기 기판(11)의 이웃하는 트랜지스터를 격리시키는 격리 구조(16)가 제조되는 단계；상기 격리 구조(16)의 형성 동안에 상기 실리콘 층(13)이 구조화되는 단계를 포함하는데, 상기 구조화된 실리콘 층(13)은 상기 격리 구조(16)에 의해 서로로부터 각각 격리된 다수의 하부 영역을 포함하고, 제1전도 형태의 채널을 가지는 제1 MOS 트랜지스터를 위한 영역에서, 상기 구조화된 실리콘 층(13)이 제1전도 형태와 반대되는 제2전도 형태의 채널을 가지는 제2 MOS 트랜지스터를 위한 영역과 서로 다르게 도핑되는 단계；전도 층(112)이 증착되는 단계；상기 전도 층(112)과 상기 구조화된 실리콘 층(13)이 서로 구조화되는 단계； 및 제1 MOS 트랜지스터와 제2 MOS 트랜지스터를 위한 소스/드레인 영역(124, 125)이 형성되는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 상기 구조화된 실리콘 층(13)이 제2 MOS 트랜지스터가 형성되는 영역의 제1마스크(18)로 피복되는 동안, 상기 구조화된 실리콘 층(13)은 제1MOS트랜지스터가 형성되는 영역에서 도핑되며, 상기 구조화된 실리콘 층(13)이 제1 MOS 트렌지스터가 형성되는 영역의 제2마스크(18)로 피복되는 동안, 상기 구조화된 실리콘 층(13)은 제2 MOS 트랜지스터를 위한 영역에서 도핑되는 것을 특징으로 하는 방법.
- 제1항에 있어서, 상기 구조화된 실리콘 층(13)은 제1전도 형태를 가지는 제1 MOS 트랜지스터를 위한 영역과 제2전도 형태를 가지는 제2 MOS 트랜지스터를 위한 영역에서 도핑되는 것을 특징으로 하는 방법.
- 제1항에 있어서, 제2전도 형태로 도핑된 웰(19)을 형성하기 위한 이온 주입과 제1 MOS 트랜지스터를 위한 채널 이온 주입은 제1마스크(18)를 사용함으로써 상기 구조화된 실리콘 층(13)이 제1 MOS 트랜지스터를 위한 영역에서 도핑되기 전에 수행되며, 제1전도 형태로 도핑된 웰(111)을 형성하기 위한 이온 주입과 제2 MOS 트랜지스터를 위한 채널 이온 주입은 제2마스크(110)를 사용함으로써 상기 구조화된 실리콘 층(13)이 제2 MOS 트랜지스터를 위한 영역에서 도핑되기 전에 수행되는 것을 특징으로 하는 방법.
- 제1항에 있어서, 상기 도판트를 활성화시키기 이하 열 처리 단계는 상기 전도층(112)이 증착되기 전에 수행되는 것을 특징으로 하는 방법.
- 제1항에 있어서, 상기 실리콘 층(13)에 피복 층(14)이 제공되어 상기 격리 구조(16)가 상기 격리 구조(16)의 배열을 한정하는 격리 마스크(15)의 보조로 제조되기 전에 구조화되며, 상기 피목 층(14)은 상기 전도 층(112)이 증착되기 전에 제거되는 것을 특징으로 하는 방법.
- 제6항에 있어서, 상기 피복 층(14)은 산화 불가능 재료로 형성되며, 상기 격리 구조(16)는 국부 열 산화에 의해 제조되며, 상기 구조화된 피복 층(14)은 산화 마스크로서 작용하는 것을 특징으로 하는 방법.
- 제6항에 있어서, 상기 기판(11)에 에칭 마스크와 같은 상기 구조화된 피복 층(14)을 사용함으로써 상기 결리 구조(16)를 형성하기 위해 격리 재료로 채워지는 트렌치가 에칭되는 것을 특징으로 하는 방법.
- 제1항에 있어서, 상기 제1 및 제2 MOS 트랜지스터의 게이트 전극(115, 116)의 측면에 격리 측면 피복 층(118)이 제조되고, 상기 제2 MOS 트랜지스터를 위한 영역이 제4마스크(12)로 피복 되는 동안, 제1 MOS 트랜지스터를 위한 상기소스/드레인 영역(124)을 형성하기 위해 이온 주입이 수행되고, 상기 제1 MOS 트랜지스터를 위한 영역이 제5마스크(112)로 피복되는 동안, 제2 MOS 트랜지스터를 위한 상기 소스/드레인 영역(124)을 형성하기 위해 이온 주입이 수행되는 것을 특징으로 하는 방법.
- 제6항 내지 제9항 중 어느 한항에 있어서, 상기 실리콘 층(13)은 폴리결정 실리콘에 의해 형성되고, 상기 피목 층(112)은 고융점 금속, 금속 살리사이드 및/또는 TiN으로 이루어지고, 상기 유전체 층(12)은 SiO2및/또는 Si3N4로 이루어지고, 상기 피복 층(14)은 Si3N4로 이루어지며, 상기 구조화된 실리콘 층(13)은 이온 주입에 의해 도핑되는 것을 특징으로 하는 방법.
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