KR20020010918A - 이중 게이트 모스펫 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 이중 게이트 MOSFET 트렌지스터와 그것을 제조하기 위한 방법을 설명한다. 본 발명에서, 형성하고자 하는 트랜지스터 채널의 반도체 층 구조체(4A)는 스페이서 물질(3, 5) 안에 매립되고 소스 및 드레인 영역(7A, 7B)과 컨택하여 연결된다. 상기 소스 영역(7A)과 드레인 영역(7B)은 오목부에 형성되는데, 상기 오목부는 상기 반도체 층 구조체(4A)의 마주 보는 측면들을 에칭하여 형성된다. 다음에, 상기 스페이서 물질(3, 5)을 선택적으로 에칭하고 전기 전도성의 게이트 전극(10)으로 교체한다.
Description
벌크 MOS 트랜지스터(bulk MOS transistor)는 이미 알려진 단 채널 효과(short-channel effect)의 결과, 가까운 장래에 그 미세화의 한계에 도달할 것이다. 그러나, MOS 트랜지스터의 원리는 10 nm의 채널 길이 또는 그 이하의 미세화까지는 계속 활용될 수 있다. 상기 활용의 전제 조건으로는 게이트 전위의 펀치-스루(punch-through)가 전체 채널 영역에 대하여 최대한 넓게 형성되는 것을 들 수 있으며, 피커스(F.G. Pikus) 등이 어플라이드 피직스 레터스(Applied physics letters) 71, 3661(1997)에서 밝혔듯이, 상기 전제 조건은 매우 얇은 실리콘(Si) 영역을 갖는 이중 게이트 MOSFET 트랜지스터를 통해 최상으로 얻어질 수 있다.
이제까지 상기와 같은 트랜지스터는 실험실 단계에서만 실현될 수 있었다. 예를 들어, 콜린지(J.P. Colinge) 등이 IEDM(International Electron Device Meeting) 90-595에서 제안한 방법에서는 SOI(Silicon On Insulator) 기판 위의 산화물이 트랜지스터 채널 아래 영역에서 습식 화학적으로 제거되고, 제거된 공간은 차후 후부 게이트의 다결정 실리콘으로 채워진다. 그러나, 상기 방법의 적용시 좁은 영역에 한정하여 에칭하는 것이 불가능할 뿐 아니라, 상부 게이트와의 자기 정렬이 없어 전기적 특성에 나쁜 영향을 준다.
또한, 웡(H.-S. P. Wong) 등이 IEDM 97-427에서 제안한 공정에서는 얇은 터널(thin tunnel)을 통한 에피택셜(epitaxial) 성장을 이용하여 얇은 실리콘 채널 영역을 형성하고 있으나, 상기 공정의 적용시 해결해야할 기술적 요구 사항이 극히 많다.
본 발명은 청구항 1에 따른 이중 게이트 모스펫 트랜지스터(double gate MOSFET transistor)의 제조 방법 및 청구항 15에 따른 이중 게이트 MOSFET 트랜지스터에 대한 것이다.
이하, 본 발명에 바람직한 실시예에 따른 제조 공정을 첨부 도면에 의거하여 더욱 상세히 설명하기로 한다. 첨부 도면 중에서,
도 1은 제조 공정중 처리되는 영역들의 기하학적 비율을 도시한 평면도,
도 2는 트랜지스터 채널로서 제공된 실리콘 층이 형성된 후에 도 1의 "A-A" 선을 따라 절개한 단면도,
도 3은 실리콘 층을 패터닝하고 제 2 질화물 층이 형성된 후에 도 1의 "A-A" 선을 따라 절개한 단면도,
도 4는 제 2 산화물 층이 형성되고 컨택홀을 에칭한 후에 도 1의 "A-A" 선을 따라 절개한 단면도,
도 5는 도 1의 "B-B" 선을 따라 절개한 이중 게이트 MOSFET의 단면도이다.
따라서, 본 발명의 목적은 상부 및 하부 게이트가 최대한 정확하게 정렬되고, 기술적으로 너무 복잡하거나 어렵지 않은 이중 게이트 MOSFET 트랜지스터 및 그 제조 방법을 제공하는 것이다.
상기 목적은 청구항 1에 따른 방법과 청구항 15에 따른 이중 게이트 MOSFET 트랜지스터에 의하여 달성된다.
본 발명에 따른 방법은 다음과 같은 단계를 포함한다.
a. 실리콘 기판인 기판에, 상기 기판에 형성되고 산화물 층인 제 1 절연층과, 상기 제 1 절연층 위에 형성되는 제 1 스페이서 층과, 상기 제 1 스페이서 층 위에 형성되고 실리콘 층인 반도체 층을 제공하는 단계와;
b. 상기 반도체 층에서 MOSFET의 채널로 제공되는 반도체 층 구조체를 제외한 나머지 부분을 제거하는 단계와;
c. 상기 반도체 층 구조체가 본질적으로 제 1 및 제 2 스페이서 층 안에 완전히 매립되도록, 상기 반도체 층 구조체와 제 1 스페이서 층 위에 상기 제 2 스페이서 층을 증착하고 제 1 및 제 2 스페이서 층을 패터닝하는 단계와;
d. 상기 제 1 및 제 2 스페이서 층의 구조 위에 산화물 층인 제 2 절연층을 증착하는 단계와;
e. 일방향으로 배열된 두 개의 오목부를 수직으로 에칭하는 단계로서, 상기 두 개의 오목부의 규격은 상기 반도체 층 구조체가 두 오목부 사이에 완전히 위치하기에 충분하도록 하며, 상기 반도체 층 구조체의 양끝단 각각과 제 1 및 제 2 스페이서 층은 상기 오목부 각각에서 완전히 에칭되는 단계와;
f. 전기 전도성의 소재로 상기 오목부를 채우는 단계와;
g. 제 2 절연층에 형성된 컨택홀을 통해 상기 스페이서 층을 선택적으로 제거하는 단계와;
h. 제거된 스페이서 층 영역의 내측 벽과 상기 반도체 층 구조체의 표면에 특히 산화물 층인 제 3 절연층을 형성하는 단계와;
i. 제거된 스페이서 층의 영역에 전기 전도성의 소재를 인입하는 단계를 포함하는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
따라서, 본 발명에 따른 제조 공정의 기본 원리는 공정중 선택적으로 에칭된 후 전기 전도성의 게이트 전극 소재로 교체되는 스페이서 물질 안에 트랜지스터 채널의 반도체 물질을 매립하여 형성하는데 있다. 채널의 길이는 에칭 단계에 의해 결정되며, 이때 반도체 층, 즉 채널 영역과 스페이서 물질은 하나의 동일한 마스크로써 에칭된다.
본 발명에 따른 이중 게이트 MOSFET 트랜지스터는, 특히 실리콘 기판인 기판과; 기판위에 형성되고 특히 산화물 층인 제 1 절연층과; 상기 제 1 절연층에 형성된 게이트 전극에 의해 그 수평면이 완전히 둘러쌓이고, 상기 게이트 전극 안에 매립되는 반도체 층 구조체와; 상기 제 1 절연층에 형성되고, 상기 반도체 층 구조체와 게이트 전극의 마주보는 양측부에 배열되며, 상기 반도체 층 구조체의 수직면과 컨택하여 연결되는 소스 및 드레인 영역과; 상기 구조물을 덮으며, 상기 게이트 전극과의 컨택을 위한 적어도 하나의 컨택홀을 가지며, 특히 산화물 층인 제 2 절연층과; 상기 게이트 전극과 상기 반도체 층 구조체 사이와, 상기 소스 및 드레인 영역 사이에 형성되는 제 3 절연층을 포함한다.
본 발명의 세부 실시예의 장점은 종속항에서 명기된다.
이중 게이트 MOSFET의 제조 공정의 자세한 설명은 다음과 같다.
도 2에 도시되었듯이, SOI (Silicon On Insulator) 구조의 개시 기판은 실리콘 웨이퍼와 같은 기판(1)과, 그 위에 형성되는 제 1 산화물 층(2)과, 실리콘 질화물(SiN)로 만든 제 1 스페이서 층(3)과, 본 발명에서는 실리콘 층인 반도체 층(4)으로 구성된다. 상기와 같은 개시 기판은 예를 들어 웨이퍼 본딩을 통해 제조할 수 있다. 즉, 산화물 층과 질화물 층을 제 1 및 제 2 실리콘 웨이퍼 상에 별개로 성장시킨 후, 기존 기술에 알려진 그대로의 웨이퍼 본딩 방법을 써서 상기 제 1 및 제 2 실리콘 웨이퍼가 상기 산화물 층과 질화물 층에서 결합되도록 하는 것이다. 차후 공정에서 연마와 에칭 또는 그 중 하나를 사용하여 상기 제 2 실리콘 웨이퍼의 두께를 원하는 값에 맞춰야 한다. 도 2에 도시된 구조는 다른 공정에 의해서도 얻을 수 있다. 즉, 연속적인 증착으로 도시된 층들을 형성한 후, 예를 들어 레이저를 사용한 재결정을 통해 실리콘을 다결정 형태로 성장시키는 것이다. 한편, 상기 반도체 층(4)을 결정체 크기가 작은 다결정 상태로 남겨 두거나, 혹은 비정질 상태로까지 남겨 두는 것 역시 이론상으로 생각할 수 있다. 이러한 경우, 상기와 같은 상태에서는 이동도가 상대적으로 넓은 범위에 제한되나, 그럼에도 불구하고 채널 영역의 부피 축소 및 게이트 전위의 완전한 펀치-스루에 의해 부품의 적합한 파워를 기대할 수 있다. 따라서, 제조중 복잡한 재결정 방법을 사용하지 않아도 된다.
다음에, 적절한 방법으로써 상기 실리콘 층을 패터닝하여, 도 1에서 실선(solid line)으로 표시되어 있듯이, 반도체 층 구조체(4A)가 남도록 한다. 본 발명의 경우, 상기 반도체 층 구조체(4A)는 사각형 형상의 영역이다.
이어서 SiN으로 제 2 스페이서 층(5)을 형성하여 상기 사각형 영역을 덮도록 한다. 도 3에 도시되었듯이, 상기 사각형 영역은 결과적으로 SiN 물질에 의해 완전히 둘러 쌓인다. 차후 자세히 설명하겠지만, 상기 SiN 물질은 이를 대신할 게이트 전극의 형성을 위한 스페이서 역할을 한다,
다음에, 적절한 방법으로써 상기 스페이서 층(3,5)을 패터닝하여, 도 1에서 파선(broken line)으로 표시되어 있듯이, 이중 일부 영역이 남도록 한다. 상기 영역은 웨브(web)에 의해 서로 연결되어 있으나 본질적으로는 두 개인 사각형 형상의 구역을 포함한다. 도 1에 도시된 상부의 사각형 구역 안에는 상기 반도체 층 구조체가 매립되어 위치하며, 도 1에서 점선으로 표시된 영역의 바깥 쪽에는 상기 제 1 산화물 층(2)이 그 표면에 위치한다.
도 4에 도시되었듯이, 이어서 제 2 산화물 층(6)을 상기 구조 위에 증착하고 그 표면을 평탄화시킨다. 상기 평탄화는 예를 들어 화학 기계적 연마로 달성할 수 있을 것이다.
다음에, 도 1의 일점 쇄선(dash-dotted line)으로 표시된 영역에서 상기 구조를 에칭하여 수직한 오목부(7A, 7B)를 형성한다. 도 5에 도시되었듯이, 상기 반도체 층 구조체(4A)의 양끝단 각각과 제 1 및 제 2 스페이서 층(3, 5)은 상기 오목부(7A, 7B) 각각에서 완전히 에칭된다. 평면도인 도 1에 도시되었듯이, 에칭되는 일점 쇄선 영역들은 사각형 실리콘 영역(4A)의 양쪽 단(短)측부 상에 서로 마주 보도록 위치하며, 상기 양쪽 단측부를 약간 오버랩한다. 에칭 공정중 상기 사각형 실리콘 영역(4A)은 양쪽 오목부(7A, 7B) 안에서 에칭된다. 이때, 실리콘 영역(4A)의 끝단 각각은 오목부 각각의 내측 벽에서 노출된다. 도 5에서 더욱 알 수 있듯이, 질화물 층(3, 5)과 실리콘 층(4)은 그 깊이 끝까지 완전히 에칭되며, 결과적으로 산화물 층(2)의 표면이 약간 에칭된다. 산화물 층(2)은 상기 에칭시 에칭 차단층으로 더욱 이용될 수 있다.
이어서 전기 전도성의 물질을 상기 오목부(7A, 7B) 안에 채움으로써 소스 및 드레인 영역을 형성한다. 상기 물질은 예를 들어 고농도로 도핑된 다결정 실리콘, 금속, 또는 금속 실리사이드(metal silicide)일 수 있다. 상기 물질은 반드시 천천히 증착되도록 하여, 상기 오목부(7A, 7B)의 개구부가 상기 물질에 의해 막히기 전에 오목부 안에 상기 물질이 충분히 채워지도록 한다. 상기 단계가 끝나고 나면 소스 및 드레인 영역은 실리콘 영역(4A)의 양측면과 접촉하고 있다. 이 경우에도 역시 소스 및 드레인 영역의 상부 표면은 평탄화 공정을 거치게 되며, 이는 예를 들어 에칭 백(etching back) 또는 화학 기계적 연마를 사용하여 수행할 수 있다.
이어서 제 1 컨택홀(8A)을 질화물 층(도 1 참조)의 하부 사각형 구역에 형성한다. 그 결과는 도 1의 "A-A" 선을 따라 절개된 단면도인 도 4에 도시되어 있다. 다음에, 예를 들어 습식화학적 방법을 사용하여 상기 컨택홀(8A)를 통해 상기 스페이서 실리콘 질화물 층들이 선택적으로 에칭되도록 한다. 그 결과, 도 5에 도시되었듯이, 공간에 홀로 떠있게 된 실리콘 웨브(Si web)(4A)의 양끝단만을 소스 및 드레인 영역이 잡고있는 구조를 얻을 수 있다. 여기서, 상기 실리콘 웨브(4A)가 제조될 트랜지스터의 채널 영역이다.
다음에, 예를 들어 열산화를 통해 절연층(9)들을 형성한다. 이 때, 상기 실리콘 웨브(4A) 상에는 상대적으로 얇은 게이트 산화물이 형성되며, 도 5에서 알 수 있는 바와 같이, 도핑된 다결정 실리콘으로 상기 소스 및 드레인 영역을 형성한 경우라면 상기 소스 및 드레인 영역 상에는 더 두꺼운 열 산화물이 동시에 형성된다. 이는 상기 다결정 실리콘의 도핑 농도에 따라 산화물의 성장율이 증가하기 때문이다. 결국, 상대적으로 두꺼운 열 산화물이 소스 및 드레인 영역의 표면에 더욱 형성되는 것이다.
이어서 상기 스페이서 실리콘 질화물 층(3, 5)을 에칭하여 드러난 영역에 게이트 전극(10)을 형성한다. 이때, 고농도로 도핑된 다결정실리콘을 화학 기상 증착법(Chemical Vapor phase Deposition: 이하 CVD)에 의해 증착하여 상기 게이트 전극(10)을 형성하는 것이 바람직하며, 증착 후 구조의 표면은 평탄화시킨다. 이 때, 즉, 상기 증착시 도핑을 동시에 실행하며 도핑 물질은 예를 들어 3가의 인을 함유하는데, 이것은 상기 반도체를 n 전도성으로 만든다. 한편, 금속 또는 금속 실리사이드 역시 증착하여 게이트 전극으로 사용될 수 있다. 이후, 에칭 백 또는 화학 기계적 연마를 사용하여 표면을 다시 평탄화한다.
하나의 동일한 마스크를 사용하여 상기 오목부(7A, 7B)를 에칭하기 때문에, 채널 길이 및 게이트 전극의 위치가 동시에 결정되며, 결과적으로 게이트 전극들이상호간에 매우 정확히 정렬된다.
도 5에 도시된 부품의 상태에서, 소스 및 드레인 영역에는 아직 극속 컨택들이 제공되지 않았다. 따라서, 도 1에서 점선(dotted line)으로 표시되었듯이, 최종적으로 컨택홀(8B, 8C)들을 소스 및 드레인 영역의 산화물 층에 더욱 형성한다. 이러한 컨택홀(8B, 8C)은 결국 금속으로 채워져 소스 및 드레인 컨택을 형성한다.
Claims (16)
- 이중 게이트 MOSFET 트랜지스터를 제조하는 방법에 있어서,a. 실리콘 기판인 기판(1)에, 상기 기판(1)에 형성되고 산화물 층인 제 1 절연층(2)과, 상기 제 1 절연층 위에 형성되는 제 1 스페이서 층(3)과, 상기 제 1 스페이서 층(3) 위에 형성되고 실리콘 층인 반도체 층(4)을 제공하는 단계와;b. 상기 반도체 층(4)에서 MOSFET의 채널로 제공되는 반도체 층 구조체(4A)를 제외한 나머지 부분을 제거하는 단계와;c. 상기 반도체 층 구조체(4A)가 본질적으로 상기 제 1 스페이서 층(3) 및 제 2 스페이서 층(5) 안에 완전히 매립되도록, 상기 반도체 층 구조체(4A)와 상기 제 1 스페이서 층(3) 위에 상기 제 2 스페이서 층(5)을 증착하고 상기 제 1 및 제 2 스페이서 층(3, 5)을 패터닝하는 단계와;d. 상기 제 1 및 제 2 스페이서 층(3,5)의 구조 위에 산화물 층인 제 2 절연층(6)을 증착하는 단계와;e. 일방향으로 배열된 두 개의 오목부(7A, 7B)를 수직으로 에칭하는 단계로서, 상기 두 개의 오목부(7A, 7B)의 규격은 상기 반도체 층 구조체(4A)가 상기 두 개의 오목부(7A, 7B) 사이에 완전히 위치하기에 충분하도록 하며, 상기 반도체 층 구조체(4A)의 양끝단 각각과 제 1 및 제 2 스페이서 층(3, 5)은 상기 오목부(7A, 7B) 각각에서 완전히 에칭되는 단계와;f. 전기 전도성의 소재로 상기 오목부(7A, 7B)를 채우는 단계와;g. 상기 제 2 절연층(6)에 형성된 컨택홀(8A)을 통해 상기 스페이서 층(3, 5)을 선택적으로 제거하는 단계와;h. 상기 제거된 스페이서 층(3, 5) 영역의 내측 벽과 상기 반도체 층 구조체(4A)의 표면에 특히 산화물 층인 제 3 절연층(9)을 형성하는 단계와;i. 상기 제거된 스페이서 층(3,5)의 영역에 전기 전도성의 소재를 인입하는 단계를 포함하는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 a 단계에서, 상기 제 1 절연층(2), 상기 제 1 스페이서 층(3) 및 상기 반도체 층(4)은 순서대로 상기 기판(1)에 형성되는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 반도체 층(4)을 형성한 후, 레이저 빔을 조사하여 재결정화되는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 a 단계에서,상기 제 1 절연층(2)은 제 1 반도체 기판에 형성되고 상기 제 1 스페이서 층(3)은 제 2 반도체 기판에 형성되고,상기 두 개의 반도체 기판은 웨이퍼 본딩에 의하여 상기 절연층(2) 및 상기 제 1 스페이서 층(3)에서 서로 연결되고,상기 제 2 반도체 기판은 그 두께를 감소시켜 원하는 반도체 층(4)로 바뀌는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 스페이서 층(3, 5)은 상기 a 단계 및 상기 c 단계에서 실리콘 질화물에 의해 형성되는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연층(6)을 증착한 후 평탄화하는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 스페이서 층(3, 5)의 선택적 제거는 상기 제 2 절연층(6)에 형성된 개구부(8A)를 통해 상기 f 단계에서 실행되는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 전기 전도성의 물질은 상기 e 단계에서 도핑된 다결정 실리콘, 금속, 또는 실리사이드에 의해 형성되는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 제 8 항에 있어서,상기 도핑된 다결정 실리콘은 화학 기상 증착법에 의해 형성되며, 상기 증착중 비소(As) 원자에 의한 도핑이 동시에 실행되는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 f 단계에서, 상기 스페이서 층(3, 5)은 선택적으로 작용하는 습식 화학적 에칭에 의해 제거되는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법
- 제 1 항에 있어서,상기 g 단계에서, 상기 절연막(9)은 열산화에 의해 형성되는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 반도체 층 구조체(4A) 상에는 상대적으로 얇은 산화물이 생성되고, 상기 제거된 스페이서 층(3, 5)의 영역의 내측 벽에는 상대적으로 두꺼운 산화물이 생성되는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 i 단계에서, 상기 전기 전도성의 물질은 도핑된 다결정 실리콘, 금속, 또는 실리사이드에 의해 형성되는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 제 13 항에 있어서,상기 도핑된 다결정 실리콘은 화학 기상 증착법에 의해 형성되고, 상기 증착 중 3가의 인(P) 원자에 의한 도핑이 동시에 실행되는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터의 제조 방법.
- 이중 게이트 MOSFET 트랜지스터로서,실리콘 기판인 기판(1)과,상기 기판(1)에 형성되고 산화물 층인 제 1 절연층(2)과,상기 제 1 절연층(2)에 형성되는 게이트 전극(10)에 의해 수평면에서 완전히 둘러 쌓이고 상기 게이트 전극(10)에 매립되는 반도체 층 구조체(4A)와,상기 제 1 절연층(2)에 형성되고 상기 반도체 층 구조체(4A)와 상기 게이트 전극(10)의 마주 보는 측면에 배열되며, 상기 반도체 층 구조체(4A)의 수직면에 컨택하여 연결되는 소스 영역(7A) 및 드레인 영역(7B)과,상기 구조를 덮고, 상기 게이트 전극(10)과 컨택하기 위한 적어도 하나의 컨택 홀(8A)을 가진 산화물 층인 제 2 절연층(6)과,상기 게이트 전극(10)과 상기 반도체 층 구조체(4A) 사이 및 상기 소스 영역(7A)과 드레인 영역(7B) 사이에 위치한 제 3 절연층(9)을 포함하는 이중 게이트 MOSFET 트랜지스터.
- 제 15 항에 있어서,상기 게이트 전극(10) 및/또는 상기 소스 영역(7A)과 드레인 영역(7B)은 도핑된 다결정 실리콘, 금속, 또는 실리사이드에 의해 형성되는 것을 특징으로 하는 이중 게이트 MOSFET 트랜지스터.
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