JP2012212796A - 微細構造物の製造方法、該微細構造物の製造方法により製造される微細構造物、及び該微細構造物を有する電界効果型半導体素子 - Google Patents
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Abstract
【解決手段】本発明の微細構造物の製造方法は、トップダウン形成法により、基板上に少なくとも2つの凸状の形状からなる第1の構造体を形成する第1の構造体形成工程と、ボトムアップ形成法により、前記第1の構造体が形成された基板上に形成材料を堆積させ、隣接する前記第1の構造体の中間位置に凹状の溝を有する第2の構造体を形成する第2の構造体形成工程と、を含むことを特徴とする。
【選択図】図3
Description
例えば、大きなサイズの材料から始めてナノサイズの構造を生み出す形成法であるトップダウン形成法においては、超高電圧電子ビーム露光装置等を用いたリソグラフィ技術やAFM微細加工技術により、10nm程度の微細構造物を加工することができる(例えば、非特許文献1参照)。
また、小さなサイズの材料から始めてナノサイズの構造を生み出す形成法であるボトムアップ形成法においては、分子の堆積法により、数nm程度の微細構造物を加工することができる(例えば、非特許文献2参照)。
また、前記ボトムアップ形成法により微細構造物を加工する場合、前記微細構造物がある程度大きな加工領域を有するようになると、それら全体を加工することが容易でないという問題がある。
<1> トップダウン形成法により、基板上に少なくとも2つの凸状の形状からなる第1の構造体を形成する第1の構造体形成工程と、ボトムアップ形成法により、前記第1の構造体が形成された基板上に形成材料を堆積させ、隣接する前記第1の構造体の中間位置に凹状の溝を有する第2の構造体を形成する第2の構造体形成工程と、を含むことを特徴とする微細構造物の製造方法。
<2> 隣接する第1の構造体の間の最短距離をLとし、第2の構造体の堆積厚みをaとしたとき、L−2aで表される溝幅を有する溝を形成する前記<1>に記載の微細構造物の製造方法。
<3> Lが1nm〜1,000nmである前記<2>に記載の微細構造物の製造方法。
<4> aが、次式、0.1nm≦a<0.5Lの関係を満たす前記<2>から<3>のいずれかに記載の微細構造物の製造方法。
<5> トップダウン形成法が電子線リソグラフィ法である前記<1>から<4>のいずれかに記載の微細構造物の製造方法。
<6> ボトムアップ形成法が原子層堆積法である前記<1>から<5>のいずれかに記載の微細構造物の製造方法。
<7> 第1の構造体が金属電極である前記<1>から<6>のいずれかに記載の微細構造物の製造方法。
<8> 第2の構造体が絶縁膜である前記<1>から<7>のいずれかに記載の微細構造物の製造方法。
<9> 基板上に、第1の構造体と第2の構造体とを有する微細構造物であって、前記第1の構造体と前記第2の構造体とが、前記<1>から<8>のいずれかに記載の微細構造物の製造方法により製造されることを特徴とする微細構造物。
<10> 前記<9>に記載の微細構造物を有する電界効果型半導体素子であって、2つの第1の構造体が一対のソース電極とドレイン電極をなし、第2の構造体がゲート絶縁膜をなし、前記第2の構造体が有する溝にゲート電極が配されることを特徴とする電界効果型半導体素子。
本発明の微細構造物の製造方法は、少なくとも、第1の構造体形成工程と、第2の構造体形成工程とを含む。
前記第1の構造体形成工程は、トップダウン形成法により、基板上に少なくとも2つの凸状の形状からなる第1の構造体を形成する工程である。
前記第1の構造体の形成材料としては、前記トップダウン形成法による加工が可能である限り特に制限はなく、目的に応じて適宜選択することができ、例えば、前記構築物が金属電極である場合には、Al、Ag、Au、Ti、Pt、Ni、Pd、Pb、Co、Fe、Cu等を挙げることができる。
Lを前記数値範囲に設定することで、後述する第2の構造体に形成される凹状の溝の溝幅を狭小化して調整することができるとともに、前記溝幅に対して比較的大きな数値範囲であることから、前記間隔をもって配される前記第1の構造体を、前記トップダウン形成法により位置精度良く、容易に形成することができる。
前記第2の構造体形成工程は、ボトムアップ形成法により、前記第1の構造体が形成された基板上に形成材料を堆積させ、隣接する前記第1の構造体の中間位置に凹状の溝を有する第2の構造体を形成する工程である。
前記第2の構造体の形成材料としては、前記ボトムアップ形成法による堆積が可能である限り特に制限はなく、前記目的に応じて適宜選択することができ、例えば、前記構築物が絶縁膜である場合には、酸化アルミ、酸化シリコン、窒化シリコン、酸化ハフニウム等を挙げることができる。
このように形成される前記第2の構造体の溝としては、隣接する前記第1の構造体の間の間隔と、前記第2の構造体の堆積厚みとを調整することで、容易に10nmオーダーの溝幅を有するように形成することができる。
即ち、本発明の前記微細構造物の製造方法においては、前記トップダウン形成法又は前記ボトムアップ形成法により、直接的に10nmオーダーの溝幅を有する微細構造物を形成する必要はなく、この溝幅よりも大きなサイズで隣接する前記第1の構造体の間の間隔と、前記第2の構造体の堆積厚みとを調整することで、間接的に10nmオーダーの溝幅を有する前記第2の構造体を形成することが可能となる。
このような溝の形成方法としては、前記基板に対して略垂直(厳密に垂直である必要はなく、テーパ状、逆テーパ状を含む)に立ち上がるように前記第1の構造体を形成し、形成される前記谷状の微細構造の形状に追従するように前記第2の構造体を形成することが挙げられ、前記トップダウン形成法及び前記ボトムアップ形成法によって実施することができる。
中でも、前記ボトムアップ形成法による前記第2の構造体の形成に関し、前記第2の構造体を前記原子層堆積法(ALD法)により形成することとすれば、堆積対象となる前記谷状の微細構造の表面に前記第2の構造体の形成材料を吸着させて、原子層を1層ずつ成長させることができ、つまり、前記谷状の微細構造における深さ方向及び幅方向のいずれの方向に対しても、前記第2の構造体を一様の堆積厚みで前記原子層を成長させることができ、前記第2の構造体を前記谷状の微細構造の形状に追従させ、これに沿う形で溝を形成することができる。
先ず、基板1上に形成高さをhとして被加工層2Aを形成する(図1参照)。
ここで、第1の構造体2,2’の形成は、公知のエッチング形成法により、第1の構造体2,2’を残すように被加工層2Aの一部をエッチング除去することで実施してもよいし、公知のリフトオフ形成法により、第1の構造体2,2’をリフトオフ形成して実施してもよい。
これにより、凸状に形成される2つの第1の構造体2,2’と、それらの間に位置する基板1の部分とで凹状の形状をなす谷状の微細構造vが形成される。ここでは、第1の構造体2,2’間の最短距離をLとして、第1の構造体2,2’の形成位置の調整を行う。
これにより、第2の構造体3において、L−2aの溝幅を有する溝gが形成される。
なお、第2の構造体3の堆積厚みaは、図3に示すように、谷状の微細構造vの深さ方向及び幅方向における第2の構造体3の堆積厚みを示す。
以上により、微細構造物10を製造する。
電界効果型半導体素子20は、この微細構造物10に対し、第2の構造体3に形成された溝gに電極材料を堆積させてゲート電極4を形成することで製造する。
これにより、ゲート長が極めて狭い電界効果型半導体素子20を容易に製造することができる。
本発明の微細構造物は、少なくとも、基板上に、第1の構造体と第2の構造体とを有する。前記第1の構造体と、前記第2の構造体とは、前記本発明の微細構造物の製造方法により製造されることを特徴とする。
本発明の電界効果型半導体素子は、少なくとも本発明の前記微細構造物を有する。
前記微細構造物において、2つの前記第1の構造体が一対のソース電極とドレイン電極をなし、前記第2の構造体がゲート絶縁膜をなし、前記第2の構造体が有する溝にゲート電極が配されることを特徴とする。
また、ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、公知の電極材料を適用することができる。
前記単電荷メモリとしては、通常、基板上にソース電極とドレイン電極とを有し、これらの電極の間にゲート絶縁膜を介して、極めて狭いゲート長を有するゲート電極とが配されてなり、前記ソース電極と前記ドレイン電極との間にチャネル部が形成される。
このような単電荷メモリにおいては、前記チャネル部近傍に電荷捕獲サイトが形成され、該電荷捕獲サイトに蓄積された電荷の影響により前記チャネル部の電気特性が制御可能とされる。即ち、前記電荷捕獲サイトへ電荷を注入を、前記ゲート電極のゲート長を極めて狭くすることで、クーロン反発作用により1つ1つ制御することができる。
前記チャネル部の電気特性は、ゲート電圧を高くしていくと、該チャネルを流れる電子がトンネル効果により前記電荷捕獲サイトに注入され、該チャネルに流れる電流値がシフトするように観察される。この1つ電荷の蓄積によりもたらされる電気特性の変化に基づき、メモリ動作が可能とされる。
以上のように、前記電界効果型半導体素子は、極めて狭いゲート長を有するため、そのようなゲート長を必要とする前記単電荷デバイスに特に有用に適用することができる。
先ず、面方位が(100)のシリコン結晶に、1×1018cm−3の濃度で不純物(燐)を加えてあるシリコン基板を用意した。
このシリコン基板を熱酸化炉(光洋サーモシステムM270)で酸化し、表面に厚み315nmのSiO2酸化膜を形成した。
熱酸化炉による酸化条件としては、温度を1,000℃とし、炉内の雰囲気をwet酸化とし、酸化時間を35分とした。
次に、フォトレジスト材料(シプレイ社製、S1818)を前記シリコン基板のSiO2酸化膜上にスピンコート塗布してフォトレジスト層を形成した。スピンコート塗布の条件としては、回転数を4,000rpmとし、時間を30秒とした。
このフォトレジスト層に対して、露光機(Canon社製、1/4縮小投影露光器)を用いて露光した後、現像液(AZエレクトロニックマテリアルズ社製、AZ300MIF)により現像してレジストパターンを形成した。なお、現像時間は50秒とした。
この状態で、フォトレジスト材料の剥離液(東京応化工業社製、ハクリ液106)に浸漬し、前記レジストパターンの凹部に形成された前記触媒金属を残して、前記シリコン基板の前記SiO2酸化膜上から前記フォトレジスト層及び該フォトレジスト層上の前記触媒金属を除去した。
具体的には、前記触媒金属が形成されたシリコン基板をカーボンナノチューブを成長させるための炉(Nano Device社製、Easy Tube System)内に配置した後、成長ガスとして、アルゴンでバブリングさせたエタノールを750sccm及び水素を500sccmの条件で導入し、成長温度を900℃として5分間、前記カーボンナノチューブを成長させた。
なお、「単層」とは、カーボンナノチューブの管構造が1層のカーボン層からなる状態を指す。また、「1sccm」は、Si単位で、1.69×10−4Pa・m3/secに換算される。
前記カーボンナノチューブを形成した前記シリコン基板上に、電子線レジスト(日本ゼオン社製、ZEP520A)をスピンコート塗布して電子線レジスト層を形成した。スピンコート塗布の条件としては、回転数を5,000rpmとし、時間を60秒とした。
この電子線レジスト層に対して、電子線描画装置(クレステック社製、CABL−9410TFNA)を用いて電子線描画を行った後、現像液(日本ゼオン社製、ZED−N50)により現像してレジストパターンを形成した。前記電子線描画は、一部の前記レジスト層を除去して、前記凸状の触媒金属の上面が前記電子レジスト層から露出するように実施した。なお、現像時間は60秒とした。
この状態で、前記電子線レジスト材料の剥離液(日本ゼオン社製、ZDMAC)に浸漬し、前記触媒金属の上面に形成された前記金属電極を残して、前記SiO2酸化膜上から前記電子線レジスト層及び該電子線レジスト層上の前記金属電極を除去し、前記シリコン基板上に2つの凸状の金属電極を形成した(第1の構造体形成工程)。ここでは、前記2つの金属電極間の最短距離Lを70nmとし、前記2つの金属電極をそれぞれ、ソース電極、ドレイン電極とした。
この様子を図5に示す。なお、図5は、ソース電極及びドレイン電極が形成された状態の微細構造物の上面像を撮像した電子顕微鏡写真である。
この2つの金属電極が形成されたシリコン基板上に、原子層堆積装置(オックスフォードインスツルメンツ社製、FlexAl)を用いて絶縁膜を一様に堆積させた。前記絶縁膜は、前記シリコン基板側から酸化アルミニウム(厚み3nm)、窒化シリコン(厚み27nm)の順で形成し、堆積厚みaを30nmとしたものである。
その結果、前記2つの金属電極間の中間位置に、10nm(L−2a=10nm)の溝幅を有する溝が形成された前記絶縁膜を、前記シリコン基板上に形成した(第2の構造体形成工程)。
この様子を図6(a)、(b)に示す。なお、図6(a)は、絶縁膜が形成された状態の微細構造物の上面像を撮像した電子顕微鏡写真であり、図6(b)は、図6(a)における微細構造物の俯瞰像を撮像した電子顕微鏡写真である。
前記絶縁膜上にフォトレジスト材料(シプレイ社製、S1818)をスピンコート塗布してフォトレジスト層を形成した。スピンコート塗布の条件としては、回転数を4,000rpmとし、時間を30秒とした。
このフォトレジスト層に対して、露光機(Canon社製、1/4縮小投影露光器)を用いて露光した後、現像液(AZエレクトロニックマテリアルズ社製、AZ300MIF)により現像してレジストパターンを形成した。前記レジストパターンの形成は、前記絶縁膜の溝を中心とした周辺部分における前記フォトレジスト層を除去し、前記絶縁膜の溝が露出するように実施した。なお、現像時間は50秒とした。
この状態で、フォトレジスト材料の剥離液(東京応化工業社製、ハクリ液106)に浸漬し、前記溝に形成された前記ゲート電極を残して、前記絶縁膜上から前記フォトレジスト層及び該フォトレジスト層上の前記金属電極を除去した。
この様子を図7(a)、(b)に示す。なお、図7(a)は、ゲート電極が形成された状態の微細構造物の上面像を撮像した電子顕微鏡写真であり、図7(b)は、図7(a)における微細構造物の俯瞰像を撮像した電子顕微鏡写真である。
2A 被加工層
2 第1の構造体(ドレイン電極)
2’ 第1の構造体(ソース電極)
3 第2の構造体(ゲート絶縁膜)
4 ゲート電極
v 谷状の微細構造
g 溝
Claims (10)
- トップダウン形成法により、基板上に少なくとも2つの凸状の形状からなる第1の構造体を形成する第1の構造体形成工程と、
ボトムアップ形成法により、前記第1の構造体が形成された基板上に形成材料を堆積させ、隣接する前記第1の構造体の中間位置に凹状の溝を有する第2の構造体を形成する第2の構造体形成工程と、
を含むことを特徴とする微細構造物の製造方法。 - 隣接する第1の構造体の間の最短距離をLとし、第2の構造体の堆積厚みをaとしたとき、L−2aで表される溝幅を有する溝を形成する請求項1に記載の微細構造物の製造方法。
- Lが1nm〜1,000nmである請求項2に記載の微細構造物の製造方法。
- aが、次式、0.1nm≦a<0.5Lの関係を満たす請求項2から3のいずれかに記載の微細構造物の製造方法。
- トップダウン形成法が電子線リソグラフィ法である請求項1から4のいずれかに記載の微細構造物の製造方法。
- ボトムアップ形成法が原子層堆積法である請求項1から5のいずれかに記載の微細構造物の製造方法。
- 第1の構造体が金属電極である請求項1から6のいずれかに記載の微細構造物の製造方法。
- 第2の構造体が絶縁膜である請求項1から7のいずれかに記載の微細構造物の製造方法。
- 基板上に、第1の構造体と第2の構造体とを有する微細構造物であって、
前記第1の構造体と前記第2の構造体とが、請求項1から8のいずれかに記載の微細構造物の製造方法により製造されることを特徴とする微細構造物。 - 請求項9に記載の微細構造物を有する電界効果型半導体素子であって、
2つの第1の構造体が一対のソース電極とドレイン電極をなし、
第2の構造体がゲート絶縁膜をなし、
前記第2の構造体が有する溝にゲート電極が配されることを特徴とする電界効果型半導体素子。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014168049A (ja) * | 2013-01-30 | 2014-09-11 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005067976A (ja) * | 2003-08-27 | 2005-03-17 | Matsushita Electric Ind Co Ltd | ナノチューブの製造方法 |
JP2007059426A (ja) * | 2005-08-22 | 2007-03-08 | Seiko Epson Corp | 半導体装置の製造方法、電気光学装置及び電子機器 |
JP2007073856A (ja) * | 2005-09-09 | 2007-03-22 | Sony Corp | 導電性パターンの形成方法、半導体装置の製造方法、および有機電界発光素子の製造方法 |
JP2007189106A (ja) * | 2006-01-13 | 2007-07-26 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、集積回路、電気光学装置、電子機器 |
JP2007324480A (ja) * | 2006-06-02 | 2007-12-13 | Toshiba Corp | スイッチング素子、半導体装置及びそれらの製造方法 |
JP2009043939A (ja) * | 2007-08-09 | 2009-02-26 | Fujitsu Ltd | グラフェンを用いた電子デバイスの製造方法 |
JP2009283945A (ja) * | 2008-05-23 | 2009-12-03 | Qinghua Univ | 薄膜トランジスタの製造方法 |
JP2010060683A (ja) * | 2008-09-02 | 2010-03-18 | Hitachi Displays Ltd | 表示装置 |
JP2010537401A (ja) * | 2007-08-15 | 2010-12-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 薄いsoiの集積化のためのmosトランジスタおよびその製造方法 |
-
2011
- 2011-03-31 JP JP2011077839A patent/JP2012212796A/ja active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005067976A (ja) * | 2003-08-27 | 2005-03-17 | Matsushita Electric Ind Co Ltd | ナノチューブの製造方法 |
JP2007059426A (ja) * | 2005-08-22 | 2007-03-08 | Seiko Epson Corp | 半導体装置の製造方法、電気光学装置及び電子機器 |
JP2007073856A (ja) * | 2005-09-09 | 2007-03-22 | Sony Corp | 導電性パターンの形成方法、半導体装置の製造方法、および有機電界発光素子の製造方法 |
JP2007189106A (ja) * | 2006-01-13 | 2007-07-26 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、集積回路、電気光学装置、電子機器 |
JP2007324480A (ja) * | 2006-06-02 | 2007-12-13 | Toshiba Corp | スイッチング素子、半導体装置及びそれらの製造方法 |
JP2009043939A (ja) * | 2007-08-09 | 2009-02-26 | Fujitsu Ltd | グラフェンを用いた電子デバイスの製造方法 |
JP2010537401A (ja) * | 2007-08-15 | 2010-12-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 薄いsoiの集積化のためのmosトランジスタおよびその製造方法 |
JP2009283945A (ja) * | 2008-05-23 | 2009-12-03 | Qinghua Univ | 薄膜トランジスタの製造方法 |
JP2010060683A (ja) * | 2008-09-02 | 2010-03-18 | Hitachi Displays Ltd | 表示装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014168049A (ja) * | 2013-01-30 | 2014-09-11 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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