JPS61170724A - アクテイブマトリクス表示装置用基板 - Google Patents
アクテイブマトリクス表示装置用基板Info
- Publication number
- JPS61170724A JPS61170724A JP60011849A JP1184985A JPS61170724A JP S61170724 A JPS61170724 A JP S61170724A JP 60011849 A JP60011849 A JP 60011849A JP 1184985 A JP1184985 A JP 1184985A JP S61170724 A JPS61170724 A JP S61170724A
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- JP
- Japan
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- semiconductor film
- electrode
- substrate
- display device
- active matrix
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリクス液晶光示装置用基板に
おける薄膜トランジスタに関するものである。
おける薄膜トランジスタに関するものである。
透明絶縁基板上に電荷保持用容量を持つアクティブマト
リクス表示装置用基板において、電荷保持用容量部を前
段のゲート電極とゲート絶縁膜と半導体膜と透明電極か
らなる画素電極の一部から形成し、前記半導体膜はトラ
ンジスタ部とドレイン配線部と分離さrc7を島状領域
に形成することによって、良好な画質を持つ几アクティ
ブマトリクス宍示装置用基板が提供できる。
リクス表示装置用基板において、電荷保持用容量部を前
段のゲート電極とゲート絶縁膜と半導体膜と透明電極か
らなる画素電極の一部から形成し、前記半導体膜はトラ
ンジスタ部とドレイン配線部と分離さrc7を島状領域
に形成することによって、良好な画質を持つ几アクティ
ブマトリクス宍示装置用基板が提供できる。
従来のアクティブマトリクス液晶表示装置の単位画素の
例を第2図に示す。第2図に)は、単位画素構造例の平
面図を示し、第2図(6)は、第2図(ロ)のa−o
’線に沿つ几断面図、第2図(6)は第2図(ロ)のD
−DI線に沿った断面図である。ガラス等の透明絶縁基
板1上には、Cデ、ム譬10デ2M。、At等のゲート
電極2が設けらn1行電極として延在している。前段の
ゲート電極21も図示さnている。ゲート電極2上には
、二酸化シリコン、チツ化シリコン等のゲート絶縁g8
、アモルファスシリコン等の半導体膜5が設けらn、半
導体属5上には列電極としてのドレイン電極6、ソース
電極7が配され、ソース電極7と画素電極4が接続さn
ている。画像信号等を保持するための電荷保持用容量は
、前段のゲート電極2′とゲート絶tIkvA8と半導
体膜5と画素電極4とで構成さnている。なおトランジ
スタ部と電荷保持用容量部の半導体膜5は接続さf′し
た型で配さnている。
例を第2図に示す。第2図に)は、単位画素構造例の平
面図を示し、第2図(6)は、第2図(ロ)のa−o
’線に沿つ几断面図、第2図(6)は第2図(ロ)のD
−DI線に沿った断面図である。ガラス等の透明絶縁基
板1上には、Cデ、ム譬10デ2M。、At等のゲート
電極2が設けらn1行電極として延在している。前段の
ゲート電極21も図示さnている。ゲート電極2上には
、二酸化シリコン、チツ化シリコン等のゲート絶縁g8
、アモルファスシリコン等の半導体膜5が設けらn、半
導体属5上には列電極としてのドレイン電極6、ソース
電極7が配され、ソース電極7と画素電極4が接続さn
ている。画像信号等を保持するための電荷保持用容量は
、前段のゲート電極2′とゲート絶tIkvA8と半導
体膜5と画素電極4とで構成さnている。なおトランジ
スタ部と電荷保持用容量部の半導体膜5は接続さf′し
た型で配さnている。
さらに上部からの光?:遮閉する九めの遮光膜やパッシ
ベーション膜等が形成さnることもあるが、本発明に直
接関係ないので省略する。第2図(ロ)。
ベーション膜等が形成さnることもあるが、本発明に直
接関係ないので省略する。第2図(ロ)。
φ)及び(−)の構造例では、電荷保持用容量に書き込
まtl、た画像信号等がリークして良好な画質が得らn
ない欠点がある。
まtl、た画像信号等がリークして良好な画質が得らn
ない欠点がある。
第2図に)、Φ)及び(c)に示すように、従来の構造
だと、電荷保持用容量に書き込まrtた画像信号が、半
導体膜5t−介してドレイン電極6あるいはソース電極
71にリークして、画像信号が保持さnず、コントラス
トの良い画質が得らnない。本発明は、上記問題点を解
決するもので工数を特に増加しないで、良好な画質を持
つ九アクティブマトリクス我示装置の几めの薄膜トラン
ジスタの単位画素構造を提供するものである。
だと、電荷保持用容量に書き込まrtた画像信号が、半
導体膜5t−介してドレイン電極6あるいはソース電極
71にリークして、画像信号が保持さnず、コントラス
トの良い画質が得らnない。本発明は、上記問題点を解
決するもので工数を特に増加しないで、良好な画質を持
つ九アクティブマトリクス我示装置の几めの薄膜トラン
ジスタの単位画素構造を提供するものである。
上記問題点全解決するために本発明は、電荷保持用容量
部とトランジスタ部に形成さnる半導体膜を分離形成す
ることによって、画像信号等のリークを防止するもので
ある。
部とトランジスタ部に形成さnる半導体膜を分離形成す
ることによって、画像信号等のリークを防止するもので
ある。
上記のように構成すると、例えば電荷保持用容量に書き
込trt九画像信号は、半導体膜を伝わってリークする
ことなく保持さn、コントラストの良い画質が工数の増
加なく達成できる。
込trt九画像信号は、半導体膜を伝わってリークする
ことなく保持さn、コントラストの良い画質が工数の増
加なく達成できる。
以下に本発明の実施例を図面に基づいて詳細に説明する
。第1図@は、本発明の単位画素の構造例の平面図を示
す。第1図(6)は、第1図−)のA−Iム1線に沿っ
た断面図、第1図(6)は第1図6)のB−BI線に沿
った断面図である。ガラス等の透明絶縁基板1上には、
ム’eCre”(1等のゲート電極2が設けらn1行電
極として延在している。
。第1図@は、本発明の単位画素の構造例の平面図を示
す。第1図(6)は、第1図−)のA−Iム1線に沿っ
た断面図、第1図(6)は第1図6)のB−BI線に沿
った断面図である。ガラス等の透明絶縁基板1上には、
ム’eCre”(1等のゲート電極2が設けらn1行電
極として延在している。
前段のゲート電極21も図示している。ゲート電極2上
には、二酸化シリコン、チツ化シリコン等のゲー) 絶
RWI−8、アモルファスシリコン等の半導体膜5が形
成さnている。前段のゲート電極21上には、前記ゲー
ト絶縁膜8、半導体膜5と同時に積層さrtた絶縁膜8
1、半導体J[51が形成さ−B、 X T O等の透
明導電膜である画素電極4の一部とによって電荷保持用
容量が構成さnている。
には、二酸化シリコン、チツ化シリコン等のゲー) 絶
RWI−8、アモルファスシリコン等の半導体膜5が形
成さnている。前段のゲート電極21上には、前記ゲー
ト絶縁膜8、半導体膜5と同時に積層さrtた絶縁膜8
1、半導体J[51が形成さ−B、 X T O等の透
明導電膜である画素電極4の一部とによって電荷保持用
容量が構成さnている。
半導体膜5上には、列電極としてのドレイン電極6、ソ
ース電極7が配さn、ソース電極7と画素電極4が接続
さnている。電荷保持用容量部の半導体ms’t−ドレ
イン電極6、ソース電極7,71を配する半導体膜5と
分離し比島状領域に形成することによって、例えば電荷
保持用容量に書き込trvた画像信号は、半導体膜5曹
が島状に形成されているのでリークすることなく保持さ
n1士数を増すことなくコントラストの良好な画像我子
を得ることが出来る。なお、電荷保持用容量の構成を半
導体膜5It−なくす方法も考えらnるが、トランジス
タ部の半導体膜5のバターニング時、エッチャント等に
よる損傷を絶縁JII8’に与え、絶縁耐圧不良発生の
原因となるので、本発明に示すように半導体$ 51を
島状に形成し次構造が良い。
ース電極7が配さn、ソース電極7と画素電極4が接続
さnている。電荷保持用容量部の半導体ms’t−ドレ
イン電極6、ソース電極7,71を配する半導体膜5と
分離し比島状領域に形成することによって、例えば電荷
保持用容量に書き込trvた画像信号は、半導体膜5曹
が島状に形成されているのでリークすることなく保持さ
n1士数を増すことなくコントラストの良好な画像我子
を得ることが出来る。なお、電荷保持用容量の構成を半
導体膜5It−なくす方法も考えらnるが、トランジス
タ部の半導体膜5のバターニング時、エッチャント等に
よる損傷を絶縁JII8’に与え、絶縁耐圧不良発生の
原因となるので、本発明に示すように半導体$ 51を
島状に形成し次構造が良い。
本発明は以上説明したように、単位画素をマトリクス状
に配置するアクティブマトリクス我子装置用基板の製造
工数全増加することなく、電荷保持用容量の耐圧をそこ
なうことなく良好な画質を持つ几アクティブマド17ク
ス液晶表示装置用基板における薄膜トランジスタを提供
できる。
に配置するアクティブマトリクス我子装置用基板の製造
工数全増加することなく、電荷保持用容量の耐圧をそこ
なうことなく良好な画質を持つ几アクティブマド17ク
ス液晶表示装置用基板における薄膜トランジスタを提供
できる。
第1図(ロ)は本発明による薄膜トランジスタの単位画
素構造例の平面図であり、第1図の)は第1図に)のム
ーム1線に沿った断面図、第1図ψ)は第1図(ハ)の
B−Bl線に沿った断面図である。第2図(ロ)は従来
の単位画素構造例の1平面図であり、第2図の)は第2
図−)の6−6線に沿つ几断面図、第2図り)は第2図
に)のD−D I線に箔つ九断面図でら16.基板、2
g 2 ’ @ @ゲート電極、8.。 ゲート絶縁膜、400画素電極、5 @ 5 ’ s
*半導体膜、60.ドレイン電極、71.ソース電極以
上
素構造例の平面図であり、第1図の)は第1図に)のム
ーム1線に沿った断面図、第1図ψ)は第1図(ハ)の
B−Bl線に沿った断面図である。第2図(ロ)は従来
の単位画素構造例の1平面図であり、第2図の)は第2
図−)の6−6線に沿つ几断面図、第2図り)は第2図
に)のD−D I線に箔つ九断面図でら16.基板、2
g 2 ’ @ @ゲート電極、8.。 ゲート絶縁膜、400画素電極、5 @ 5 ’ s
*半導体膜、60.ドレイン電極、71.ソース電極以
上
Claims (1)
- 少なくとも電荷保持用容量部が、前段のゲート電極と
ゲート絶縁膜と半導体膜と透明導電膜からなる画素電極
の一部とによつて構成されたアクティブマトリクス表示
装置用基板において、前記半導体膜は少なくともトラン
ジスタ部とドレイン配線部と分離された島状領域に形成
されていることを特徴とするアクティブマトリクス表示
装置用基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60011849A JPS61170724A (ja) | 1985-01-25 | 1985-01-25 | アクテイブマトリクス表示装置用基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60011849A JPS61170724A (ja) | 1985-01-25 | 1985-01-25 | アクテイブマトリクス表示装置用基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61170724A true JPS61170724A (ja) | 1986-08-01 |
JPH0519689B2 JPH0519689B2 (ja) | 1993-03-17 |
Family
ID=11789169
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60011849A Granted JPS61170724A (ja) | 1985-01-25 | 1985-01-25 | アクテイブマトリクス表示装置用基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61170724A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61157927U (ja) * | 1985-03-20 | 1986-09-30 | ||
JPS63167333A (ja) * | 1986-12-22 | 1988-07-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 薄膜トランジスタ・アレイ装置 |
JPH01169433A (ja) * | 1987-12-25 | 1989-07-04 | Hitachi Ltd | 液晶ディスプレイパネル |
EP0434161A2 (en) * | 1989-12-22 | 1991-06-26 | Koninklijke Philips Electronics N.V. | Active matrix electro-optic display device with storage capacitors and projection color apparatus employing same |
US5210045A (en) * | 1987-10-06 | 1993-05-11 | General Electric Company | Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays |
WO1994000882A1 (en) * | 1992-06-24 | 1994-01-06 | Seiko Epson Corporation | Thin film transistor, solid-state device, display device, and method for manufacturing thin film transistor |
US5835168A (en) * | 1992-04-10 | 1998-11-10 | Matsushita Electric Industrial, Co., Ltd. | Active matrix liquid crystal having capacitance electrodes connected to pixel electrodes |
-
1985
- 1985-01-25 JP JP60011849A patent/JPS61170724A/ja active Granted
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61157927U (ja) * | 1985-03-20 | 1986-09-30 | ||
JPS63167333A (ja) * | 1986-12-22 | 1988-07-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 薄膜トランジスタ・アレイ装置 |
US5210045A (en) * | 1987-10-06 | 1993-05-11 | General Electric Company | Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays |
JPH01169433A (ja) * | 1987-12-25 | 1989-07-04 | Hitachi Ltd | 液晶ディスプレイパネル |
EP0434161A2 (en) * | 1989-12-22 | 1991-06-26 | Koninklijke Philips Electronics N.V. | Active matrix electro-optic display device with storage capacitors and projection color apparatus employing same |
US6235546B1 (en) * | 1989-12-22 | 2001-05-22 | North American Philips Corporation | Method of forming an active matrix electro-optic display device with storage capacitors |
US5835168A (en) * | 1992-04-10 | 1998-11-10 | Matsushita Electric Industrial, Co., Ltd. | Active matrix liquid crystal having capacitance electrodes connected to pixel electrodes |
WO1994000882A1 (en) * | 1992-06-24 | 1994-01-06 | Seiko Epson Corporation | Thin film transistor, solid-state device, display device, and method for manufacturing thin film transistor |
US5508216A (en) * | 1992-06-24 | 1996-04-16 | Seiko Epson Corporation | Thin film transistor, solid device, display device and manufacturing method of a thin film transistor |
US5757048A (en) * | 1992-06-24 | 1998-05-26 | Seiko Epson Corporation | Thin film transistor, solid state device, display device and manufacturing method of a thin film transistor |
Also Published As
Publication number | Publication date |
---|---|
JPH0519689B2 (ja) | 1993-03-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |