KR20120127270A - 반도체 장치 및 그 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체층을 사용한 n채널형 TFT만을 사용하여 버퍼 회로나 인버터 회로 등을 구성하는 것을 과제 중 하나로 한다.
소스 전극 및 드레인 전극의 양쪽 모두가 게이트 전극과 중첩된 제 1 트랜지스터와, 소스 전극은 게이트 전극과 중첩되고 또 드레인 전극은 게이트 전극과 중첩되지 않는 제 2 트랜지스터를 조합하여 버퍼 회로나 인버터 회로 등을 구성한다. 제 2 트랜지스터를 이러한 구조로 함으로써 용량 Cp를 작게 하고 전위차 VDD-VSS가 작더라도 VA’를 크게 할 수 있다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 산화물 반도체를 사용하는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 박막 트랜지스터(TFT)를 구성하는 기술의 연구가 진행되고 있다. 박막 트랜지스터는 IC나 전기 광학 장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상 표시 장치(액정 표시 장치나 EL 표지 장치)의 스위칭 소자로서 사용되고 있다.
박막 트랜지스터를 화상 표시 장치(액정 표시 장치나 EL 표시 장치)의 스위칭 소자로서 사용한 표시 장치는 액티브 매트릭스형 표시 장치라고 불리고, 매트릭스형 표시 장치의 이점은 화소부에 신호를 전송하는 구동 회로로서 시프트 레지스터 회로, 래치 회로, 또는 버퍼 회로 등의 회로를 동일 절연체 위에 TFT로 형성할 수 있는 점이다.
그러나, 액티브 매트릭스형 표시 장치는 TFT의 제조 공정이 복잡해질수록 제조 비용이 높아지는 문제가 있다. 또한, 복수의 TFT를 동시에 형성하기 때문에 제조 공정이 복잡해지면 수율을 확보하기 어렵다. 특히, 구동 회로에 동작 불량이 생기면, 1열에 배치된 모든 화소가 동작하지 않게 되는 선상 결함을 일으킬 수도 있다.
화소부 및 구동 회로를 모두 n채널형 트랜지스터로 형성하는 기술이 특허 문헌 1에 개시되어 있다.
또한, 표시 장치에 상관없이 인버터 회로(논리 부정 회로)나 버퍼 회로 등을 조합하면 LSI 등 각종 반도체 집적 회로를 제작할 수 있다. 일반적으로, 인버터 회로나 버퍼 회로 등은 n채널형 TFT와 p채널형 TFT를 조합한 CMOS 회로로 구성된다.
(특허 문헌 1) 일본국 특개2002-49333호 공보
산화물 반도체층을 사용한 n채널형 TFT만을 사용하여 버퍼 회로나 인버터 회로 등을 구성하는 것을 과제 중 하나로 한다.
n채널형 TFT만을 사용하여 버퍼 회로나 인버터 회로를 구성할 때 부트스트랩이라는 방법이 사용된다. 도 1a는 버퍼 회로나 인버터 회로를 구성할 때 사용하는 출력부를 도시한 것이다.
도 1a에서 제 1 트랜지스터(301)의 게이트 전극이 제어부(304)에 전기적으로 접속되어 있고, 제 2 트랜지스터(302)의 게이트 전극도 제어부(304)에 전기적으로 접속되어 있다. 또한, 전극 중 하나가 제 2 트랜지스터(302)의 게이트 전극과 전기적으로 접속된 커패시터(303)를 갖고, 상기 커패시터의 전극 중 다른 하나는 제 2 트랜지스터(302)의 소스 전극과 전기적으로 접속되어 있다.
부트스트랩을 도 1a에 도시된 회로로 함으로써 출력이 하이 상태가 되었을 때 OUT가 VDD보다 작게 되지 않도록 되어 있다. 또한, 도 1b 및 도 1c는 도 1a의 nodeA의 전위가 부트스트랩에 따라 어떻게 달라지는지를 도시한 것이다. 이 때, VA’는 이하의 수학식으로 계산할 수 있다.
Figure pat00001
도 1a에 도시된 바와 같은 회로를 사용하는 경우에는, 용량 Cp를 작게 하는 것이 중요하다. 특히, 전위차 VDD-VSS가 작은 경우에는, VA’<VDD가 되도록 매우 큰 용량 C가 필요한 경우도 있다. 산화물 반도체를 사용한 트랜지스터로 회로를 구성하는 경우에는, 트랜지스터의 구조에 따라 용량 Cp가 커질 우려가 있다. 용량 Cp가 큰 구조의 트랜지스터에서는 회로를 동작시키기 어렵거나 마진이 작거나 원하는 주파수 특성(f특정이라고도 부름)을 얻을 수 없다는 문제가 있다.
산화물 반도체를 사용한 트랜지스터는 소스 전극이 게이트 전극과 중첩되고 드레인 전극도 게이트 전극과 중첩된 구조로 하면 용량 Cp가 커진다. 그래서, 소스 전극 및 드레인 전극의 양쪽 모두를 게이트 전극과 중첩되지 않는 트랜지스터 구조로 하면 온 전류가 저하된다. 특히, 소스 전극이 게이트 전극과 중첩되지 않는 트랜지스터 구조는 온 전류가 현저히 저하된다.
본 발명의 일 형태는 도 1a의 회로의 제 2 트랜지스터(302)의 게이트 전극의 단부면 중 하나를 제 2 트랜지스터(302)의 소스 전극과 제 2 트랜지스터(302)의 드레인 전극 사이의 틈과 중첩된 위치에 형성하고, 게이트 전극의 단부면 중 다른 하나를 소스 전극과 중첩된 구조로 한다. 제 2 트랜지스터를 이러한 구조로 함으로써 용량 Cp를 작게 하고 전위차 VDD-VSS가 작은 경우라도 VA’를 크게 할 수 있다.
본 발명의 일 형태는 제 1 트랜지스터와, 소스 전극이 제 1 트랜지스터의 드레인 전극과 전기적으로 접속된 제 2 트랜지스터와, 전극 중 하나가 제 2 트랜지스터의 게이트 전극과 전기적으로 접속된 커패시터를 갖고, 커패시터의 전극 중 다른 하나는 제 2 트랜지스터의 소스 전극과 전기적으로 접속되어 있고, 제 1 트랜지스터의 게이트 전극은 게이트 절연층을 개재(介在)하여 제 1 트랜지스터의 소스 전극 및 드레인 전극과 중첩되고, 제 2 트랜지스터의 게이트 전극은 게이트 절연층을 개재하여 제 2 트랜지스터의 소스 전극과 중첩되고, 제 2 트랜지스터의 게이트 전극의 단부면 중 하나는 제 2 트랜지스터의 소스 전극과 제 2 트랜지스터의 드레인 전극 사이의 틈과 중첩되고, 제 1 트랜지스터 및 제 2 트랜지스터는 n채널형 트랜지스터인 것을 특징으로 하는 반도체 장치다.
또한, 제 2 트랜지스터(302)의 기생 커패시터를 사용하여 커패시터(303)를 대신할 수도 있고, 그 경우에는, 커패시터(303)를 별도로 제공하지 않아도 좋다.
커패시터(303)를 제공하지 않는 경우에는, 본 발명의 일 형태는 제 1 트랜지스터와, 소스 전극이 제 1 트랜지스터의 드레인 전극과 전기적으로 접속된 제 2 트랜지스터를 갖고, 제 1 트랜지스터의 게이트 전극은 게이트 절연층을 개재하여 제 1 트랜지스터의 소스 전극 및 드레인 전극과 중첩되고, 제 2 트랜지스터의 게이트 전극은 게이트 절연층을 개재하여 제 2 트랜지스터의 소스 전극과 중첩되고, 제 2 트랜지스터의 게이트 전극의 단부면 중 하나는 제 2 트랜지스터의 소스 전극과 제 2 트랜지스터의 드레인 전극 사이의 틈과 중첩되고, 제 1 트랜지스터 및 제 2 트랜지스터는 n채널형 트랜지스터인 것을 특징으로 하는 반도체 장치다.
상기 구성에서 제 1 트랜지스터의 반도체층 및 제 2 트랜지스터의 반도체층은 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히, In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서 이들에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 하나 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서, 예를 들어, In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 주성분으로 함유한 산화물을 의미하고, In, Ga, 및 Zn의 조성비는 불문한다. 또한, In, Ga, 및 Zn 외의 금속 원소가 들어 있어도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)인 In-Ga-Zn계 산화물이나 그 조성 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자수비가 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 그 조성 근방의 조성을 갖는 산화물을 사용하면 좋다.
n채널형 트랜지스터만으로 버퍼 회로 등을 구성할 수 있으므로, 저전압으로 구동할 수 있고, 반도체 회로를 소비 전력이 낮은 회로로 할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 형태를 도시한 회로도.
도 2a는 본 발명의 일 형태를 도시한 단면 구조도이고, 도 2b는 본 발명의 일 형태를 도시한 상면도.
도 3은 본 발명의 일 형태를 도시한 단면 구조도.
도 4는 계산에 의하여 얻어진 이동도의 게이트 전압 의존성을 설명하기 위한 도면.
도 5a 내지 도 5c는 계산에 의하여 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하기 위한 도면.
도 6a 내지 도 6c는 계산에 의하여 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하기 위한 도면.
도 7a 내지 도 7c는 계산에 의하여 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하기 위한 도면.
도 8a 및 도 8b는 계산에 사용한 트랜지스터의 단면 구조를 설명하기 위한 도면.
도 9a 내지 도 9e는 본 발명의 일 형태에 따른 산화물 재료의 구조를 설명하기 위한 도면.
도 10a 내지 도 10c는 본 발명의 일 형태에 따른 산화물 재료의 구조를 설명하기 위한 도면.
도 11a 내지 도 11c는 본 발명의 일 형태에 따른 산화물 재료의 구조를 설명하기 위한 도면.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
(실시형태 1)
본 실시형태에서는 버퍼 회로나 인버터 회로를 구성할 때 사용하는 출력부에 상당하는 회로 및 그 구성의 일례를 도 1a, 도 2a, 및 도 2b를 사용하여 설명한다.
도 1a에 도시된 회로는 제 1 트랜지스터(301)와, 소스 전극이 제 1 트랜지스터의 드레인 전극과 전기적으로 접속된 제 2 트랜지스터(302)와, 전극 중 하나가 제 2 트랜지스터의 게이트 전극과 전기적으로 접속된 커패시터(303)를 갖는다. 커패시터(303)의 전극 중 다른 하나는 제 2 트랜지스터(302)의 소스 전극과 전기적으로 접속되어 있다.
또한, 도 2b는 제 2 트랜지스터(302)의 상면도다. 또한, 도 2a는 도 2b의 1점 쇄선 A-B에 대응하는 단면도다.
도 2b에 도시된 바와 같이, 제 2 트랜지스터의 드레인 전극(315)은 제 2 트랜지스터의 게이트 전극(310)과 중첩되지 않도록 한다. 즉, 게이트 전극의 단부면 중 하나는 제 2 트랜지스터의 소스 전극(314)과 제 2 트랜지스터의 드레인 전극(315) 사이의 틈에 위치한다. 도 2b에 제 2 트랜지스터의 게이트 전극(310)의 단부면에서 드레인 전극(315)까지의 채널 길이 방향의 거리를 Loff라고 표기하였다. Loff가 길어질수록 커패시터(305)의 용량 Cp는 작아진다.
또한, 도 2b에 도시된 바와 같이, 제 2 트랜지스터의 소스 전극(314)은 제 2 트랜지스터의 게이트 전극(310)과 중첩되어 있다. 도 2b에 제 2 트랜지스터의 게이트 전극(310)의 단부면에서 소스 전극(314)까지의 채널 길이 방향의 거리를 Lov(오버랩 길이라고도 부름)라고 표기하였다. 또한, 산화물 반도체층(306)과 소스 전극(314)(또는, 드레인 전극(315))이 중첩되지 않는 부분을 dW라고 부른다.
산화물 반도체를 사용한 제 2 트랜지스터(302)의 제작 프로세스를 이하에서 설명한다.
우선, 기판(300) 위에 하지층이 되는 절연층을 50nm 이상 300nm 이하, 바람직하게는 100nm 이상 200nm 이하의 두께로 형성한다. 기판(300)은 유리 기판, 세라믹 기판 외 본 제작 공정의 처리 온도에 견딜 수 있을 정도의 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 기판이 투광성을 가질 필요가 없는 경우에는, 스테인리스 합금 등의 금속 기판이나 반도체 기판 표면에 절연층이 형성된 것을 사용하여도 좋다.
하지층은 질화알루미늄, 산화질화알루미늄, 질화실리콘, 산화실리콘, 질화산화실리콘, 또는 산화질화실리콘 중에서 선택된 하나 또는 복수의 절연층으로 이루어진 적층 구조로 형성할 수 있고, 기판(300)으로부터 불순물 원소가 확산되는 것을 방지하는 기능이 있다. 또한, 하지층은 특별히 형성하지 않아도 좋다.
다음에, 하지층 위에 스퍼터링법, 진공 증착법, 또는 도금법을 사용하여 100nm 이상 500nm 이하, 바람직하게는 200nm 이상 300nm 이하의 두께로 도전층을 형성하고, 제 1 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 도전층을 에칭하여 선택적으로 제거함으로써 게이트 전극(310)을 형성한다.
게이트 전극(310)을 형성하기 위한 도전층은 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 탄탈(Ta), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오디뮴(Nd), 및 스칸듐(Sc) 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층 또는 적층하여 형성할 수 있다.
도전층이 배선이 되기 때문에 저항이 낮은 재료인 Al이나 Cu를 이용하는 것이 바람직하다. Al이나 Cu를 사용함으로써, 신호 지연을 저감시키고 고화질화를 실현할 수 있다. 또한, Al은 내열성이 낮고, 힐록, 위스커, 또는 마이그레이션에 기인한 불량이 발생하기 쉽다. Al의 마이그레이션을 방지하기 위하여 Al에 Al보다 융점이 높은 Mo, Ti, W 등의 금속 재료를 적층시키는 것이 바람직하다. 또한, 도전층에 Al을 함유한 재료를 사용하는 경우에는, 이후의 공정에서 프로세스 최고 온도를 380℃ 이하로 하는 것이 바람직하고, 350℃ 이하로 하면 좋다.
다음에, 게이트 전극(310) 위에 게이트 절연층(308)을 5nm 이상 300nm 이하, 바람직하게는 10nm 이상 200nm 이하의 두께로 형성한다. 게이트 절연층(308)에는 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 산화탄탈, 산화갈륨, 산화이트륨, 산화하프늄, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 도입된 하프늄실리케이트, 질소가 도입된 하프늄알루미네이트 등을 사용할 수 있고, 플라즈마 CVD법이나 스퍼터링법 등으로 형성할 수 있다. 또한, 게이트 절연층(308)은 단층에 한정되지 않고 서로 다른 층의 적층이라도 좋다.
다음에, 형성할 산화물 반도체층에 수소, 수산기, 및 수분이 가능한 한 함유되지 않도록 하기 위하여 산화물 반도체층을 형성하기 위한 전처리로서 스퍼터링 장치의 예비 가열실에서 기판(300)을 예비 가열하여 기판(300)이나 게이트 절연층(308)에 흡착된 수소, 수분 등의 불순물을 탈리시켜 배기하는 것이 바람직하다.
본 실시형태에서는 산화물 반도체막인 In-Sn-Zn-O막을 15nm의 두께로 형성한다. 바람직하게는, 원자수비가 In:Sn:Zn=2:1:3, In:Sn:Zn=1:2:2, In:Sn:Zn=1:1:1, 또는 In:Sn:Zn=20:45:35로 표기되는 In-Sn-Zn-O 타깃을 사용한다. 상술한 조성비를 갖는 In-Sn-Zn-O 타깃을 사용하여 산화물 반도체막을 형성함으로써 다결정 또는 CAAC(CAAC: C Axis Aligned Crystal라고도 함)가 형성되기 쉬워진다.
In-Sn-Zn-O막은 스퍼터링 장치를 사용하여 체적비가 아르곤:산소=2:3인 혼합 분위기하에서 전력을 100W(DC)로 하여 성막한다. 본 실시형태에서는 원자수비가 In:Sn:Zn=1:1:1인 In-Sn-Zn-O 타깃을 사용한다. 또한, 성막시의 기판 가열 온도를 200℃로 한다.
성막실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩(cold trap)이 구비된 것이라도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은, 예를 들어, 수소 원자, 물(H2O) 등 수소 원자를 함유한 화합물(더 바람직하게는 탄소 원자를 함유한 화합물도) 등이 배기되므로, 상기 성막실에서 형성한 산화물 반도체층에 함유되는 불순물의 농도를 저감시킬 수 있다.
다음에, 가열 처리를 행한다. 가열 처리는 감압 분위기하, 불활성 분위기하, 또는 산화성 분위기하에서 행한다. 가열 처리에 의하여 산화물 반도체막 내의 불순물 농도를 저감시킬 수 있다.
가열 처리는 감압 분위기하 또는 불활성 분위기하에서 가열 처리를 행한 후, 온도를 유지하면서 산화성 분위기로 전환하여 가열 처리를 더 행하면 바람직하다. 그 이유는 감압 분위기하 또는 불활성 분위기하에서 가열 처리를 행하면, 산화물 반도체막 내의 불순물 농도를 효과적으로 저감시킬 수 있지만, 동시에 산소 결손도 생기기 때문이다. 산화성 분위기하에서 가열 처리함으로써 그 산소 결손을 저감시킬 수 있다.
본 실시형태에서는 처음에 질소 분위기하에서 1시간 동안 가열 처리한 후, 250℃ 내지 650℃의 온도를 유지한 채 산소 분위기하에서 1시간 동안 더 가열 처리한다.
다음에, 제 2 포토리소그래피 공정에 의하여 산화물 반도체막을 가공하여 산화물 반도체층(306)을 형성한다. 본 실시형태에서는 드라이 에칭에 의하여 산화물 반도체막의 에칭을 행한다. 에칭 가스에는 BCl3, Cl2를 사용한다. 에칭 속도를 향상시키기 위하여 ECR나 ICP 등의 고밀도 플라즈마원을 사용한 드라이 에칭 장치가 사용된다.
다음에, 소스 전극 또는 드레인 전극으로서 기능하는 전극을 형성하기 위한 금속막을 형성한다. 금속막의 재료는 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 또는 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 금속막은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
다음에, 제 3 포토리소그래피 공정에 의하여 금속막을 가공하여 소스 전극(314) 및 드레인 전극(315)을 형성한다. 이 제 3 포토리소그래피 공정의 포토마스크에 따라 제 2 트랜지스터의 소스 전극(314)과 제 2 트랜지스터의 드레인 전극(315)의 위치가 결정된다. 제 2 트랜지스터(302)의 게이트 전극(310)은 게이트 절연층을 개재하여 제 2 트랜지스터의 소스 전극(314)과 중첩되고, 제 2 트랜지스터의 게이트 전극의 단부면 중 하나는 제 2 트랜지스터의 소스 전극(314)과 제 2 트랜지스터의 드레인 전극(315) 사이의 틈과 중첩되도록 형성된다.
다음에, 소스 전극(314) 및 드레인 전극(315)을 덮는 보호 절연막(320)을 형성한다. 보호 절연막(320)은 단차 피복성이 좋은 절연막을 사용하는 것이 바람직하다. 보호 절연막(320)의 재료로서 산화실리콘막, 산화갈륨막, 산화알루미늄막, 산화질화실리콘막, 산화질화알루미늄막, 또는 질화산화실리콘막을 사용하여 형성할 수 있다. 본 실시형태에서는 스퍼터링법에 의하여 보호 절연막(320)이 되는 산화실리콘막을 300nm의 두께로 형성한다. 스퍼터링법에 의한 산화실리콘막의 형성은 희 가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희 가스와 산소의 혼합 분위기하에서 행할 수 있다. 또한, 타깃에는 산화실리콘 또는 실리콘을 사용할 수 있다. 예를 들어, 타깃에 실리콘을 사용하여 산소를 함유한 분위기하에서 스퍼터링을 행하면 산화실리콘막을 형성할 수 있다.
보호 절연막(320)을 형성할 때의 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 또한, 보호 절연막(320)을 형성할 때 사용하는 스퍼터링 가스는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
다음에, 감압 분위기하, 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어 분위기하에서 제 2 가열 처리(바람직하게는 200℃ 이상 600℃ 이하, 예를 들어, 250℃ 이상 550℃ 이하)를 행하여도 좋다. 제 2 가열 처리를 행하면, 산화물 반도체층의 일부(채널 형성 영역)가 보호 절연막(320)과 접촉된 상태에서 승온되어, 산소를 함유한 보호 절연막(320)으로부터 산화물 반도체층(306)에 산소를 공급할 수 있다. 또한, 상기 분위기에 물, 수소 등이 함유되지 않는 것이 바람직하다.
상술한 공정을 거쳐 도 2a 및 도 2b에 도시된 제 2 트랜지스터(302)를 제작할 수 있다.
또한, 제 1 트랜지스터(301)는 상술한 제 3 포토리소그래피 공정의 포토마스크에 따라 제 1 트랜지스터(301)의 소스 전극 및 드레인 전극의 위치가 결정되고, 제 1 트랜지스터(301)의 소스 전극 및 드레인 전극이 게이트 절연층을 개재하여 제 1 트랜지스터(301)의 게이트 전극과 중첩되어 있다.
본 실시형태에 기재된 제 2 트랜지스터(302)는 산화물 반도체층 위쪽 면 형상을 직사각형으로 한 예를 기재하였지만, 특별히 한정되지 않고, 드레인 전극(315)을 U자형(C자형, コ자형, 또는 말굽형)의 소스 전극(314)으로 둘러싸는 형상으로 하여도 좋다. 이러한 형상으로 함으로써, 트랜지스터의 면적이 작더라도 충분한 채널 폭을 확보할 수 있고, 트랜지스터가 온 상태일 때 흐르는 전류(온 전류라고도 함)의 양을 늘릴 수 있다.
(실시형태 2)
본 실시형태에서는 도 1a에 도시된 커패시터(303)를 형성하지 않는 예를 이하에서 설명한다.
도 1a에 도시된 커패시터(303) 대신에 도 3에 도시된 바와 같이 기생 커패시터(323)을 사용함으로써 도 1a에 도시된 회로와 거의 같은 구동을 행할 수 있다.
제 2 트랜지스터(302)의 소스 전극으로서 기능하는 접속 전극(325)은 기생 커패시터의 전극 중 하나로서 기능하고, 제 2 트랜지스터(302)의 게이트 전극(310)과 중첩된 영역의 면적을 넓게 함으로써 즉 Lov를 길게 함으로써 용량을 크게 할 수 있다.
또한, 제 2 트랜지스터의 드레인 전극은 실시형태 1과 마찬가지로 제 2 트랜지스터(302)의 게이트 전극(310)과 중첩되지 않는 위치에 형성되고, 게이트 전극(310)과 드레인 전극(315) 사이의 간격이 Loff(오프셋 길이라고도 부름)가 된다.
또한, 접속 전극(325)은 제 1 트랜지스터(301)의 드레인 전극으로서 기능한다.
또한, 제 1 트랜지스터(301)의 게이트 전극(330)은 소스 전극(324) 및 접속 전극(325)의 양쪽과 중첩되어 있다. 또한, 소스 전극(324) 및 접속 전극(325) 각각이 게이트 전극(330)과 중첩된 폭 Lov는 거의 같다.
본 실시형태에서는 커패시터(303)를 별도 형성하지 않아도 좋으므로, 실시형태 1과 비교하여 회로의 점유 면적을 작게 할 수 있다.
또한, 본 실시형태는 실시형태 1과 자유로이 조합할 수 있다.
(실시형태 3)
실시형태 1의 도 1a 내지 도 1c에 도시된 회로에 사용하는 제 1 트랜지스터(301)의 전계 효과 이동도는 높은 것이 바람직하고, 10보다 크고, 바람직하게는 30 이상, 더 바람직하게는 50 이상의 전계 효과 이동도를 갖는 트랜지스터를 사용한다. 그리고, 제 2 트랜지스터(302)는 제 1 트랜지스터와 동일 프로세스로 형성되고, 소스 전극이 게이트 전극과 중첩되고, 드레인 전극이 게이트 전극과 중첩되지 않는 구조로 한다. 이로써, 전위차 VDD-VSS가 작더라도 VA’를 크게 할 수 있다. 특히, 높은 전계 효과 이동도를 얻을 수 있는 반도체 재료, 구체적으로는, In-Sn-Zn-O막을 반도체층에 사용하면 온 전류의 저하도 특별히 문제가 되지 않는다.
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 다양한 이유로 인하여 본래의 이동도보다 낮게 된다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면 반도체 내부에 결함이 없는 것으로 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
이하에 기재된 계산에서는 트랜지스터의 구조로서 톱 게이트형을 사용하여 산출하지만, 보텀 게이트형 트랜지스터의 경우라도 같은 전계 효과 이동도를 얻을 수 있다.
반도체 본래의 이동도를 μ0으로 하고 측정되는 전계 효과 이동도를 μ로 하고, 반도체 내에 어떤 포텐셜 장벽(입계 등)이 존재한다고 가정하면 수학식 2로 나타낼 수 있다.
Figure pat00002
여기서, E는 포텐셜 장벽의 높이를 나타내고, k는 볼츠만 상수(Boltzmann constant)를 나타내고, T는 절대 온도를 나타낸다. 또한, 포텐셜 장벽이 결함에서 유래한다고 가정하면, Levinson 모델에서는 수학식 3으로 나타낼 수 있다.
Figure pat00003
여기서, e는 전기 소량을 나타내고, N은 채널 내의 단위 면적당의 평균 결함 밀도를 나타내고, ε는 반도체의 유전율을 나타내고, n은 단위 면적당의 채널에 포함되는 캐리어수를 나타내고, Cox는 단위 면적당의 용량을 나타내고, Vg는 게이트 전압을 나타내고, t는 채널의 두께를 나타낸다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하여도 좋다. 선형 영역에서의 드레인 전류 Id는 수학식 4로 나타낼 수 있다.
Figure pat00004
여기서, L은 채널 길이를 나타내고, W는 채널 폭을 나타내고, 여기서는, L=W=10μm이다. 또한, Vd는 드레인 전압을 나타낸다. 수학식 4의 양변을 Vg로 나누고 양변을 대수로 나타내면 수학식 5와 같다.
Figure pat00005
수학식 5의 우변은 Vg의 함수다. 이 수학식으로부터 알 수 있는 바와 같이, 세로축을 ln(Id/Vg)로 하고 가로축을 1/Vg로 하여 실측값을 플롯하여 얻어진 그래프의 직선의 기울기로부터 결함 밀도 N을 계산할 수 있다. 즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다. 산화물 반도체로서 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것은 결함 밀도 N은 1×1012/cm2 정도다.
상술한 바와 같이 하여 계산한 결함 밀도 등에 의거하여 수학식 2 및 수학식 3으로부터 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 35cm2/Vs 정도다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120cm2/Vs가 될 것으로 예상할 수 있다.
다만, 반도체 내부에 결함이 없더라도 채널 형성 영역과 게이트 절연층의 계면에서의 산란에 의하여 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연층 계면에서 x만큼 떨어진 곳에서의 이동도 μ1은 수학식 6으로 나타낼 수 있다.
Figure pat00006
여기서, D는 게이트 방향의 전계를 나타내고, B 및 G는 상수를 나타낸다. B 및 G는 실제 측정 결과에 의하여 계산할 수 있고, 상기의 측정 결과에 의하면 B=4.75×107cm/s, G=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면), 수학식 6의 제 2 항이 증가하기 때문에 이동도 μ1은 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 4에 도시하였다. 또한, 계산에는 디바이스 시뮬레이션 소프트인 Sentaurus Device(Synopsys, Inc. 제작)를 사용하고, 산화물 반도체의 밴드 갭을 2.8eV로 하고, 전자 친화력을 4.7eV로 하고, 비유전율 15로 하고, 두께를 15nm로 하였다. 상기 값은 스퍼터링법에 의하여 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트 전극, 소스 전극, 및 드레인 전극의 일 함수를 각각 5.5eV, 4.6eV, 4.6eV로 하였다. 또한, 게이트 절연층의 두께를 100nm로 하고, 비유전율을 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10μm이고, 드레인 전압 Vd는 0.1V이다.
도 4에 도시된 바와 같이, 게이트 전압이 1V를 조금 넘으면 이동도는 100cm2/Vs 이상의 피크를 갖지만, 게이트 전압이 더 높아지면 계면 산란이 커져 이동도가 저하된다. 또한, 계면 산란을 저감시키기 위해서는 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다. 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 반도체층을 형성하면 좋다.
또한, Ra는 JIS B0601로 정의되는 중심선 평균 거칠기를 면에 적용할 수 있도록 3차원으로 확장한 것이며,“기준면으로부터 지정면까지의 편차의 절대값을 평균한 값”이라고 표현할 수 있고, 수학식 7로 정의된다.
Figure pat00007
또한, 수학식 7에서 S0은 측정면(좌표 (x1,y1), (x1,y2), (x2, y1), (x2, y2))의 4점을 연결하여 이루어진 사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)으로 평가할 수 있다.
도 5a 내지 도 7c는 이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도시한 것이다. 또한, 도 8a 및 도 8b는 계산에 사용한 트랜지스터의 단면 구조를 도시한 것이다. 도 8a 및 도 8b에 도시된 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(103a) 및 반도체 영역(103c)을 갖는다. 반도체 영역(103a) 및 반도체 영역(103c)의 저항률은 2×10-3Ωcm로 한다.
도 8a에 도시된 트랜지스터는 하지 절연물(101)과, 하지 절연물(101)에 메워지도록 형성된 산화알루미늄으로 이루어진 매립 절연물(102) 위에 형성된다. 트랜지스터는 반도체 영역(103a), 반도체 영역(103c), 반도체 영역(103a)과 반도체 영역(103c)에 끼워지고 채널 형성 영역이 되는 진성 반도체 영역(103b), 및 게이트 전극(105)를 갖는다. 게이트 전극(105)의 폭을 33nm로 한다.
게이트 전극(105)과 반도체 영역(103b) 사이에 게이트 절연층(104)을 갖고, 또한, 게이트 전극(105)의 양쪽 측면에 측벽 절연물(106a) 및 측벽 절연물(106b)을 갖고, 게이트 전극(105) 위에 게이트 전극(105)과 다른 배선이 단락되는 것을 방지하기 위한 절연물(107)을 갖는다. 측벽 절연물의 폭은 5nm로 한다. 또한, 반도체 영역(103a) 및 반도체 영역(103c)과 접촉되는 소스 전극(108a) 및 드레인 전극(108b)을 갖는다. 또한, 이 트랜지스터의 채널 폭을 40nm로 한다.
도 8b에 도시된 트랜지스터는 하지 절연물(101)과, 산화알루미늄으로 이루어진 매립 절연물(102) 위에 형성되고, 반도체 영역(103a), 반도체 영역(103c), 반도체 영역(103a)과 반도체 영역(103c)에 끼워진 진성 반도체 영역(103b), 폭이 33nm인 게이트 전극(105), 게이트 절연층(104), 측벽 절연물(106a), 측벽 절연물(106b), 절연물(107), 소스 전극(108a), 및 드레인 전극(108b)을 갖는 점에서 도 8a에 도시된 트랜지스터와 같다.
도 8a에 도시된 트랜지스터와 도 8b에 도시된 트랜지스터의 차이점은 측벽 절연물(106a) 및 측벽 절연물(106b) 아래의 반도체 영역의 도전형이다. 도 8a에 도시된 트랜지스터에서는 측벽 절연물(106a) 및 측벽 절연물(106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(103a) 및 반도체 영역(103c)이지만, 도 8b에 도시된 트랜지스터에서는 진성 반도체 영역(103b)이다. 즉, 도 8b에 도시된 반도체층에서 반도체 영역(103a)(반도체 영역(103c))과 게이트 전극(105)이 Loff만큼 중첩되지 않는 영역이 생긴다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면에서 알 수 있는 바와 같이, 오프셋 길이는 측벽 절연물(106a)(측벽 절연물(106b))의 폭과 같다.
도 3에서 도시한 제 1 트랜지스터(301)는 보텀 게이트형이지만, 도 8a 및 도 8b에서 도시한 트랜지스터의 구조와 등가이다. 즉, 도 8a 및 도 8b의 게이트 전극(105)과 중첩된 반도체 영역(103b)이 도 3의 산화물 반도체층(326)에 상당하고, 도 8a 및 도 8b에서의 n+ 도전형을 나타내는 반도체 영역(103a) 및 반도체 영역(103c)이 도 3의 소스 전극(324) 및 접속 전극(325)과 산화물 반도체층(326)의 접촉 부분에 상당한다. 따라서, 게이트 절연층(308)과 산화물 반도체층(326)의 계면 준위 및 산화물 반도체층(326)과 보호 절연막(320)의 계면 준위를 저감시킴으로써 계산 결과와 마찬가지로 높은 전계 효과 이동도를 얻을 수 있다.
계산에 사용하는 그 외의 파라미터는 상술한 바와 같다. 계산에는 디바이스 시뮬레이션 소프트인 Sentaurus Device(Synopsys, Inc. 제작)를 사용하였다. 도 5a 내지 도 5c는 도 8a에 도시된 구조를 갖는 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트 전극과 소스 전극의 전위차) 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압(드레인 전극과 소스 전극의 전위차)을 +1V로 하여 계산하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 5a는 게이트 절연막의 두께를 15nm로 한 것이고, 도 5b는 게이트 절연막의 두께를 10nm로 한 것이고, 도 5c는 게이트 절연막의 두께를 5nm로 한 것이다.
도 6a 내지 도 6c는 도 8b에 도시된 구조를 갖고 오프셋 길이 Loff가 5nm인 트랜지스터의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 6a는 게이트 절연막의 두께를 15nm로 한 것이고, 도 6b는 게이트 절연막의 두께를 10nm로 한 것이고, 도 6c는 게이트 절연막의 두께를 5nm로 한 것이다.
또한, 도 7a 내지 도 7c는 도 8b에 도시된 구조를 갖고 오프셋 길이 Loff가 15nm인 트랜지스터의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 7a는 게이트 절연막의 두께를 15nm로 한 것이고, 도 7b는 게이트 절연막의 두께를 10nm로 한 것이고, 도 7c는 게이트 절연막의 두께를 5nm로 한 것이다.
또한, 이동도 μ의 피크는 도 5a 내지 도 5c에서는 80cm2/Vs 정도이지만, 도 6a 내지 도 6c에서는 60cm2/Vs 정도이고, 도 7a 내지 도 7c에서는 40cm2/Vs 정도이므로, 오프셋 길이 Loff가 증가할수록 저하된다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류도 오프셋 길이 Loff의 증가에 따라 저하되지만, 오프 전류보다 훨씬 완만하게 저하된다.
(실시형태 4)
본 실시형태에서는 c축 배향하고, 또 ab면, 표면, 또는 계면의 방향에서 관찰하여 삼각형 또는 육각형의 원자 배열을 갖고, c축에서 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되고, ab면에서 a축 또는 b축의 방향이 다른(c축을 중심으로 하여 회전한) 결정(CAAC: C Axis Aligned Crystal라고도 함)을 포함한 산화물에 대하여 설명한다.
CAAC를 포함한 산화물이란 넓은 의미로 비단결정이며, 그 ab면에 수직인 방향에서 관찰하여 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고, 또 c축 방향에 수직인 방향에서 관찰하여 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상(phase)을 포함한 산화물을 말한다.
CAAC는 단결정이 아니지만, 비정질만으로 형성되는 것도 아니다. 또한, CAAC는 결정화한 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.
CAAC에 산소가 함유된 경우에는, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정 방향(예를 들어, CAAC가 형성되는 기판 면, CAAC의 표면 등에 수직인 방향)으로 일치되어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정 방향(예를 들어, CAAC가 형성되는 기판 면, CAAC의 표면 등에 수직인 방향)을 향하여도 좋다.
이러한 CAAC의 예로서 막 형상으로 형성되고, 막 표면 또는 지지하는 기판 면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또 그 막 단면을 관찰하면 금속 원자의 층 형상 배열 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층 형상 배열이 확인되는 결정을 들 수도 있다.
CAAC에 포함된 결정 구조의 일례에 대하여 도 9a 내지 도 11c를 사용하여 자세히 설명한다. 또한, 특별히 기재하지 않는 한, 도 9a 내지 도 11c는 위쪽 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부 및 하반부라고 하는 경우에는, ab면을 경계로 하였을 때의 상반부 및 하반부를 가리킨다. 또한, 도 9a 내지 도 9c에서 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이중 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 9a에 6배위의 In을 하나와, In에 근접한 4배위의 산소 원자(이하 4배위의 O)를 6개 갖는 구조를 도시하였다. 여기서는, 하나의 금속 원자에 대하여 근접한 산소 원자만을 도시한 구조를 소(小)그룹이라고 부른다. 도 9a의 구조는 팔면체 구조를 갖지만, 간편화를 위하여 평면 구조를 도시하였다. 또한, 도 9a의 상반부 및 하반부에 각각 4배위의 O가 3개씩 있다. 도 9a에 도시된 소그룹은 전하가 0이다.
도 9b에 5배위의 Ga를 하나, Ga에 근접한 3배위의 산소 원자(이하, 3배위의 O라고 기재함)를 3개, Ga에 근접한 4배위의 O를 2개 갖는 구조를 도시하였다. 3배위의 O는 모두 ab면에 존재한다. 도 9b의 상반부 및 하반부에는 각각 4배위의 O가 하나씩 있다. 또한, In도 5배위를 가질 수 있기 때문에, 도 9b에 도시된 구조를 가질 수 있다. 도 9b에 도시된 소그룹은 전하가 0이다.
도 9c에 4배위의 Zn을 하나와, Zn에 근접한 4배위의 O를 4개 갖는 구조를 도시하였다. 도 9c의 상반부에는 4배위의 O가 하나 있고, 하반부에는 4배위의 O가 3개 있다. 또는, 도 9c의 상반부에 4배위의 O가 3개 있고, 하반부에 4배위의 O가 하나 있어도 좋다. 도 9c에 도시된 소그룹은 전하가 0이다.
도 9d에 6배위의 Sn을 하나와, Sn에 근접한 4배위의 O를 6개 갖는 구조를 도시하였다. 도 9d의 상반부에 4배위의 O가 3개 있고, 하반부에 4배위의 O가 3개 있다. 도 9d에 도시된 소그룹은 전하가 +1이다.
도 9e에 Zn을 2개 포함하는 소그룹을 도시하였다. 도 9e의 상반부에 4배위의 O가 하나 있고, 하반부에 4배위의 O가 하나 있다. 도 9e에 도시된 소그룹은 전하가 -1이 된다.
여기서는, 복수의 소그룹의 집합체를 중(中)그룹이라고 부르고, 복수의 중그룹의 집합체를 대(大)그룹(유닛 셀이라고도 함)이라고 부른다.
여기서, 이들의 소그룹들이 결합하는 규칙에 대하여 설명한다. 도 9a에 도시된 6배위의 In의 상반부의 3개의 O는 아래쪽 방향에 각각 근접 In를 3개 갖고, 하반부의 3개의 O는 위쪽 방향에 각각 근접 In를 3개 갖는다. 도 9b에 도시된 5배위의 Ga의 상반부의 하나의 O는 아래쪽 방향에 근접 Ga를 하나 갖고, 하반부의 하나의 O는 위쪽 방향에 근접 Ga를 하나 갖는다. 도 9c에 도시된 4배위의 Zn의 상반부의 하나의 O는 아래쪽 방향에 근접 Zn을 하나 갖고, 하반부의 3개의 O는 위쪽 방향에 각각 근접 Zn을 3개 갖는다. 이와 같이, 금속 원자의 위쪽 방향의 4배위 O의 개수와, 그 O의 아래쪽 방향에 있는 근접 금속 원자의 개수는 동일하며, 마찬가지로 금속 원자의 아래쪽 방향의 4배위 O의 개수와, 그 O의 위쪽 방향에 있는 근접 금속 원자의 개수는 동일하다. O는 4배위이므로 아래쪽 방향에 있는 근접 금속 원자의 개수와, 위쪽 방향에 있는 근접 금속 원자의 개수의 합은 4가 된다. 따라서, 금속 원자 위쪽 방향에 있는 4배위의 O의 개수와, 다른 금속 원자 아래쪽 방향에 있는 4배위 O의 개수의 합이 4일 때, 금속 원자를 갖는 2종류의 소그룹들은 결합할 수 있다. 그 이유는 이하와 같다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 통하여 결합하는 경우에는, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn)와 결합한다.
상기 배위수를 갖는 금속 원자는 c축 방향에서 4배위의 O를 통하여 결합한다. 또한, 그 외, 층 구조의 총 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 10a에 In-Sn-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시하였다. 도 10b에 3개의 중그룹으로 구성되는 대그룹을 도시하였다. 또한, 도 10c는 도 10b의 층 구조를 c축 방향에서 관찰하였을 때의 원자 배열을 도시한 것이다.
도 10a에서는 간략화를 위하여 3배위의 O를 생략하고, 4배위의 O는 개수만 나타내고, 예를 들어, Sn의 상반부 및 하반부에는 각각 4배위의 O가 3개씩 있는 것을 동그라미 3이라고 표기하였다. 마찬가지로, 도 10a에서 In의 상반부 및 하반부에는 각각 4배위의 O가 하나씩 있는 것을 동그라미 1이라고 표기하였다. 마찬가지로, 도 10a에서 하반부에 4배위의 O가 하나 있고 상반부에 4배위의 O가 3개 있는 Zn과, 상반부에 4배위의 O가 하나 있고 하반부에 4배위의 O가 3개 있는 Zn을 도시하였다.
도 10a에서 In-Sn-Zn-O계 층 구조를 구성하는 중그룹은 위에서 순차적으로 4배위의 O가 상반부 및 하반부에 3개씩 있는 Sn이 4배위의 O가 상반부 및 하반부에 하나씩 있는 In과 결합하고, 그 In이 상반부에 4배위의 O가 3개 있는 Zn과 결합하고, 그 Zn의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 In과 결합하고, 그 In이 상반부에 4배위의 O가 하나 있는 2개의 Zn으로 이루어진 소그룹과 결합하고, 그 소그룹의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 Sn과 결합한 구성이다. 복수의 상기 중그룹이 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우에는, 결합 하나당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4다. 따라서, Sn을 포함한 소그룹은 전하가 +1이 된다. 따라서, Sn을 포함한 층 구조를 형성하기 위해서는 전하 +1을 상쇄하는 전하 -1이 필요하다. 전하 -1을 갖는 구조로서 도 9e에 도시된 바와 같이, 2개의 Zn을 포함한 소그룹을 들 수 있다. 예를 들어, Sn을 포함한 소그룹 하나에 대하여 2개의 Zn을 포함한 소그룹이 하나 있으면 전하가 상쇄되기 때문에 층 구조의 총 전하를 0으로 할 수 있다.
구체적으로는, 도 10b에 도시된 대그룹이 반복됨으로써, In-Sn-Zn-O계 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)의 조성식으로 나타낼 수 있다.
예를 들어, 도 11a에 In-Ga-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시하였다.
도 11a에서 In-Ga-Zn-O계 층 구조를 구성하는 중그룹은 위에서 순차적으로 4배위의 O가 상반부 및 하반부에 3개씩 있는 In이, 4배위의 O가 상반부에 하나 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 하나씩 있는 Ga와 결합하고, 그 Ga의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 In과 결합한 구성이다. 복수의 상기 중그룹이 결합하여 대그룹을 구성한다.
도 11b에 3개의 중그룹으로 구성되는 대그룹을 도시하였다. 또한, 도 11c는 도 11b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한 것이다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이므로, In, Zn, 및 Ga 중 어느 것을 포함한 소그룹은 전하가 0이 된다. 따라서, 이들 소그룹을 조합한 것이라면 중그룹의 총 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계 층 구조를 구성하는 중그룹은 도 11a에 도시된 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합한 대그룹으로 구성될 수도 있다.
상술한 CAAC는 실시형태 1에 기재된 제작 프로세스에 의하여 얻을 수 있다. CAAC는 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는, 0.1nm 이하인 표면 위에 형성되기 쉽다. 또한, 성막시의 가열 온도가 높으면 CAAC가 형성되기 쉽다.
본 실시형태에는 다른 실시형태와 자유로이 조합할 수 있다.
101: 하지 절연물 103 : 반도체 영역
104: 게이트 절연층 105: 게이트 전극
106: 측벽 절연물 107: 절연물
108: 전극 108a: 소스 전극
108b: 드레인 전극 300: 기판
301: 제 1 트랜지스터 302: 제 2 트랜지스터
303: 커패시터 304: 제어부
305: 커패시터 306: 산화물 반도체층
308: 게이트 절연층 314: 소스 전극
315: 드레인 전극 320: 보호 절연막
323: 기생 커패시터 324: 소스 전극
325: 접속 전극 326: 산화물 반도체층
330: 게이트 전극

Claims (20)

  1. 반도체 장치에 있어서,
    제 1 트랜지스터와;
    제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스는 제 1 전극을 통하여 상기 제 2 트랜지스터의 드레인과 전기적으로 접속되고,
    상기 제 1 전극은 게이트 절연층을 개재하여 상기 제 1 트랜지스터의 게이트 전극의 단부면 중 하나와 중첩되고,
    상기 제 1 전극은 상기 게이트 절연층을 개재하여 상기 제 2 트랜지스터의 게이트 전극의 단부면 중 하나와 중첩되고,
    상기 제 1 트랜지스터의 드레인은 제 2 전극과 전기적으로 접속되고,
    상기 제 1 전극과 상기 제 2 전극 사이의 영역은 상기 제 1 트랜지스터의 상기 게이트 전극의 단부면 중 다른 하나와 중첩되고,
    상기 제 2 트랜지스터의 소스는 제 3 전극과 전기적으로 접속되고,
    상기 제 3 전극은 상기 제 2 트랜지스터의 상기 게이트 전극의 단부면 중 다른 하나와 중첩되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전극의 일부, 상기 제 1 트랜지스터의 상기 게이트 전극의 일부, 및 이들 사이의 상기 게이트 절연층은 커패시터로서 기능하는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 커패시터는 부트스트랩 인버터 회로에 포함되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n채널형 트랜지스터인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 In 및 Zn을 포함한 반도체층을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 In, Sn, 및 Zn을 포함한 반도체층을 포함하는, 반도체 장치.
  7. 반도체 장치에 있어서,
    기판 위의 제 1 게이트 전극과;
    상기 기판 위의 제 2 게이트 전극과;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 위의 제 1 절연층과;
    상기 제 1 게이트 전극과 중첩된, 상기 제 1 절연층 위의 제 1 반도체층과;
    상기 제 2 게이트 전극과 중첩된, 상기 제 1 절연층 위의 제 2 반도체층과;
    상기 제 1 반도체층 및 상기 제 2 반도체층과 전기적으로 접속된, 상기 제 1 반도체층 및 상기 제 2 반도체층 위의 제 1 전극과;
    상기 제 1 반도체층과 전기적으로 접속된, 상기 제 1 반도체층 위의 제 2 전극과;
    상기 제 2 반도체층과 전기적으로 접속된, 상기 제 2 반도체층 위의 제 3 전극과;
    상기 제 1 전극, 상기 제 2 전극, 및 상기 제 3 전극 위의 제 2 절연층을 포함하고,
    상기 제 1 전극의 제 1 부분은 상기 제 1 게이트 전극의 일부와 중첩되고,
    상기 제 1 전극의 제 2 부분은 상기 제 2 게이트 전극의 제 1 부분과 중첩되고,
    상기 제 2 절연층은 상기 제 1 절연층이 상기 기판과 접촉된 영역 위의 상기 제 1 반도체층과 접촉되고,
    상기 제 3 전극의 일부는 상기 제 2 게이트 전극의 제 2 부분과 중첩되는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 게이트 전극의 상기 일부와 중첩된 상기 제 1 전극의 상기 제 1 부분의 면적은 상기 제 2 게이트 전극의 상기 제 1 부분과 중첩된 상기 제 1 전극의 상기 제 2 부분의 면적보다 큰, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 전극의 상기 제 1 부분, 상기 제 1 게이트 전극의 상기 일부, 및 이들 사이의 상기 제 1 절연층은 커패시터로서 기능하는, 반도체 장치.
  10. 제 9 항에 있어서,
    적어도 상기 제 1 게이트 전극 및 상기 제 1 반도체층은 제 1 트랜지스터에 포함되고,
    적어도 상기 제 2 게이트 전극 및 상기 제 2 반도체층은 제 2 트랜지스터에 포함되고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 커패시터는 부트스트랩 인버터 회로에 포함되는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n채널형 트랜지스터인, 반도체 장치.
  12. 제 7 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층은 각각 In 및 Zn을 포함하는, 반도체 장치.
  13. 제 7 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층은 각각 In, Sn, 및 Zn을 포함하는, 반도체 장치.
  14. 반도체 장치에 있어서,
    기판 위의 제 1 게이트 전극과;
    상기 기판 위의 제 2 게이트 전극과;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 위의 제 1 절연층과;
    상기 제 1 게이트 전극과 중첩된, 상기 제 1 절연층 위의 제 1 반도체층과;
    상기 제 2 게이트 전극과 중첩된, 상기 제 1 절연층 위의 제 2 반도체층과;
    상기 제 1 반도체층 및 상기 제 2 반도체층과 전기적으로 접속된, 상기 제 1 반도체층 및 상기 제 2 반도체층 위의 제 1 전극과;
    상기 제 1 반도체층과 전기적으로 접속된, 상기 제 1 반도체층 위의 제 2 전극과;
    상기 제 2 반도체층과 전기적으로 접속된, 상기 제 2 반도체층 위의 제 3 전극과;
    상기 제 1 전극, 상기 제 2 전극, 및 상기 제 3 전극 위의 제 2 절연층을 포함하고,
    상기 제 1 전극의 제 1 부분은 상기 제 1 게이트 전극의 일부와 중첩되고,
    상기 제 1 전극의 제 2 부분은 상기 제 2 게이트 전극의 제 1 부분과 중첩되고,
    상기 제 2 전극은 상기 제 1 게이트 전극과 중첩되지 않고,
    상기 제 3 전극의 일부는 상기 제 2 게이트 전극의 제 2 부분과 중첩되는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 게이트 전극의 상기 일부와 중첩된 상기 제 1 전극의 상기 제 1 부분의 면적은 상기 제 2 게이트 전극의 상기 제 1 부분과 중첩된 상기 제 1 전극의 상기 제 2 부분의 면적보다 큰, 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제 1 전극의 상기 제 1 부분, 상기 제 1 게이트 전극의 상기 일부, 및 이들 사이의 상기 제 1 절연층은 커패시터로서 기능하는, 반도체 장치.
  17. 제 16 항에 있어서,
    적어도 상기 제 1 게이트 전극 및 상기 제 1 반도체층은 제 1 트랜지스터에 포함되고,
    적어도 상기 제 2 게이트 전극 및 상기 제 2 반도체층은 제 2 트랜지스터에 포함되고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 커패시터는 부트스트랩 인버터 회로에 포함되는, 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n채널형 트랜지스터인, 반도체 장치.
  19. 제 14 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층은 각각 In 및 Zn을 포함하는, 반도체 장치.
  20. 제 14 항에 있어서,
    상기 제 1 반도체층 및 상기 제 2 반도체층은 각각 In, Sn, 및 Zn을 포함하는, 반도체 장치.
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