JP6754913B2 - 半導体装置 - Google Patents
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Description
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
構成する技術の研究が進められている。薄膜トランジスタはICや電気光学装置のような
電子デバイスに広く応用され、特に画像表示装置(液晶表示装置やEL表示装置)のスイ
ッチング素子として用いられている。
して用いた表示装置は、アクティブマトリクス型表示装置と呼ばれ、その利点は、画素部
に信号を伝送する駆動回路として、シフトレジスタ回路、ラッチ回路もしくはバッファ回
路といった回路を同一の絶縁体上にTFTで形成することが可能な点である。
製造コストが高くなるという問題を抱えていた。また、複数のTFTを同時に形成するた
め、製造工程が複雑になると歩留まりを確保することが難しい。特に駆動回路に動作不良
があると画素一列が動作しないといった線状欠陥を引き起こすこともある。
されている。
わせれば、LSIなどのさまざまな半導体集積回路を作製することができる。通常、イン
バータ回路やバッファ回路などは、nチャネル型TFTとpチャネル型TFTとを組み合
わせたCMOS回路で構成される。
どを構成することを課題の一つとする。
トストラップという手法が用いられる。バッファ回路や、インバータ回路を構成する際に
用いる出力部を図1(A)に示す。
接続され、第2のトランジスタ302のゲート電極も制御部304に電気的に接続されて
いる。また、第2のトランジスタ302のゲート電極と一方の電極が電気的に接続する容
量303とを有し、該容量のもう一方の電極は、第2のトランジスタ302のソース電極
と電気的に接続されている。
きにOUTがVDDよりも小さくならないようにしている。なお、図1(B)及び図1(
C)に図1(A)のnodeAの電位がブートストラップによってどうなるかを示してい
る。この時、VA’は以下の数式で求めることができる。
位差VDD−VSSが小さい場合にはVA’<VDDとなるように非常に大きな容量Cを
必要とする場合も出てくる。酸化物半導体を用いたトランジスタで回路を構成する場合に
は、トランジスタの構造によって、容量Cpが大きくなる恐れがある。容量Cpが大きい
構造のトランジスタでは、回路を動作させにくい、マージンが小さい、所望の周波数特性
(f特性とも呼ぶ)が得られないといった問題がある。
ゲート電極と重なる構造とすると容量Cpが大きくなる。そこで、ソース電極及びドレイ
ン電極の両方をゲート電極と重ならないトランジスタ構造とするとオン電流が低下してし
まう。特にソース電極がゲート電極と重ならないトランジスタ構造は、顕著にオン電流が
低下してしまう。
一方の端面が、第2のトランジスタ302のソース電極と第2のトランジスタ302のド
レイン電極の間隙と重なる位置に形成し、ゲート電極のもう一方の端面は、ソース電極と
重なる構造とする。第2のトランジスタをこのような構造とすることによって、容量Cp
を小さくし、電位差VDD−VSSが小さい場合でもVA’が大きくとれるようになる。
にソース電極が接続する第2のトランジスタと、第2のトランジスタのゲート電極と一方
の電極が電気的に接続する容量とを有し、容量のもう一方の電極は、第2のトランジスタ
のソース電極と電気的に接続され、第1のトランジスタのゲート電極は、ゲート絶縁層を
介して第1のトランジスタのソース電極及びドレイン電極と重なり、第2のトランジスタ
のゲート電極は、ゲート絶縁層を介して第2のトランジスタのソース電極と重なり、第2
のトランジスタのゲート電極の一方の端面は、第2のトランジスタのソース電極と第2の
トランジスタのドレイン電極の間隙と重なり、第1のトランジスタ及び第2のトランジス
タはnチャネル型トランジスタであることを特徴とする半導体装置である。
でき、その場合には、容量303を別途設けなくてもよい。
スタのドレイン電極と電気的にソース電極が接続する第2のトランジスタとを有し、第1
のトランジスタのゲート電極は、ゲート絶縁層を介して第1のトランジスタのソース電極
及びドレイン電極と重なり、第2のトランジスタのゲート電極は、ゲート絶縁層を介して
第2のトランジスタのソース電極と重なり、第2のトランジスタのゲート電極の一方の端
面は、第2のトランジスタのソース電極と第2のトランジスタのドレイン電極の間隙と重
なり、第1のトランジスタ及び第2のトランジスタはnチャネル型トランジスタであるこ
とを特徴とする半導体装置である。
、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。特にIn
とZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性の
ばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有す
ることが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。
また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビ
ライザーとしてアルミニウム(Al)を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1
:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1
/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の
原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
で駆動することができ、半導体回路を低消費電力な回路とすることができる。
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
本実施の形態では、バッファ回路や、インバータ回路を構成する際に用いる出力部に相当
する回路及びその構成の一例を図1(A)、図2(A)、及び図2(B)を用いて説明す
る。
電極と電気的にソース電極が接続する第2のトランジスタ302と、第2のトランジスタ
のゲート電極と一方の電極が電気的に接続する容量303とを有している。容量303の
もう一方の電極は、第2のトランジスタ302のソース電極と電気的に接続される。
(B)の一点鎖線A−Bに対応する断面図である。
スタのゲート電極310と重ならないようにする。即ち、ゲート電極の一方の端面の位置
は、第2のトランジスタのソース電極314と第2のトランジスタのドレイン電極315
の間隙である。第2のトランジスタのゲート電極310の端面からドレイン電極315ま
でのチャネル長方向の距離をLoffとして図2(B)に表記している。Loffが長く
なれば長くなるほど容量305のCpは小さくなる。
ンジスタのゲート電極310と重なる。第2のトランジスタのゲート電極310の端面か
らソース電極314までのチャネル長方向の距離をLov(オーバーラップ長とも呼ぶ)
として図2(B)に表記している。また、酸化物半導体層306に対するソース電極31
4(或いはドレイン電極315)のはみ出しをdWと呼ぶ。
00nm以上200nm以下の厚さで形成する。基板300は、ガラス基板、セラミック
基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を
用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属
の基板や半導体基板の表面に絶縁層を設けたものを用いてもよい。
化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造
により形成することができ、基板300からの不純物元素の拡散を防止する機能がある。
なお、下地層は特に設けなくともよい。
上500nm以下、好ましくは200nm以上300nm以下の厚さで導電層を形成し、
第1のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッ
チング除去し、ゲート電極310を形成する。
ングステン(W)タンタル(Ta)、アルミニウム(Al)、銅(Cu)、クロム(Cr
)、ネオジム(Nd)、スカンジウム(Sc)等の金属材料又はこれらを主成分とする合
金材料を用いて、単層又は積層して形成することができる。
uを用いることで、信号遅延を低減し、高画質化を実現することができる。なお、Alは
耐熱性が低く、ヒロック、ウィスカー、あるいはマイグレーションによる不良が発生しや
すい。Alのマイグレーションを防ぐため、Alに、Mo、Ti、Wなどの、Alよりも
融点の高い金属材料を積層することが好ましい。また、導電層にAlを含む材料を用いる
場合には、以後の工程におけるプロセス最高温度を380℃以下とすることが好ましく、
350℃以下とするとよい。
くは10nm以上200nm以下の厚さで形成する。ゲート絶縁層308には、酸化シリ
コン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム
、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ハフニ
ウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が導入された
ハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができ
、プラズマCVD法やスパッタリング法等で形成することができる。また、ゲート絶縁層
308は単層に限らず異なる層の積層でも良い。
るために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で基
板300を予備加熱し、基板300やゲート絶縁層308に吸着した水素、水分などの不
純物を脱離し排気することが好ましい。
膜する。好ましくは、原子数比がIn:Sn:Zn=2:1:3、In:Sn:Zn=1
:2:2、In:Sn:Zn=1:1:1またはIn:Sn:Zn=20:45:35で
示されるIn−Sn−Zn−Oターゲットを用いる。前述の組成比を有するIn−Sn−
Zn−Oターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはCAAC(
CAAC:C Axis Aligned Crystalともいう。)が形成されやす
くなる。
比]の混合雰囲気で電力を100W(DC)として成膜する。本実施の形態では、In:
Sn:Zn=1:1:1[原子数比]のIn−Sn−Zn−Oターゲットを用いる。なお
、成膜時の基板加熱温度は200℃とする。
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手
段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライ
オポンプを用いて排気した成膜室は、例えば、水素原子、水(H2O)など水素原子を含
む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該成膜室で
成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
行う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不
活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を効果的に低減するこ
とができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、
酸化性雰囲気での加熱処理により低減することができる。
の温度を保持したまま、さらに酸素雰囲気で1時間の加熱処理を行う。
体層306を形成する。本実施の形態では、ドライエッチングにより酸化物半導体膜のエ
ッチングを行う。エッチングガスには、BCl3、Cl2を用いる。エッチング速度の向
上にはECRやICPなどの高密度プラズマ源を用いたドライエッチング装置を用いる。
膜する。金属膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム
、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材
料を用いて形成することができる。金属膜は、単層構造としてもよいし、積層構造として
もよい。
びドレイン電極315を形成する。この第3のフォトリソグラフィ工程のフォトマスクに
よって第2のトランジスタのソース電極314と第2のトランジスタのドレイン電極31
5の位置が決定される。第2のトランジスタ302のゲート電極310は、ゲート絶縁層
を介して第2のトランジスタのソース電極314と重なり、第2のトランジスタのゲート
電極の一方の端面は、第2のトランジスタのソース電極314と第2のトランジスタのド
レイン電極315の間隙と重なるように形成される。
保護絶縁膜320は、段差被覆性のよい絶縁膜を用いることが好ましい。保護絶縁膜32
0の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シ
リコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することが
できる。本実施の形態では、スパッタ法により、保護絶縁膜320となる酸化シリコン膜
を300nmの厚さで成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガ
ス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下
において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用い
ることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッ
タを行うと酸化シリコン膜を形成することができる。
空ポンプ(クライオポンプなど)を用いることが好ましい。また、保護絶縁膜320を成
膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去され
た高純度ガスを用いることが好ましい。
気下で第2の加熱処理(好ましくは200℃以上600℃以下、例えば250℃以上55
0℃以下)を行ってもよい。第2の加熱処理を行うと、酸化物半導体層の一部(チャネル
形成領域)が保護絶縁膜320と接した状態で昇温され、酸素を含む保護絶縁膜320か
ら酸素を酸化物半導体層306へ供給することができる。なお、上記雰囲気に水、水素な
どが含まれないことが好ましい。
ができる。
スクによって、第1のトランジスタ301のソース電極及びドレイン電極の位置が決定さ
れ、第1のトランジスタ301のソース電極及びドレイン電極がゲート絶縁層を介して第
1のトランジスタ301のゲート電極と重なる。
ている例を示したが、特に限定されず、ドレイン電極315を、U字型(C字型、コの字
型、または馬蹄型)のソース電極314で囲む形状としてもよい。このような形状とする
ことで、トランジスタの面積が小さくても、十分なチャネル幅を確保することが可能とな
り、トランジスタの導通時に流れる電流(オン電流ともいう)の量を増やすことが可能と
なる。
本実施の形態では、図1(A)に示す容量303を設けない例を以下に説明する。
で図1(A)に示す回路とほぼ同じ駆動を行うことができる。
方の電極として機能し、第2のトランジスタ302のゲート電極310と重なる領域の面
積を広く、即ちLovを長くすることで容量を大きくすることができる。
タ302のゲート電極310と重ならない位置に形成され、ゲート電極310とドレイン
電極315の間隔がLoff(オフセット長ともよぶ)となる。
325の両方と重なる。また、ソース電極324及び接続電極325がそれぞれゲート電
極330と重なる幅、Lovは、ほぼ同じである。
路の占有面積を小さくすることができる。
実施の形態1の図1に示す回路に用いる第1のトランジスタ301の電界効果移動度は、
高いことが望ましく、10より大きく、好ましくは30以上、より好ましくは50以上の
電界効果移動度を有するトランジスタを用いる。そして、第2のトランジスタ302は、
第1のトランジスタと同一プロセスで形成され、ソース電極がゲート電極と重なり、ドレ
イン電極がゲート電極と重ならない構造とする。これにより電位差VDD−VSSが小さ
い場合でもVA’が大きくとれるようになる。特に高い電界効果移動度が得られる半導体
材料、具体的にはIn−Sn−Zn−O膜を半導体層に用いれば、オン電流の低下も特に
問題とならない。
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
ムゲート型トランジスタであっても同等の電界効果移動度が得られる。
テンシャル障壁(粒界等)が存在すると仮定すると、以下の式で表現できる。
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは
、以下の式で表される。
誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たり
の容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Idは、以下の式で表される。
また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、
以下のようになる。
横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度N
が求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。
酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、I
n:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。
が導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は35cm2/V
s程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μ0は120cm2/Vsとなると予想できる。
乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からx
だけ離れた場所における移動度μ1は、以下の式で表される。
り求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10
nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)
と数6の第2項が増加するため、移動度μ1は低下することがわかる。
の移動度μ2を計算した結果を図4に示す。なお、計算にはシノプシス社製デバイスシミ
ュレーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバン
ドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボ
ルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を
測定して得られたものである。
ト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100n
m、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン
電圧Vdは0.1Vである。
けるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。な
お、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(Ato
mic Layer Flatness)が望ましい。具体的には、平均面粗さ(Ra)
が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に半
導体層を形成するとよい。
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
)(x2,y2)の4点で表される四角形の領域)の面積を指し、Z0は測定面の平均高
さを指す。Raは原子間力顕微鏡(AFM:Atomic Force Microsc
ope)にて評価可能である。
性を計算した結果を図5、図6、及び図7に示す。なお、計算に用いたトランジスタの断
面構造を図8に示す。図8に示すトランジスタは酸化物半導体層にn+の導電型を呈する
半導体領域103aおよび半導体領域103cを有する。半導体領域103aおよび半導
体領域103cの抵抗率は2×10−3Ωcmとする。
るように形成された酸化アルミニウムよりなる埋め込み絶縁物102の上に形成される。
トランジスタは半導体領域103a、半導体領域103cと、それらに挟まれ、チャネル
形成領域となる真性の半導体領域103bと、ゲート電極105を有する。ゲート電極1
05の幅を33nmとする。
ート電極105の両側面には側壁絶縁物106aおよび側壁絶縁物106b、ゲート電極
105の上部には、ゲート電極105と他の配線との短絡を防止するための絶縁物107
を有する。側壁絶縁物の幅は5nmとする。また、半導体領域103aおよび半導体領域
103cに接して、ソース電極108aおよびドレイン電極108bを有する。なお、こ
のトランジスタにおけるチャネル幅を40nmとする。
込み絶縁物102の上に形成され、半導体領域103a、半導体領域103cと、それら
に挟まれた真性の半導体領域103bと、幅33nmのゲート電極105とゲート絶縁層
104と側壁絶縁物106aおよび側壁絶縁物106bと絶縁物107とソース電極10
8aおよびドレイン電極108bを有する点で図8(A)に示すトランジスタと同じであ
る。
106aおよび側壁絶縁物106bの下の半導体領域の導電型である。図8(A)に示す
トランジスタでは、側壁絶縁物106aおよび側壁絶縁物106bの下の半導体領域はn
+の導電型を呈する半導体領域103aおよび半導体領域103cであるが、図8(B)
に示すトランジスタでは、真性の半導体領域103bである。すなわち、図8(B)に示
す半導体層において、半導体領域103a(半導体領域103c)とゲート電極105が
Loffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅L
offをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物10
6a(側壁絶縁物106b)の幅と同じである。
タと等価な構造を有している。すなわち、図8におけるゲート電極105と重畳する半導
体領域103bが、図3の酸化物半導体層326に相当し、図8におけるn+の導電型を
呈する半導体領域103a及び半導体領域103cが、図3におけるソース電極324及
び接続電極325と酸化物半導体層326との接触部に相当する。従ってゲート絶縁層3
08と酸化物半導体層326との界面準位及び酸化物半導体層326と保護絶縁膜320
との界面準位を低減することにより、計算結果で示した結果と同様に高い電界効果移動度
を得ることが可能となる。
スシミュレーションソフト、Sentaurus Deviceを使用した。図5は、図
8(A)に示される構造のトランジスタのドレイン電流(Id、実線)および移動度(μ
、点線)のゲート電圧(Vg、ゲート電極とソース電極の電位差)依存性を示す。ドレイ
ン電流Idは、ドレイン電圧(ドレイン電極とソース電極の電位差)を+1Vとし、移動
度μはドレイン電圧を+0.1Vとして計算したものである。
したものであり、図5(C)は5nmとしたものである。
したもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存性を
示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0
.1Vとして計算したものである。図6(A)はゲート絶縁膜の厚さを15nmとしたも
のであり、図6(B)は10nmとしたものであり、図6(C)は5nmとしたものであ
る。
5nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧依存
性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を
+0.1Vとして計算したものである。図7(A)はゲート絶縁膜の厚さを15nmとし
たものであり、図7(B)は10nmとしたものであり、図7(C)は5nmとしたもの
である。
2/Vs程度、図7では40cm2/Vsと、オフセット長Loffが増加するほど低下
する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Loffの増
加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状ま
たは六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原
子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中
心に回転した)結晶(CAAC:C Axis Aligned Crystalともい
う。)を含む酸化物について説明する。
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
ACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACが形成される基板面、
CAACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個
々の結晶部分のab面の法線は一定の方向(例えば、CAACが形成される基板面、CA
ACの表面などに垂直な方向)を向いていてもよい。
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認められる
結晶を挙げることもできる。
お、特に断りがない限り、図9乃至図11は上方向をc軸方向とし、c軸方向と直交する
面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半
分、下半分をいう。また、図9において丸で囲まれたOは4配位のOを示し、二重丸で囲
まれたOは3配位のOを示す。
位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子
のみ示した構造を小グループと呼ぶ。図9(A)の構造は、八面体構造をとるが、簡単の
ため平面構造で示している。なお、図9(A)の上半分および下半分にはそれぞれ3個ず
つ4配位のOがある。図9(A)に示す小グループは電荷が0である。
位のO)と、近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれも
ab面に存在する。図9(B)の上半分および下半分にはそれぞれ1個ずつ4配位のOが
ある。また、Inも5配位をとるため、図9(B)に示す構造をとりうる。図9(B)に
示す小グループは電荷が0である。
を示す。図9(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位のO
がある。または、図9(C)の上半分に3個の4配位のOがあり、下半分に1個の4配位
のOがあってもよい。図9(C)に示す小グループは電荷が0である。
を示す。図9(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位のO
がある。図9(D)に示す小グループは電荷が+1となる。
位のOがあり、下半分には1個の4配位のOがある。図9(E)に示す小グループは電荷
が−1となる。
大グループ(ユニットセルともいう。)と呼ぶ。
配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3個
のOは上方向にそれぞれ3個の近接Inを有する。図9(B)に示す5配位のGaの上半
分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接
Gaを有する。図9(C)に示す4配位のZnの上半分の1個のOは下方向に1個の近接
Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。この様に、
金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく
、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数
は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属
原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属
原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グル
ープ同士は結合することができる。その理由を以下に示す。例えば、6配位の金属原子(
InまたはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個である
ため、5配位の金属原子(GaまたはIn)、または4配位の金属原子(Zn)のいずれ
かと結合することになる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
す。図10(B)に、3つの中グループで構成される大グループを示す。なお、図10(
C)は、図10(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図10(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図10
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
ら順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上
半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZ
nと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分
および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2
個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4
配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図9
(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小
グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消される
ため、層構造の合計の電荷を0とすることができる。
−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn
−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)
とする組成式で表すことができる。
ル図を示す。
ら順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分
にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個
ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介
して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。
この中グループが複数結合して大グループを構成する。
、図11(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。
中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大
グループも取りうる。
。CAACは、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下の表面上に形成されやすい。また、成膜時の加熱温度が高いとCA
ACが形成されやすい。
103 半導体領域
104 ゲート絶縁層
105 ゲート電極
106 側壁絶縁物
107 絶縁物
108 電極
108a ソース電極
108b ドレイン電極
300 基板
301 第1のトランジスタ
302 第2のトランジスタ
303 容量
304 制御部
305 容量
306 酸化物半導体層
308 ゲート絶縁層
314 ソース電極
315 ドレイン電極
320 保護絶縁膜
323 寄生容量
324 ソース電極
325 接続電極
326 酸化物半導体層
330 ゲート電極
Claims (3)
- 第1のトランジスタと、第2のトランジスタと、を有し、
前記第1のトランジスタは、第1のゲート電極上方に酸化物半導体を含む第1のチャネル形成領域を有し、
前記第2のトランジスタは、第2のゲート電極上方に酸化物半導体を含む第2のチャネル形成領域を有し、
前記第1のトランジスタは、前記第1のトランジスタのソースまたはドレインの一方としての機能を有する第1の導電層と、前記第1のトランジスタのソースまたはドレインの他方としての機能を有する第2の導電層と、を有し、
前記第2のトランジスタは、前記第2のトランジスタのソースまたはドレインの一方としての機能を有する前記第2の導電層と、前記第2のトランジスタのソースまたはドレインの他方としての機能を有する第3の導電層と、を有し、
前記第1のゲート電極は、前記第1の導電層と重なる領域を有し、
前記第1のゲート電極は、前記第2の導電層と重なる第1の領域を有し、
前記第2のゲート電極は、前記第2の導電層と重なる第2の領域を有し、
前記第2のゲート電極の周縁は、前記第2の導電層と前記第3の導電層との間隙と重なりを有し、
前記第1の領域は、前記第2の領域よりも小さく、
前記第1のトランジスタと、前記第2のトランジスタとは、前記第2の導電層に出力する電位を制御する機能を有する半導体装置。 - 第1のトランジスタと、第2のトランジスタと、を有し、
前記第1のトランジスタは、第1のゲート電極上方に酸化物半導体を含む第1のチャネル形成領域を有し、
前記第2のトランジスタは、第2のゲート電極上方に酸化物半導体を含む第2のチャネル形成領域を有し、
前記酸化物半導体は、In、Ga、及びZnを含み、
前記第1のトランジスタは、前記第1のトランジスタのソースまたはドレインの一方としての機能を有する第1の導電層と、前記第1のトランジスタのソースまたはドレインの他方としての機能を有する第2の導電層と、を有し、
前記第2のトランジスタは、前記第2のトランジスタのソースまたはドレインの一方としての機能を有する前記第2の導電層と、前記第2のトランジスタのソースまたはドレインの他方としての機能を有する第3の導電層と、を有し、
前記第1のゲート電極は、前記第1の導電層と重なる領域を有し、
前記第1のゲート電極は、前記第2の導電層と重なる第1の領域を有し、
前記第2のゲート電極は、前記第2の導電層と重なる第2の領域を有し、
前記第2のゲート電極の周縁は、前記第2の導電層と前記第3の導電層との間隙と重なりを有し、
前記第1の領域は、前記第2の領域よりも小さく、
前記第1のトランジスタと、前記第2のトランジスタとは、前記第2の導電層に出力する電位を制御する機能を有する半導体装置。 - 第1のトランジスタと、第2のトランジスタと、を有し、
前記第1のトランジスタは、第1のゲート電極上方に酸化物半導体を含む第1のチャネル形成領域を有し、
前記第2のトランジスタは、第2のゲート電極上方に酸化物半導体を含む第2のチャネル形成領域を有し、
前記酸化物半導体は、In、Sn、及びZnを含み、
前記第1のトランジスタは、前記第1のトランジスタのソースまたはドレインの一方としての機能を有する第1の導電層と、前記第1のトランジスタのソースまたはドレインの他方としての機能を有する第2の導電層と、を有し、
前記第2のトランジスタは、前記第2のトランジスタのソースまたはドレインの一方としての機能を有する前記第2の導電層と、前記第2のトランジスタのソースまたはドレインの他方としての機能を有する第3の導電層と、を有し、
前記第1のゲート電極は、前記第1の導電層と重なる領域を有し、
前記第1のゲート電極は、前記第2の導電層と重なる第1の領域を有し、
前記第2のゲート電極は、前記第2の導電層と重なる第2の領域を有し、
前記第2のゲート電極の周縁は、前記第2の導電層と前記第3の導電層との間隙と重なりを有し、
前記第1の領域は、前記第2の領域よりも小さく、
前記第1のトランジスタと、前記第2のトランジスタとは、前記第2の導電層に出力する電位を制御する機能を有する半導体装置。
Applications Claiming Priority (2)
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JP2011108844 | 2011-05-13 | ||
JP2011108844 | 2011-05-13 |
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