JPH11515143A - 薄膜回路を具える電子装置 - Google Patents

Abstract

(57)【要約】 大面積イメージセンサまたは平坦パネルディスプレイのような大面積電子装置は各々が駆動薄膜トランジスタ（Ｍ１）、負荷薄膜トランジスタ（Ｍ２）およびブートストラップコンデンサ（Ｃｓ）を有するインバータを含む薄膜駆動回路を具える。トランジスタ（Ｍ１およびＭ２）を形成するために用いられるＴＦＴ型は特にゲート電極（ｇ）とソースおよびドレイン電極（21および22）との重畳により高寄生ゲート容量を有する。この寄生容量は出力ライン（Ｏ／Ｐ）と負荷装置（Ｍ２）のゲート電極（ｇ）との間を結合することによってインバータの利得Ａｖを減少するとともに極めて大きな容量（Ｃｓ）はこの減少を改善するために必要である。本発明によれば負荷薄膜トランジスタ（Ｍ２）の相互コンダクタンス（ｓm2）を減少させることによってブートストラップコンデンサ（Ｃｓ）の大きさを実際の限度内に減少させるが、それでも寄生容量にかかわらずインバータから所望の高い利得Ａｖを得るようにする。この目的のために、例えばチャネル領域のゲート誘電体（24）の厚さ（ｔ２）を厚くしまたは誘電体定数を低くし、および／または結晶性即ち、アモルファス材料（α−Ｓｉ）を小さくすることによって負荷薄膜トランジスタ（Ｍ２）の相互コンダクタンス（ｇm2）のファクタμＣを減少させるようにする。同様に、駆動および負荷薄膜トランジスタ（Ｍ１およびＭ２）に用いられるものと異なる材料または厚さのものをブートストラップコンデンサ（Ｃｓ）およびこのコンデンサ（Ｃｓ）のスイッチ（Ｍ３）に有利に用いることもできる。

Description

【発明の詳細な説明】 薄膜回路を具える電子装置 発明の技術分野 本発明は駆動トランジスタおよび負荷トランジスタをインバータとしてともに 結合するようにした薄膜回路を具える電子装置に関するものである。 インバータはかかる電子装置の薄膜アレイの駆動回路の一部分を形成する。か かる装置は大面積イメージセンサ、または平坦パネルディスプレイ（例えば、液 晶ディスプレイ）あるいは他の数種類の大面積電子装置（例えば、データ蓄積ま たはメモリ装置あるいは熱撮像装置）とすることができる。 発明の背景 薄膜回路を具える多くのかかる形態の電子装置は既知であり、これら電子装置 では駆動トランジスタおよび負荷トランジスタをインバータとして互いに結合し 、且つこれら両駆動トランジスタおよび負荷トランジスタは各々が各チャネル領 域に容量結合された各ゲート電極を有する薄膜電界効果トランジスタ（“ＴＦＴ ”と称される）とする。かかるインバータの負荷トランジスタはその相互コンダ クタンスが駆動トランジスタの相互コンダクタンスよりも低く、その割合によっ てインバータからの所望の利得を提供するものである。負荷トランジスタは電流 源および／または活性負荷として作用する。ＮＭＯＳ（ｎチャネル絶縁ゲート電 界効果トランジスタ）技術におけるかかる電流源または活性負荷を形成する共通 の手段は、制御電極即ちゲート電極がドレイン電極に結合されるか、またはドレ イン電極に供給される電位よりも高い個別の電位に結合されるｎチャネルエンハ ンスメントモード絶縁ゲート電界効果トランジスタを活性負荷または電流源とし て用いる必要があることである。 かかる電流源およびインバータ回路は、しばしばデジタル回路に用いられるが 、例えば、ＩＥＥＥジャーナル・オブ・ソリッドステートサーキッツ、第ＳＣ− 14巻、第６号、1979年11月、第1111−1114頁におけるHostickaによる論文“イン プルーブメンツ・オブ・ザ・ゲイン・オブ・ＭＯＳ・アンプリファイア”に記載 されている増幅器としてアナログ回路の用途に用いることもできる。 図１には、ＴＦＴとして大面積電子装置の数種類の形態で予め形成されたこの 種のインバータを示す。インバータ１は、第１および第２給電ライン２、３と、 反転すべき入力信号を受ける入力信号ラインＩ／Ｐと、反転出力信号を供給する 出力信号ラインＯ／Ｐとを具える。エンハンスメントモード駆動ＮＭＯＳトラン ジスタＭ１は入力信号ラインＩ／Ｐに結合する。駆動ＴＦＴＭ１の第１主電極は 第１給電ライン２に結合するが、駆動ＴＦＴＭ１の第２主電極はノード27を経て 出力供給ラインＯ／Ｐに結合するとともに負荷トランジスタＭ２を経て第２給電 ライン３に結合する。図１に示し、且つ前記Hostickaの論文に記載されているよ うに、負荷はその第１電極ｓがノード27を経て駆動トランジスタＭ１の第２電極 に結合されたｎチャネルエンハンスメントモード絶縁ゲート電界効果トランジス タＭ２を具える。このｎチャネルエンハンスメントモード絶縁ゲート電界効果ト ランジスタＭ２の制御電極ｇおよび第２主電極ｄは第２給電ライン３に結合する 。 かかるインバータ１の“小信号”利得Ａｖは次式で与えられる。 ここに、ｇm1およびｇm2はそれぞれ駆動トランジスタＭ１および負荷トランジス タＭ２の相互コンダクタンスであり、Ｗ１およびＷ２は幅、Ｌ１およびＬ２はそ れぞれ駆動トランジスタＭ１および負荷トランジスタＭ２の導通チャネルの長さ である。これがため負荷トランジスタＭ２は一般に相互コンダクタンス（ｇm2） を駆動トランジスタＭ１の相互コンダクタンス（ｇm1）よりも小さくし、小信号 を得るとともに低周波利得Ａｖを１以上にする。図１に示すインバータ回路１の 利得Ａｖはそのトランジスタの幾何学的形状に依存し平方根を呈し、従って、駆 動トランジスタＭ１は適用可能な利得を得るために負荷トランジスタＭ２のもの よりも著しく大きくする必要がある。例えば、２つのトランジスタＭ１およびＭ ２の導通チャネルの長さＬ１およびＬ２が同一であるものとすると、駆動トラン ジスタＭ１の幅Ｗ１は負荷トランジスタＭ２の幅Ｗ２の100倍として利得10を得 るようにする必要がある。 インバータ回路１の利得は僅かである。その理由は出力供給ラインＯ／Ｐの電 圧が負荷トランジスタＭ２のゲートソース電圧Ｖ_GS2を変調するからである。こ の変調によって相互コンダクタンスの電流が流れるようにし、これによって負荷 インピーダンスを低くし、従って出力インピーダンスを低くする。 前記Hostickaの論文に記載され、且つ図２に示すように、インバータを具える 増幅回路２では、前述したように、コンデンサＣｓを負荷トランジスタＭ２のゲ ート電極ｇおよびソース電極ｓ間に接続するようにしている。この増幅回路２は 単結晶シリコンＮＭＯＳモノリシック集積回路（ＩＣ）技術で製造され、ＮＭＯ Ｓ薄膜回路技術で製造されるものではない。このインバータ回路２の作動に当た り、コンデンサＣｓはスイッチＳ１を経て電源ラインＶｓからある値に周期的に 充電される。スイッチＳ１が開放されるとコンデンサＣｓは電荷を保持するとと もに負荷トランジスタＭ２のゲート−ソース電圧Ｖgsを一定に保持する。従って 負荷トランジスタＭ２は定電流源（チャネル長さ変調効果）をシミュレートする 。その理由は、負荷トランジスタＭ２が飽和領域にあるからである。絶縁ゲート 電界効果トランジスタの飽和領域およびリニア領域の詳細には好適なテキストブ ック（例えば、S.M.Sze著書、半導体装置の物理、第２版、John Wiley and Sons 社、1981年、第438-441頁）を参照されたい。図２のこのインバータ回路の利得 は改善されているものである。図２に示されるインバータ回路２の小信号ｄｃま たは低周波利得Ａｖは上記Hostickaによって次式に示されるようにあたえられる 。 ここにgds1およびgds2はトランジスタＭ１およびＭ２の各出力コンダクタンスで あり、gds3はスイッチＳ１のオフコンダクタンスである。このファクタgds3はス イッチＳ１のオフ漏洩の目安であり、例えば、スイッチＳ１がスイッチングトラ ンジスタにより形成される場合には一般に極めて低い。これがため、式（２）か ら明らかなように、利得Ａｖは出力コンダクタンスgds1およびgds2を減少させる ことによって増大させることができる。図１のインバータ１の式（１）とは相違 して、図２のインバータ２に対する式（２）により与えられる利得Ａｖは負荷ト ランジスタＭ２の相互コンダクタンスｇm2を含まない。これがため図２のインバ ータ２に対しては、その相互コンダクタンスｇm2は駆動トランジスタＭ１の相互 コンダクタンスｇm2よりも小さくする必要はなく、従って、例えば前記トランジ スタＭ１の幅Ｗ１はトランジスタＭ２の幅Ｗ２よりも著しく大きくする必要はな い。上記Hostickaの実験結果によれば、全部のトランジスタは同一の幾何学的形 状を有するとともに利得ＡｖはブートストラップコンデンサＣｓを含めることに よって３倍とすることができる。 上記Hostickaによれば、コンデンサＣｓの容量値は関連する寄生（漂遊）容量 値Ｃｐよりも著しく大きくする必要があるが、利得Ａｖおよび寄生（漂遊）容量 値Ｃｐ間には何等関係はない。上記Hostickaの回路は単結晶シリコンモノリシッ ク集積回路ＩＣ技術で製造されている。 本発明を導出するに当たり、本発明者等は利得Ａｖの寄生（漂遊）容量値Ｃｐ に及ぼす影響を調査した。その理由は多くの種類のＴＦＴに対し、実際上極めて 低い寄生容量値を得ることができないからである。問題の寄生容量はトランジス タＭ２のゲート−ドレイン容量ＣgdとなるとともにスイッチＳ１がＴＦＴである 場合には（僅かな程度ではあるが）スイッチＳ１のゲートーソース容量Ｃgsとな る。 理想的には、コンデンサＣｓはバッテリとして作用するため、出力供給ライン Ｏ／Ｐの電圧は負荷トランジスタＭ２のゲート−ソース電圧Ｖgsにもはや影響を 与えない。しかし、実際上、本発明者等は出力供給ラインＯ／Ｐの電圧がコンデ ンサＣｓおよび寄生容量Ｃｐ（ここでは、寄生容量Ｃｐは負荷トランジスタＭ２ の真性ゲート−ドレイン容量ＣgdおよびスイッチＳがトランジスタの場合にスイ ッチのゲート−ソース容量Ｃgsを具える）を経て負荷トランジスタＭ２のゲート 電極上の電圧を結合することを見いだした。本発明等の解析によれば、出力供給 ラインＯ／Ｐの電圧を負荷装置Ｍ２のゲート電極に結合することによってコンデ ンサＣｓの電圧を変更し、従って、負荷トランジスタＭ２のゲート−ソース電圧 Ｖgsを変調し、従って相互コンダクタンス電流を負荷トランジスタＭ２に流すよ うにする。コンデンサＣｓの容量値とコンデンサＣｓおよび寄生容量Ｃｐの合成 容量との比は、次式に示すように、本発明者等によって、結合ファクタｘに等し いものとして定義された。 Ｃ_s/(Ｃ_s+Ｃ_p)=ｘ （３） 図３の曲線Ａは、gm1=gm2=10A/volt，且つgds1=gds2=100×10-9Siemensの場合 に結合ファクタＣｓ／（Ｃｓ＋Ｃｐ）に対する小信号利得Ａｖのグラフを示す。 曲線Ａから明らかなように、最大可能な利得Ａｖはこの配列では50であり、且 つ、この利得は結合ファクタ0.995に対しては40に低下し、結合ファクタ0.9に対 しては10以下に低下する。結合ファクタ0.995の場合にはコンデンサＣｓの容量 値は寄生容量Ｃｐの容量値のほぼ200倍となる。絶縁ゲート電界効果トランジス タがその飽和領域にある場合には、チャネル領域がドレイン領域でピンチオフと なり、従ってゲート−ドレイン容量Ｃgdはゲート電極およびドレイン領域間の重 畳による容量を簡素化する。この重畳は単結晶シリコンモノリシク集積回路技術 により充分に小さくすることができ、従って、図２の回路はこの場合極めて実用 的となる。しかし、薄膜回路技術における多くの種類のＴＦＴ（例えば、所謂“ コプラナー”または“スタッガード”あるいは“反転スタッガード”ＴＦＴ）で は、このゲート−ドレイン重畳は極めて重要であり、これを極めて小さな値に減 少するためには極めて厳しい処理公差を必要とする。従って、実際には妥当な利 得を得るために図２に示すインバータ回路２に対し、コンデンサＣｓは比較的大 きな値とする必要があり、従って、薄膜回路で極めて大きな面積を占めるように なる。かかる理由で、図２の回路は、一般に大面積電子装置、例えば薄膜アレイ 用の薄膜駆動回路にこれらＴＦＴ型の多数のコンパクトなインバータを製造する には実用的でないものと見なされる。 本発明は本発明者等による上述した未発表の解析に基づくものであり、本発明 者等による上述した未公開の解析で認識された上述した問題を解決または少なく とも回避するようにしたインバータ回路を薄膜回路に設けることをその目的とす る。 発明の概要 本発明は駆動トランジスタおよび負荷トランジスタをインバータとしてともに 結合するようにした薄膜回路を具える電子装置において、駆動トランジスタおよ び負荷トランジスタの双方は各々が各チャネル領域に容量的に結合された各ゲー ト電極を有する薄膜電界効果トランジスタとし、負荷トランジスタのゲート電極 と前記駆動トランジスタのドレイン電極および前記負荷トランジスタのソース電 極が共に結合されたノードとの間にブートストラップコンデンサを結合し、前記 負荷トランジスタが、前記駆動トランジスタの相互コンダクタンスよりも低い相 互コンダクタンスを有し、負荷トランジスタの相互コンダクタンスのファクタμ Ｃが駆動トランジスタの相互コンダクタンスのファクタμＣよりも低くし、ここ に，負荷トランジスタおよび駆動トランジスタに対して、 μ＝各トランジスタのチャネル領域の電荷キャリア移動度 Ｃ＝各トランジスタのゲート電極およびチャネル領域間のキャパシタンスとす る、ことを特徴とする。 薄膜電界効果トランジスタのゲート電極およびチャネル領域間の容量Ｃ並びに チャネル領域の電荷キャリア移動度μの双方はインバータ回路の隣接する駆動ト ランジスタおよび負荷トランジスタ間においても著しい困難性なく薄膜回路で制 御可能且つ変更可能なパラメータである。インバータの駆動トランジスタおよび 負荷トランジスタのパラメータＣおよび／またはパラメータμを相対的に調整す ることにより、薄膜負荷トランジスタの相互コンダクタンスｇm2のファクタμＣ をもインバータの薄膜駆動トランジスタの相互コンダクタンスｇm1のファクタμ Ｃよりも低い値とすることは相対的に容易である。負荷トランジスタの相互コン ダクタンスのファクタμＣを低くすることによって容易結合ファクタｘ１に著し く近くない場合（例えばファクタｘがほぼ0.9の場合）でも、大きな回路面積を 占める必要のあるブートストラップコンデンサを用いることなく高い利得（Ａｖ ）を得ることができる。結合ファクタｘによるこの利得Ａｖの著しい改良は本発 明者等の未公開の解析から得られたものである。これがため、本発明者等は図２ のインバータ回路２の結合ファクタｘの寄生容量Ｃｐと小信号ｄｃ即ち、低周波 利得Ａｖとの間の関係は次式で与えられる。 これがため、本発明によれば、負荷トランジスタのファクタｇm2（１−ｘ）を 減少することにより、即ち、相互コンダクタンスｇm2のファクタμＣを減少する ことにより高利得Ａｖを得ることができる。利得Ａｖのこの改良は図３の曲線Ｂ につき以下に詳細に説明する。 負荷トランジスタの相互コンダクタンスのファクタμＣは駆動トランジスタに 関し種々に減少させることができる。駆動トランジスタのチャネル領域は高結晶 性の半導体材料（例えば、粒度の大きな多結晶シリコン）を具え、且つ負荷トラ ンジスタのチャネル領域は結晶の小さな（例えば、アモルファスまたはマイクロ 結晶あるいは粒度の小さな結晶）半導体材料を具え、この半導体材料のμは駆動 トランジスタの結晶半導体材料のμよりも低い。両半導体材料は例えばシリコン とすることができる。この結晶材料は駆動トランジスタを形成すべきアモルファ スシリコン薄膜の区域をレーザアニーリングすることによって得ることができる が、この薄膜の他の区域は例えば負荷トランジスタのアモルファス材料として保 持することができる。このアモルファス負荷トランジスタ区域は半導体薄膜の絶 縁バリア層上に無機マスクパターンによりレーザビームからマスクすることがで きる。或は又、駆動トランジスタ区域を形成すべき基板上にシードパターンを設 けることによって基板上に堆積された半導体薄膜をシードパターン上に結晶材料 として、さもなくばアモルファス材料として成長させることができる。 それぞれ負荷トランジスタおよび駆動トランジスタのゲート電極およびチャネ ル領域間の容量Ｃはこれらゲート電極およびチャネル領域間にゲート誘電体層を 選択することによって極めて容易に制御することができる。このゲート誘電体層 は１つ以上の誘電体材料を具えることができる。駆動トランジスタの容量Ｃより も低い容量Ｃを有する負荷トランジスタを設けるために、負荷トランジスタのゲ ート誘電体薄膜を駆動トランジスタの厚さよりも厚くすることができる。また、 負荷トランジスタのゲート誘電体薄膜は駆動トランジスタの誘電体定数よりも低 い誘電体定数を有する材料を具え、駆動トランジスタの容量Ｃよりも低い容量Ｃ を有する負荷トランジスタを設ける用にすることもできる。これがため、例えば 、負荷トランジスタのゲート誘電体薄膜を二酸化珪素とすることができ、駆動ト ランジスタのゲート誘電体薄膜を窒化珪素とすることができる。 駆動トランジスタのものよりも厚い厚さおよび／または低い誘電体定数を有す る負荷トランジスタのゲート誘電体薄膜を形成することによって、負荷トランジ スタのソースおよびドレインとゲート電極との重畳容量を減少させることもでき る。この重畳容量は式（３）の寄生容量Ｃｐの重要な部分である。斯様に寄生容 量Ｃｐを減少させることによって、結合ファクタｘを本発明によるインバータに おいて（１に近い）高い値に極めて容易に保持することができる。（本発明によ る各ファクタμＣに異なる値を与えるために）負荷トランジスタおよび駆動トラ ンジスタに用いられる他の薄膜特性および／または材料はブートストラップコン デンサを充電するスイッチの設計および／またはブートストラップコンデンサ自 体の製造に有利に用いることもできる。 従って、例えば駆動トランジスタのチャネル領域は結晶半導体材料を具えるこ とができるが、負荷トランジスタのチャネル領域およびブートストラップコンデ ンサを充電する１つ以上のスイッチング素子は結晶の少ない即ち、アモルファス 半導体材料を具えることができる。スイッチにアモルファス半導体材料を用いる ことはスイッチを流れる任意の漏洩電流を低いレベルに減少させてブートストラ ップコンデンサに所望の電荷状態を保持する上で特に有利である。このスイッチ はアモルファスシリコン薄膜電界効果トランジスタを具えることができる。他の 形態では、スイッチは１つ以上のアモルファスシリコン薄膜ダイオードを具える ことができる。 駆動トランジスタのゲート誘電体材料の薄い厚さおよび／または高い誘電体定 数を用いることによってブートストラップコンデンサに必要なレイアウト面積を 縮小することができる。これがため、ブートストラップコンデンサは上側電極お よび下側電極間に第１誘電体薄膜の第１区域を具え、負荷トランジスタのソース 電極および駆動トランジスタのドレイン電極は下側電極に結合し、駆動トランジ スタのゲート電極は第１誘電体薄膜の第２駆動トランジスタを横切ってチャネル 領域に結合し、ブートストラップコンデンサの上側電極を負荷トランジスタのゲ ート電極に結合し、負荷トランジスタのゲート電極を第２誘電体薄膜を横切って 各チャネル領域に結合することができる。この第２誘電体薄膜は第１誘電体薄膜 よりも厚くし、および／または第１誘電体薄膜の誘電体定数よりも低い誘電体定 数を有する材料を具えることができる。装置素子の薄膜アレイを具える大面積電 子装置では、同一の装置基板にアレイの薄膜駆動回路をアレイとして集積化する ことは既知である。この場合には、装置アレイの特性とは異なるとはを有する駆 動回路の薄膜電界効果トランジスタを設けることも既知である。これがため、マ トリックスアレイ区域のアモルファスシリコン薄膜トランジスタおよび周辺駆動 回路の多結晶珪素薄膜トランジスタを製造することは、例えば日本特許アブスト ラクト第16巻第506号の英文アブストラクト04-184424および特開平4-184424号の 図面に記載されている。多結晶珪素材料は周辺駆動回路区域をレーザビームで走 査することによってアブストラクト材料から結晶化させることができる。同様に 、米国特許US-A-5,396,084には周辺回路部分のＮＭＯＳ薄膜トランジスタよりも 厚いゲート誘電体薄膜を有するマトリックス区域にＮＭＯＳ薄膜トランジスタを 製造することが記載されている。しかし、これに反し、日本特許アブストラクト 第17巻第526号の英文アブストラクト05-142571および特開平5-142571号の図面に はマトリックスアレイの薄膜トランジスタよりも厚いゲート誘電体薄膜を有する 周辺駆動回路の薄膜トランジスタを製造することが記載されている。 図１のインバータ回路のような簡単なインバータ回路において、駆動トランジ スタＭ２のチャネル領域の結晶度よりも高度な結晶度を有する半導体材料で駆動 トランジスタＭ１のチャネル領域を形成することによって駆動トランジスタＭ１ の寸法を減少させることは特開平6-151307号公報からも既知である。これがため 、駆動トランジスタＭ１は、そのチャネル領域における高い電荷キャリア移動度 μのため、駆動トランジスタＭ２の相互コンダクタンスｇm2よりも高い相互コン ダクタンスｇm1を有する。斯様にして、互いに同一の大きさのＴＦＴＭ１および Ｍ２を有する（利得がほぼ１の）論理回路のデジタルインバータ１を形成するこ とは特開平6-151307号公報に記載されている。 図面の簡単な説明 図１は本発明によらない簡単なインバータ回路の構成されるを示す回路図、 図２は駆動トランジスタおよび負荷トランジスタ並びにブートストラップコン デンサを具える本発明インバータ回路の構成されるを示す回路図、 図３は図２のインバータ回路の結合ファクタｘに対する小信号ｄｃ即ち、低周 波利得Ａｖの特性を示し、曲線Ａは図２の回路の従来例のものを示し、曲線Ｂは 図２の回路の本発明による例を示す特性図、 図４および５は本発明により駆動トランジスタの相互コンダクタンスのファク タμＣよりも低い相互コンダクタンスのファクタμＣを有する薄膜技術の特徴を 示す、図２のインバータ回路の駆動トランジスタおよび負荷トランジスタの断面 図、 図６は本発明による他の薄膜技術の特徴を示す、図２のインバータ回路の負荷 トランジスタ、ブートストラップコンデンサおよびスイッチングトランジスタの 断面図、 図７および８は図２のインバータ回路の他の例の構成を示す回路図、 図９乃至11はかかるトランジスタの製造時における３つの異なる技術行程を示 す、図４および５の例の駆動トランジスタ区域および負荷トランジスタ区域の断 面図である。発明を実施するための最良の形態 図３のグラフを除き、他の図面全部は実寸法で示していない。特に図４−６並 びに図９−11の断面図では説明の便宜上寸法を拡大または縮小して示す。また、 図中同一部分には同一符号を付して示す。 前述したように、図１の簡単なインバータ回路は大面積電子装置の数個の形態 のＴＦＴが前述したように製造された型のものとする。図１のインバータ回路１ は本発明によるものではない。 ブートストラップコンデンサＣｓを有する図２のインバータ回路は前述したHo stickaの論文に記載された型のものであり、単結晶珪素モノリシック集積回路技 術により予め形成されている。本発明によれば実際的な寸法のブートストラップ コンデンサを有する図２のインバータ回路と同様のインバータ回路を薄膜技術で 得ることができる。 本発明によって（例えば、図４乃至図６に示すような）薄膜回路を具える電子 装置を提供し、この際、駆動トランジスタＭ１および負荷トランジスタＭ２を（ 例えば、図２に特に示すように）インバータとして共に結合し、駆動トランジス タおよび負荷トランジスタＴＦＴは各チャネル領域（Ｍ１の20ａおよびＭ２の20 ｂ）に容量結合された各ゲート電極（Ｍ１の26およびＭ２の28）を有する。トラ ンジスタＭ１およびＭ２を製造するために用いることのできる殆どのＴＦＴ型の ものは特にソース電極21およびドレイン電極22とゲート電極gとの重畳のために 、高い寄生ゲート容量を有する。この寄生容量はインバータの出力ラインＯ／Ｐ と負荷装置Ｍ２のゲート電極ｇとの間を結合することによってインバータの利得 Ａｖを減少する。本発明によれば（駆動薄膜トランジスタＭ１と比較して）負荷 薄膜トランジスタＭ２の相互コンダクタンスｇm2の減少を用いてブートストラッ プコンデンサＣｓの大きさを実際の限度内に減少させるが、それでも寄生容量が 存在するにもかかわらずインバータ２から所望の高い利得Ａｖを得ることができ る。 この目的のため、負荷薄膜トランジスタ相互コンダクタンスｇm2を減少させる ために駆動薄膜トランジスタＭ１を負荷薄膜トランジスタＭ２よりも著しく大き くする必要はない。本発明では相互コンダクタンスｇm1に対し相互コンダクタン スｇm2を減少させる追加のファクタ、即ち、負荷薄膜トランジスタＭ２の相互コ ンダクタンスｇm2のファクタμＣを減少させることができる。この手段によって 相互コンダクタンスｇm2のファクタμＣを駆動薄膜トランジスタＭ１の相互コン ダクタンスｇm1のファクタμＣよりも低くすることができる。 飽和領域の各薄膜トランジスタＭ１およびＭ２の相互コンダクタンスｇｍは次 式で表わすことができる。 ここに各薄膜トランジスタＭ１およびＭ２に対し、 Ｗ＝チャネル領域の幅， Ｌ＝チャネル領域の長さ， Ｖ_G＝ゲート電極の電圧， Ｖ_T＝飽和領域におけるしきい値 上式（５）に対する完全な理解および背景は例えばS.M.Sze著書“半導体装置 の物理”の第442頁の式（29）に対し得ることができる。上記S.M.Sze著書“半導 体装置の物理”の第442頁の式（28）に与えられているように、トランジスタを 流れる飽和電流は次式で表わすことができる。 上式（５）に上式（６）からの（Ｖ_G−Ｖ_T）を代入することによって次式を得 ることができる。 本発明は（駆動薄膜トランジスタＭ１に比較し）負荷薄膜トランジスタＭ２の 相互コンダクタンスｇm2の減少を用いて、図２の回路のブートストラップコンデ ンサＣｓの大きさを減少させるものである。これは駆動薄膜トランジスタＭ１と 比較し負荷薄膜トランジスタＭ２に対するファクタμＣを減少させることによっ て少なくとも一部分達成される。斯様にして駆動薄膜トランジスタＭ１の相互コ ンダクタンスｇm1を負荷薄膜トランジスタＭ２の相互コンダクタンスｇm2よりも 大きくすることができる。 薄膜トランジスタのチャネル領域の長さおよび幅を相違させることによって相 互コンダクタンスを相違させるために、駆動薄膜トランジスタＭ１に対して例え ば次式で示すように広いレイアウト面積を必要とする。 従ってｇm1＝10ｇm2 しかし、レイアウト面積が極めて僅かに増大する場合には例えば次式を用いる ことができる。 ファクタμＣの減少量に対しては例えば次式を用いることができる。 μ1.Ｃ1＝10μ2.C2 （10） ここにμ１は駆動薄膜トランジスタＭ１のチャネル領域20aの電荷キャリア移動 度であり、μ２は負荷薄膜トランジスタＭ２のチャネル領域20bの電荷キャリア 移動度である。容量Ｃはゲート誘電体薄膜のパラメータに依存し、その誘電体定 数εｒおよび厚さｔは薄膜技術により変化させることができる。従って式（10） は次式のように書き換えることができる。 ここにεr1およびｔ1はそれぞれ駆動薄膜トランジスタＭ１のゲート誘電体薄膜2 3aの誘電体定数および厚さ、εr2およびｔ2はそれぞれ負荷薄膜トランジスタＭ ２のゲート誘電体薄膜23ｂまたは24の誘電体定数および厚さである。これら種々 のパラメータμ1,μ2,εr1，εr2，ｔ1およびｔ2を本発明により提供する手段を 図４乃至図６および図９乃至図11につき後に説明する。駆動薄膜トランジスタＭ １および負荷薄膜トランジスタＭ２（並びに可能にはスイッチＳ１およびブート ストラップコンデンサＣｓ）に対して種々のパラメータμ1,μ2,εr1，εr2，ｔ 1およびｔ2を用いることは図２のブートストラップ回路（その利得Ａｖは式（４ ）によって与えられる）に対して特に重要である。これがため、相互コンダクタ ンスｇm2を減少させてこれを相互コンダクタンスｇm1に対して小さくすることに よって、ファクタｇm2（１−ｘ）を減少させるに必要な（式（２）により与えら れる）結合ファクタｘの値もさらに減少する。 本発明電子装置を用いて利得がほぼ１のデジタルインバータ２を形成すること ができるが、利得が例えば少なくとも20で、好適には図３の曲線Ｂで示すように 利得が高く例えば30または40のアナログ増幅器２を形成するに特に好適である。 これらの極めて高い利得Ａｖは、例えば、結合される（負荷薄膜トランジスタＭ ２の）ゲート電極ｇに関連する総合寄生容量Ｃｐの20倍未満の容量値を有する、 即ち、式（３）のファクタｘが0.95よりも小さい、実際の大きさのブートストラ ップコンデンサＣｓを用いるも、本発明インバータ２で達成することができる。 図３の曲線Ｂは、相互コンダクタンスｇm1＝10ｇm2とする点を除き、曲線Ａの 結合ファクタと同様の結合ファクタｘを有する小信号利得Ａｖのグラフである。 これがため、図４は次の状況に関連するものである。 ｇm1＝10ttＡ／ｖ ｇm2＝１μＡ／ｖ ｇm1＝ｇds2＝100×10^-9Siemens 曲線ＡおよびＢを比較した所から明らかなように、ファクタｘの値を充分小さ くして次の状況で所定の利得が得られるようにする必要がある。 ｇm1＝10ｇm2 これがため、結合ファクタｘがほぼ0.9の場合でもほぼ35の利得Ａｖを得るこ とができる。0.9の結合ファクタxは寄生容量Ｃｐのほぼ９倍の容量値を有するブ ートストラップコンデンサＣｓに対応する。従って、本発明によれば許容可能な レイアウト面積のブートストラップコンデンサＣｓを図２の薄膜インバータ回路 に容易に含めることができる。 本発明によれば、図２の薄膜トランジスタおよび他の回路素子の特定の例を図 ４乃至６につき以下に説明する。この回路は電子装置の絶縁基板10上に形成する 。この装置は、液晶ディスプレイ(LCD)または例えばヨーロッパ特許出願公開EP- A-0 588 425（PHB 33817）および／または米国特許US-A-5,130,829（PHB 33646 ）に記載されたような他の任意のアクティブマトリックス装置とすることができ る。ヨーロッパ特許出願公開EP-A-0 588 425および米国特許US-A-5,130,829の全 内容をここに従来例として提出する。本発明により形成されたインバータ回路は 装置基板10にも形成された薄膜アレイ用の薄膜駆動回路の一部分とすることがで きる。これがため、例えば本発明インバータ回路はヨーロッパ特許出願公開EP -A-0 588 425に記載された電子駆動回路に用いることができる。 一例として、図４乃至６は所謂“コプラナー”型のｎチャネルエンハンスメン トモード薄膜電界効果トランジスタを示す。この種のＴＦＴｎ型ソース・ドレイ ン電極領域21および22はトランジスタのチャネル領域を形成する未ドープシリコ ン薄膜20の区域上にそれぞれ離間して設けるとともにソース領域21およびドレイ ン領域22間の未ドープシリコン薄膜20の同一上側表面に絶縁ゲートｇをも設ける 。 しかし、本発明は既知の型の薄膜トランジスタ、例えば、所謂“スタッガー” 型のトランジスタを用いることができる。所謂“スタッガー”型のトランジスタ では未ドープチャネル領域薄膜20を堆積する前に絶縁基板10上にソース領域21お よびドレイン領域22を形成する。次いで、絶縁ゲート構体ｇをチャネル領域薄膜 20の上側表面のソース電極領域21およびドレイン電極領域22間の区域上に形成す る。所謂“反転スタッガー”トランジスタ構体は、絶縁ゲートｇを薄膜20の前に 基板10上に形成し、ソース電極領域21およびドレイン電極領域22を薄膜20上に形 成する点で、“スタッガー”構体の反転されたものである。ソースおよびドレイ ン電極21および22を個別の反転として形成する代わりに、これら領域21および22 を未ドープ薄膜20の区域をドーピングすることによって形成することができる。 本発明による薄膜インバータ回路２は、チャネル領域薄膜20のパラメータμ1, μ2および／または誘電体薄膜23,24のパラメータεr1，εr2，および／または素 子Ｍ１，Ｍ２、Ｓ１およびＣｓに対する誘電体薄膜23，24のパラメータｔ1，ｔ2 に関して特定の手段を本発明によりとる点以外は、既知の薄膜技術および処理工 程を用いて製造することができる。図４に示す本発明インバータ回路の例では、 駆動薄膜トランジスタＭ１のチャネル領域20aは高い結晶性の半導体材料Ｘ-Ｓｉ を具え、負荷薄膜トランジスタＭ２のチャネル領域20bは駆動薄膜トランジスタ Ｍ１の材料のパラメータμよりも低いパラメータμを有する低い（所望により） 結晶性の半導体材料α-Ｓｉを具える。代表的には、硬化アモルファスシリコン （時としてはα-Si：Hとして示される）をかかる低い結晶性の材料として用いる 。同様のアモルファス半導体材料α-Ｓｉを用いて図２のスイッチング素子Ｓ１ 、図７のトランジスタＭ３または図８のダイオードＤ１およびＤ２を得 ることができる。ｎチャネル薄膜トランジスタＭ１およびＭ２のチャネル領域20 ａに対し多結晶シリコンを用いるとともにチャネル領域20ｂに対しアモルファス シリコンを用いることによって次式に示すようにパラメータμ１およびμ２間の 電子移動度100を容易に達成することができる。 μ１＝100μ２ 斯様にして、図２のインバータ回路のトランジスタＭ１およびＭ２の電子移動 度を変化させることによって図３に示す利得Ａｖを容易に改善することができる 。これがため、結合ファクタｘを低くし、ブートストラップコンデンサＣｓを小 容量値としんしてそのレイアウト面積を小さくする場合でも高利得Ａｖを得るこ とができる。この場合には図３の曲線Ｂは薄膜トランジスタＭ１およびＭ２のチ ャネル領域20ａおよび20ｂの寸法を変更することなく、および薄膜トランジスタ Ｍ１およびＭ２のゲート誘電体薄膜を変更することなく改善することができ、従 ってＷ１＝Ｗ２，Ｌ１＝Ｌ２，εr1＝εr2，ｔ1＝ｔ2とすることができる。しか し、パラメータＣを変更することによって負荷薄膜トランジスタＭ２の相互コン ダクタンスｇｍ２のファクタμＣを追加的にまたは交互に減少させることができ る。これがため、図４の本発明インバータ回路の例ではチャネル領域20ａおよび 20ｂの異なる結晶Ｘ−Ｓｉおよびα−Ｓｉに加えて、薄膜トランジスタＭ１およ びＭ２はそれぞれ異なる誘電体薄膜23および24を具え、これら誘電体薄膜を横切 ってその各ゲート電極ｇを各チャネル領域20ａおよび20ｂに容量結合する。これ がため、負荷薄膜トランジスタＭ２のゲート誘電体薄膜24は駆動薄膜トランジス タＭ１の誘電体定数よりも低い誘電体定数を有する材料を具え、駆動薄膜トラン ジスタＭ１よりも低い容量Ｃを有する負荷薄膜トランジスタＭ２を得るようにす る。特定の例では、負荷薄膜トランジスタＭ２の誘電体薄膜をＳi Ｏ₂とし、駆 動薄膜トランジスタＭ１の誘電体薄膜23をＳi₃Ｎ₄とすることができる。薄膜23 および24の厚さをほぼ等しくすることができるが、負荷薄膜トランジスタＭ２の 薄膜24を駆動薄膜トランジスタＭ１の薄膜23よりも厚くすることによって他の利 点を得ることもできる。 図５は本発明インバータ回路のかかる例を示し、この際負荷薄膜トランジスタ Ｍ２のゲート誘電体薄膜24はその厚さｔ２を駆動薄膜トランジスタＭ１のゲート 誘電体薄膜23の厚さｔ１よりも厚くする。この厚さｔ１およびｔ２の差によって も負荷薄膜トランジスタＭ２の容量Ｃを駆動薄膜トランジスタＭ１の容量よりも 低く（従って相互コンダクタンスｇｍを低く）するすることができる。特定の例 では、薄膜24の厚さｔ２を薄膜23の厚さｔ１よりも厚く10倍とすることができる 。トランジスタＭ１およびＭ２の各相互コンダクタンスｇm1およびｇm2のファク タμＣの差を（εrおよび／またはｔを変化させることにより）パラメータＣを 変化させることによってのみ達成する場合には、薄膜トランジスタＭ１およびＭ ２間のレイアウト面積を変化させて（例えば式（８）に示すように）相互コンダ クタンスｇｍ１およびｇｍ２を所望のように変化させることができるようにする 必要がある。しかし、図４につき示したようにパラメータμを変化させてファク タμＣを相違させる場合にはトランジスタＭ１およびＭ２の寸法は変化させる必 要はない。 異なる誘電体薄膜23および24を駆動薄膜トランジスタＭ１および負荷薄膜トラ ンジスタＭ２のゲート誘電体に用いる場合には、ブートストラップコンデンサＣ ｓのレイアウト面積を減少させるために異なる薄膜特性を用いることも有利であ る。これがため、図６は図２および６のインバータ回路の負荷薄膜トランジスタ Ｍ２、ブートストラップコンデンサＣｓおよびそのスイッチＭ３の断面図を示す 。従って、図６は図５の断面とは異なる線に沿って断面したものである。図５お よび６に示す装置の２部分を比較した所から明らかなように、ブートストラップ コンデンサＣｓは上側電極28ｃおよび下側電極21ｂ，21ｃ間に第１誘電体薄膜23 の第１区域23ｃを具える。負荷薄膜トランジスタＭ２のソース電極21ｂおよび区 域Ｍ１のドレイン電極22ａはこの下側電極21ｂ，21ｃに結合する。駆動薄膜トラ ンジスタＭ１のゲート電極26は第１誘電体薄膜23の第２区域23ａを横切ってチャ ネル領域28ａに結合する。ブートストラップコンデンサＣｓの上側電極28ｃは負 荷薄膜トランジスタＭ２のゲート電極28に結合する。負荷薄膜トランジスタＭ２ のゲート電極28は第２誘電体薄膜24を横切って各チャネル領域20bに結合する。 この第２誘電体薄膜24は、第１誘電体薄膜23の誘電体定数εrよりも低い誘電体 定数εrを有する材料を具えおよび／または第１誘電体薄膜23の厚さｔ１よりも 厚い厚さｔ２を有する。ブートストラップコンデンサＣｓに対しより厚い誘電体 定数の材料23および／またはより薄い誘電体定数の材料23を用いることによって このブートストラップコンデンサＣｓを一層簡潔なレイアウト面積とすることが できる。 図２のインバータ回路の結合ファクタｘは式（３）から得られる。本発明によ れば、パラメータμ2および／またはパラメータεr2および／またはパラメータ ｔ1をパラメータμ1，εr1およびｔ2に対して減少させることによってより小さ なブートストラップコンデンサＣｓを用いることができる。パラメータεr2をパ ラメータεr1に対して減少し、および／またはパラメータｔ2をパラメータｔ1に 対して増大させる場合には寄生容量Ｃｐをも減少させることができ、従って結合 ファクタｘに対しさらに利点を有する。これがため、寄生容量Ｃｐは負荷薄膜ト ランジスタＭ２のゲートｇおよびドレイン22ｂ間に誘電体薄膜24を横切って形成 された容量を具える。さらにこの寄生容量はスイッチング素子Ｓ１によって寄与 される。図７および８はスイッチング素子Ｓ１の２つの異なる形状を示す。 図７の例では、スイッチング素子Ｓ１は他のｎチャネルエンハンスメントモー ド電界効果薄膜トランジスタＭ３を具える。 図７のインバータ回路の寄生容量Ｃｐはこのスイッチング薄膜トランジスタＭ ３のソース電極21ｄおよび26(g)間に形成された容量を具える。このスイッチン グ薄膜トランジスタＭ３の寸法はトランジスタＭ１およびＭ２の寸法に比較して 小さくすることができ、従って容量的重畳から生じる寄生容量も小さくすること ができる。しかし、所望に応じスイッチング薄膜トランジスタＭ３のゲート誘電 体に対しては厚い誘電体薄膜24を用いてこの重畳容量を減少し得るようにする。 一般に、硬化アモルファスシリコンチャネル領域を有する薄膜トランジスタの オフ状態漏洩電流は、多結晶シリコンチャネル領域のオフ状態漏洩電流より少な い。ブートストラップコンデンサＣｓの荷電状態を保持するためにはスイッチン グ薄膜トランジスタＭ３の漏洩電流を少なくする必要がある。これがため、図６ に示すようにスイッチング薄膜トランジスタＭ３のチャネル領域を硬化アモルフ ァスシリコン材料α−Ｓｉで製造するのが好適である。スイッチング薄膜トラン ジスタＭ３はブートストラップコンデンサＣｓを薄膜トランジスタＭ３のドレイ ン電極接続部30で端子４に供給される電圧レベルに周期的に充電する。スイッチ ング薄膜トランジスタＭ３の周期的スイッチングはそのゲート端子31に供給され るスイッチング電圧によって制御される。 図４乃至６の薄膜トランジスタＭ１およびＭ２並びに図６の薄膜トランジスタ Ｍ３およびブートストラップコンデンサＣｓは次のようにして製造することがで きる。薄膜回路が形成される基板10の特性は製造される電子装置の型に依存する 。代表的には、基板10は廉価な絶縁性材料、例えば、処理温度に耐え得るガラス またはポリマ材料とすることができる。この特定の例では薄膜トランジスタＭ１ 乃至Ｍ３は全て“コプラナー”型とするため、シリコン薄膜20を基板10上にまず 最初堆積してトランジスタのチャネル領域を形成する。このシリコン薄膜20は真 性導電型とし、即ち、故意にドープしないようにする。好適には薄膜20は硬化ア モルファスシリコン材料とする。この薄膜20はエッチングによりパターン化して 個別の薄膜トランジスタＭ１，Ｍ２、Ｍ３、・・・の島を形成する。絶縁基板10 上のこれらシリコン島を図９に示す。 また、図９は、負荷薄膜トランジスタＭ２の島を変換処理に対しマスクしなが ら、駆動薄膜トランジスタＭ１のシリコン島を多結晶シリコン材料に変換する処 理を示す。マスクパターン41，42は、基板10上の島構体上に肉厚絶縁薄膜を堆積 し、次いで絶縁層上に（例えばアモルファスシリコンまたは金属より成る）無機 質薄膜41を堆積することによって形成する。無機質薄膜および絶縁層をエッチン グによりパターン化してアモルファスシリコン材料として保持すべき（例えばト ランジスタＭ２またはＭ３用の）シリコン島のみの上に薄膜41および42を残存さ せるようにする。次いで、この構体にレーザビーム40を照射すると、レーザビー ムはマスクされなかったシリコン島に吸収されてこれら未マスク島の材料を加熱 しこれら島の材料を多結晶シリコンとして結晶化する。マスクされた区域のマス ク薄膜41はレーザビーム40を吸収するか、または反射し、下側の絶縁層42は反射 41の加熱効果に対し下側のシリコン島20ｂ・・・をマスクするに充分な厚さとす る。 次いで、砒素または燐でドープされてｎ導電型を呈するシリコン薄膜を島20ｂ ，20ｂおよび基板10上に堆積する。このｎ型シリコン薄膜をエッチングによりパ ターン化して薄膜トランジスタＭ１に対しては島20ａにｎ型ソースおよびドレイ ン電極領域21ａおよび22ａを形成し、薄膜トランジスタＭ２に対しては島20ｂに ｎ型ソースおよびドレイン電極領域21ｂおよび22ｂを形成し、薄膜トランジスタ Ｍ３に対しては島20ｄにｎ型ソースおよびドレイン電極領域21ｄおよび22ｄを形 成する。また、このｎ型薄膜をパターン化してブートストラップコンデンサＣｓ の下側電極21ｂ,21ｃを形成する。次いで、１つ以上の誘電体薄膜23,24を堆積し てトランジスタＭ１，Ｍ２およびＭ３のゲート誘電体薄膜を形成するとともにブ ートストラップコンデンサＣｓの誘電体23ｃをも形成する。この誘電体薄膜に接 点窓を形成した後、金属薄膜を堆積し、パターン化してトランジスタＭ１および Ｍ２のゲート電極26および28、トランジスタＭ３のゲート電極36およびブートス トラップコンデンサＣｓの上側電極28ｃをそれぞれ形成する。同一の金属薄膜パ ターンからトランジスタＭ１のソースおよびドレイン電極接続部25および27、ト ランジスタＭ２のソースおよびドレイン電極接続部27および29並びにトランジス タＭ１のソースおよびドレイン電極接続部28および30をも形成する。駆動薄膜ト ランジスタＭ１のゲート26を形成する金属薄膜部分によって入力端子Ｉ／Ｐを形 成し、出力端子Ｏ／Ｐは金属薄膜パターン27を形成し、この金属薄膜パターン27 によってトランジスタＭ１のドレイン電極接続部およびトランジスタＭ２のソー ス電極接続部を形成する。 図10は薄膜トランジスタＭ１およびＭ２の異なるゲート電極23および24を有す るインバータ回路２の製造工程を示す。図10に示す構成では、絶縁基板10の半導 体構体20,21,22上にまず最初堆積し、次いで、これをエッチングによりパターン 化してこの誘電体半導体素子24を必要とするこれらトランジスタ島例えば20ｂ上 のみを残存させるようにする。これら誘電体半導体素子24の残存区域を例えばア モルファスシリコンまたはクロムのマスク薄膜パターンで被覆する。次に、この 構体上に第２誘電体薄膜23を堆積し、且つその所望のパターンをエッチングによ って画成する。このエッチング処理中マスク薄膜パターン50はエッチングストッ プとして作用し、誘電体薄膜24が除去されるのを防止する。図10は誘電体薄膜23 を設ける前に誘電体薄膜24を堆積する場合を示したが、その逆の順序を用いる個 ともできる。この場合には、マスクパターン51は誘電体薄膜2の堆積前に誘電体 薄膜23に対するエッチングストップとして用いる。 同一のマスクパターン41をエッチングストップマスクパターン51として用いる 変形例も可能である。これがため、シリコン島20ａをレーザビーム40で結晶化す る結晶化処理は第２誘電体薄膜23の堆積前に図10に示す工程で実施することがで きる。この場合には、アモルファスシリコン薄膜51および下側の肉厚絶縁薄膜24 によってシリコン島20ｂをレーザ加熱処理からマスクする。斯様にしてシリコン 島20ａの結晶化の後第２誘電体薄膜23を堆積することができる。次に、レーザマ スク薄膜51をエッチングストップ層として用いて誘電体薄膜23をエッチングによ りパターン化する。 図11は、単一の薄膜24を堆積する代わりに２つの薄膜を堆積することによって 負荷薄膜トランジスタＭ２の肉厚ゲート誘電体薄膜を形成する他の変形例を示す 。この場合には、誘電体薄膜23を絶縁基板10の半導体構体20−21上にまず最初堆 積する。次いで、誘電体薄膜23上の肉薄ゲート誘電体を有する薄膜トランジスタ （Ｍ１）を形成すべき箇所にエッチングストップマスクパターン55を設ける。次 いで、第２誘電体薄膜54を堆積し、エッチングによりパターン化して肉厚誘電体 を必要とする区域上のみこの第２誘電体薄膜54を残存させるようにする。これが ため、例えば負荷薄膜トランジスタＭ２およびスイッチング薄膜トランジスタＭ ３の区域に第２誘電体薄膜54を残存させるが、駆動薄膜トランジスタＭ１の区域 からは第２誘電体薄膜54をエッチングにより除去する。このエッチングストップ 層55によってこの誘電体薄膜54のエッチングパターン化中下側の誘電体薄膜23を 保護する。 図７のインバータ回路２において、スイッチング素子Ｓ１は薄膜トランジスタ Ｍ３とする。図８はスイッチング素子Ｓ１が一対のスイッチングダイオードＤ１ およびＤ２を具える変形例を示す。図８に示すように、ダイアグラムＤ１および Ｄ２は電圧供給ライン３と制御ライン４との間に接続することができる。ダイオ ードＤ１およびＤ２のスイッチングは制御ライン４に供給されるスイッチング電 圧によって制御する。これらダイオードＤ１およびＤ２は基板10上にｐ-ｉ-ｎ薄 膜ダイオードとして形成することができる。これがため、未ドープシリコン層20 の堆積前に基板10上に電極層、次いでｐ型シリコン層を堆積するとともに少なく とも部分的にパターン化してダイオードＤ１およびＤ２の陽極領域およびその 電極接続部を形成することができる。次に、シリコン薄膜20を堆積して薄膜トラ ンジスタＭ１，Ｍ２・・・のチャネル領域20ａ,20ｂ，・・・を形成するととも にｐ−ｉ−ｎ薄膜ダイオードＤ１およびＤ２の真性領域を形成する。次いで、ｎ 型シリコン薄膜を堆積して薄膜トランジスタＭ１，Ｍ２・・・のソースおよびド レイン電極領域21および22を形成するとともにｐ−ｉ−ｎ薄膜ダイオードＤ１お よびＤ２のｎ型陰極領域を形成する。ダイオードＤ１およびＤ２の陽極電極接続 部は薄膜トランジスタＭ１，Ｍ２・・・のソース，ドレインおよびゲート電極接 続部25乃至29を形成するために用いられる金属薄膜の一部分によって形成するこ とができる。ダイオードＤ１およびＤ２の真性領域を形成するために用いられる シリコン薄膜20の区域は硬化アモルファス半導体材料α−Ｓｉとして保持して低 漏洩電流のスイッチングダイオードＤ１およびＤ２を形成し得るようにする。 本発明は上述した例にのみ限定されるものではなく、要旨を変更しない範囲内で 種々の変形や変更が可能である。

───────────────────────────────────────────────────── 【要約の続き】 は結晶性即ち、アモルファス材料（α−Ｓｉ）を小さく することによって負荷薄膜トランジスタ（Ｍ２）の相互 コンダクタンス（ｇm2）のファクタμＣを減少させるよ うにする。同様に、駆動および負荷薄膜トランジスタ （Ｍ１およびＭ２）に用いられるものと異なる材料また は厚さのものをブートストラップコンデンサ（Ｃｓ）お よびこのコンデンサ（Ｃｓ）のスイッチ（Ｍ３）に有利 に用いることもできる。

Claims (1)

1. 【特許請求の範囲】 １．駆動トランジスタおよび負荷トランジスタをインバータとしてともに結合す るようにした薄膜回路を具える電子装置において、駆動トランジスタおよび負荷 トランジスタの双方は各々が各チャネル領域に容量的に結合された各ゲート電極 を有する薄膜電界効果トランジスタとし、負荷トランジスタのゲート電極と前記 駆動トランジスタのドレイン電極および前記負荷トランジスタのソース電極が共 に結合されたノードとの間にブートストラップコンデンサを結合し、前記負荷ト ランジスタが、前記駆動トランジスタの相互コンダクタンスよりも低い相互コン ダクタンスを有し、負荷トランジスタの相互コンダクタンスのファクタμＣが駆 動トランジスタの相互コンダクタンスのファクタμＣよりも低くし、ここに，負 荷トランジスタおよび駆動トランジスタに対して、 μ＝各トランジスタのチャネル領域の電荷キャリア移動度 Ｃ＝各トランジスタのゲート電極およびチャネル領域間のキャパシタンスと する、ことを特徴とする薄膜回路を具える電子装置。 ２．駆動トランジスタおよび負荷トランジスタの双方はその各ゲート電極がその 各チャネル領域に容量的に結合された各誘電体薄膜を具え、負荷トランジスタの 誘電体薄膜を駆動トランジスタの誘電体薄膜よりも厚くしてキャパシタンスＣが 駆動トランジスタのキャパシタンスよりも低い負荷トランジスタを得るようにし たことを特徴とする請求項１に記載の薄膜回路を具える電子装置。 ３．駆動トランジスタおよび負荷トランジスタの双方はその各ゲート電極がその 各チャネル領域に容量的に結合された各誘電体薄膜を具え、負荷トランジスタの 誘電体薄膜を駆動トランジスタの誘電体定数よりも低い誘電体定数を有する材料 を具え、キャパシタンスＣが駆動トランジスタのキャパシタンスよりも低い負荷 トランジスタを得るようにしたことを特徴とする請求項１または２に記載の薄膜 回路を具える電子装置。 ４．前記駆動トランジスタのチャネル領域は結晶半導体材料を具え、負荷トラン ジスタのチャネル領域は駆動トランジスタの結晶半導体材料の電荷キャリア移動 度μよりも低い移動度を有する少量の結晶またはアモルファス半導体材料を 具えるようにしたことを特徴とする請求項１，２または３に記載の薄膜回路を具 える電子装置。 ５．前記ブートストラップコンデンサを充電するスイッチは負荷トランジスタの ゲート電極に結合し、駆動トランジスタのチャネル領域は結晶半導体材料を具え 、前記スイッチおよび負荷トランジスタのチャネル領域の双方は少量の結晶また はアモルファス半導体材料を具えるようにしたことを特徴とする請求項１，２， ３または４に記載の薄膜回路を具える電子装置。 ６．前記ブートストラップコンデンサは上側電極および下側電極間に第１誘電体 薄膜の第１区域を有し、負荷トランジスタのソース電極および駆動トランジスタ のドレイン電極を前記下側電極に接続し、駆動トランジスタのゲート電極を第１ 誘電体薄膜の第２区域の両端間のチャネル両端間のに結合し、前記ブートストラ ップコンデンサの上側電極を負荷トランジスタのゲート電極の結合し、負荷トラ ンジスタのゲート電極を前記第１誘電体薄膜よりも厚い第２誘電体薄膜の両端間 の各チャネル領域に結合するようにしたことを特徴とする請求項１〜５の何れか の項に記載の薄膜回路を具える電子装置。 ７．前記ブートストラップコンデンサは上側電極および下側電極間に第１誘電体 薄膜の第１区域を有し、負荷トランジスタのソース電極および駆動トランジスタ のドレイン電極を前記下側電極に接続し、駆動トランジスタのゲート電極を第１ 誘電体薄膜の第２区域の両端間のチャネル領域に結合し、前記ブートストラップ コンデンサの上側電極を負荷トランジスタのゲート電極に結合し、負荷トランジ スタのゲート電極は前記第１誘電体薄膜の誘電体定数よりも低い誘電体定数を有 する材料を具える第２誘電体薄膜の両端間の各チャネル領域に結合するようにし たことを特徴とする請求項１〜６の何れかの項に記載の薄膜回路を具える電子装 置。 ８．前記ブートストラップコンデンサはその容量値を、結合されるゲート電極に 関連する総合寄生容量の20倍未満とすることを特徴とする請求項１〜７の何れか の項に記載の薄膜回路を具える電子装置。 ９．前記インバータは小信号利得が少なくとも20のアナログ増幅器とすることを 特徴とする請求項１〜８の何れかの項に記載の薄膜回路を具える電子装置。 10．前記インバータが電子装置の薄膜アレイに対する薄膜駆動回路の一部分を構 成することを特徴とする請求項１〜３の何れかの項に記載の薄膜回路を具える電 子装置。