JPH1174540A - ポリシリコンデバイスおよびそれを製造するための方法 - Google Patents
ポリシリコンデバイスおよびそれを製造するための方法Info
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- JPH1174540A JPH1174540A JP10175160A JP17516098A JPH1174540A JP H1174540 A JPH1174540 A JP H1174540A JP 10175160 A JP10175160 A JP 10175160A JP 17516098 A JP17516098 A JP 17516098A JP H1174540 A JPH1174540 A JP H1174540A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims description 70
- 229920005591 polysilicon Polymers 0.000 title claims description 68
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 239000010409 thin film Substances 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 239000003990 capacitor Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000000969 carrier Substances 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 abstract description 20
- 230000000694 effects Effects 0.000 abstract description 14
- 230000005684 electric field Effects 0.000 description 13
- 230000008901 benefit Effects 0.000 description 7
- 230000015654 memory Effects 0.000 description 7
- 230000009467 reduction Effects 0.000 description 7
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002301 combined effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
(57)【要約】
【課題】オフ状態において高い駆動電流および低い漏れ
電流を有する、従来の薄膜および厚膜デバイスの両方の
長所を有するトランジスターを提供すること。 【解決手段】本発明は、通常の薄膜および厚膜デバイス
の両方の長所を有する新規の薄膜トランジスターデバイ
スを提供する。そのデバイスのチャンネル領域は、薄膜
として作られることによりソースおよびドレン領域に対
して高くなっており、一方、ソースおよびドレン領域は
相対的に厚い。その様な構成は、薄膜デバイスの高い駆
動電流特性を提供し、一方で、ＩＶ曲線における不利な
キンク効果および通常の薄膜デバイスにおいて知られる
オフ状態の漏れ電流を緩和する。本発明は製造方法もま
た提供し、この方法は、ＥＥＰＲＯＭデバイス、２重層
大容量キャパシターおよび新規の導電性の変調された薄
膜トランジスターを含む他の新規の半導体デバイスを製
造するためにもまた用いられうる。
電流を有する、従来の薄膜および厚膜デバイスの両方の
長所を有するトランジスターを提供すること。 【解決手段】本発明は、通常の薄膜および厚膜デバイス
の両方の長所を有する新規の薄膜トランジスターデバイ
スを提供する。そのデバイスのチャンネル領域は、薄膜
として作られることによりソースおよびドレン領域に対
して高くなっており、一方、ソースおよびドレン領域は
相対的に厚い。その様な構成は、薄膜デバイスの高い駆
動電流特性を提供し、一方で、ＩＶ曲線における不利な
キンク効果および通常の薄膜デバイスにおいて知られる
オフ状態の漏れ電流を緩和する。本発明は製造方法もま
た提供し、この方法は、ＥＥＰＲＯＭデバイス、２重層
大容量キャパシターおよび新規の導電性の変調された薄
膜トランジスターを含む他の新規の半導体デバイスを製
造するためにもまた用いられうる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
新規のデザインおよびその製造についての方法に関す
る。特に本発明は新規の薄膜トランジスターに関し、お
よび特にオフ状態において高い駆動電流および低い漏れ
電流を有する、通常の薄膜および厚膜デバイスの両方の
長所を有するその様なトランジスターに関する。そのト
ランジスターは、決して排他的にではないが、特に、例
えばアクティブマトリックスＬＣＤ（ＡＭＬＣＤ）にお
けるようなディスプレー技術の分野において応用を有す
る。しかしながら、このトランジスターの製造方法は、
半導体キャパシタンスデバイス、ＥＥＰＲＯＭデバイ
ス、および導電性の変調された薄膜トランジスターを含
む他の新規の半導体デバイスを製造するためにも受け入
れられうる。
新規のデザインおよびその製造についての方法に関す
る。特に本発明は新規の薄膜トランジスターに関し、お
よび特にオフ状態において高い駆動電流および低い漏れ
電流を有する、通常の薄膜および厚膜デバイスの両方の
長所を有するその様なトランジスターに関する。そのト
ランジスターは、決して排他的にではないが、特に、例
えばアクティブマトリックスＬＣＤ（ＡＭＬＣＤ）にお
けるようなディスプレー技術の分野において応用を有す
る。しかしながら、このトランジスターの製造方法は、
半導体キャパシタンスデバイス、ＥＥＰＲＯＭデバイ
ス、および導電性の変調された薄膜トランジスターを含
む他の新規の半導体デバイスを製造するためにも受け入
れられうる。
【０００２】
【従来の技術】多結晶性シリコン（ポリシリコン）上に
製造された薄膜トランジスター（ＴＦＴ）は、アクティ
ブマトリックスＬＣＤのようなフラットパネルディスプ
レーおよびスタティックランダムアクセスメモリーユニ
ットにおいて大きな関心を得た。未来において、デバイ
ス特性が更に向上するとともに回路集積度が増加しつづ
け、それで全システムが単一のパネル上に形成されるよ
うになるであろうことが考えられうる。加えて、フラッ
トパネルディスプレーにおいて、ポリシリコン薄膜トラ
ンジスター技術は、列および行からなる駆動回路の集積
化および画像反転、アスペクト比制御および他との間の
レベルシフティングのような付加的機能もまた可能とす
る。ディスプレーエレメントおよび回路（アナログとデ
ジタルの両方）に加えて、メモリー、太陽電池、タッチ
センサーおよび他のセンサーのすべてがパネル上に集積
化されうる。例えば、電気的に消去およびプログラム可
能なリードオンリーメモリー（ＥＥＰＲＯＭ）はポリシ
リコンＴＦＴプロセスを用いて製造された。
製造された薄膜トランジスター（ＴＦＴ）は、アクティ
ブマトリックスＬＣＤのようなフラットパネルディスプ
レーおよびスタティックランダムアクセスメモリーユニ
ットにおいて大きな関心を得た。未来において、デバイ
ス特性が更に向上するとともに回路集積度が増加しつづ
け、それで全システムが単一のパネル上に形成されるよ
うになるであろうことが考えられうる。加えて、フラッ
トパネルディスプレーにおいて、ポリシリコン薄膜トラ
ンジスター技術は、列および行からなる駆動回路の集積
化および画像反転、アスペクト比制御および他との間の
レベルシフティングのような付加的機能もまた可能とす
る。ディスプレーエレメントおよび回路（アナログとデ
ジタルの両方）に加えて、メモリー、太陽電池、タッチ
センサーおよび他のセンサーのすべてがパネル上に集積
化されうる。例えば、電気的に消去およびプログラム可
能なリードオンリーメモリー（ＥＥＰＲＯＭ）はポリシ
リコンＴＦＴプロセスを用いて製造された。
【０００３】厚膜デバイスと比較して、薄膜で作られた
ＴＦＴデバイスは、より低いグレイン境界トラップ密
度、より高い移動性、およびより高いオン状態の電流と
いった長所を有する。オン状態において高い供給電流を
提供するために可能な限り薄い薄膜トランジスターを作
ることが望ましい。
ＴＦＴデバイスは、より低いグレイン境界トラップ密
度、より高い移動性、およびより高いオン状態の電流と
いった長所を有する。オン状態において高い供給電流を
提供するために可能な限り薄い薄膜トランジスターを作
ることが望ましい。
【０００４】しかしながら、薄膜デバイスは、特にチャ
ンネルとドレンの間の接合部で、小さくなった接合部の
深さから生じる高い横方向電界を受ける。横方向電界に
おけるこの増加は、正孔の蓄積となるチャンネル／ドレ
ン領域における衝撃イオン化の主原因となることが知ら
れている。これらの正孔は、今度はデバイスの出力特性
を低品質化するＴＦＴデバイスのＩＶ特性における顕著
な「キンク」効果の原因となることが知られており、特
に高ドレン電圧およびその増加時に出力抵抗を減少させ
るものであり、例えば、Ｍ．バルディノーチ（Ｖａｌｄ
ｉｎｏｃｉ）、Ｌ．コラロンゴ（Ｃｏｌａｌｏｎｇ
ｏ）、Ｇ．バッカラーニ（Ｂａｃｃａｒａｎｉ）、Ｇ．
フォルトゥナート（Ｆｏｒｔｕｎａｔｏ）、Ａ．ペコラ
（Ｐｅｃｏｒａ）およびＩ．ポリシッチオ（Ｐｏｌｉｃ
ｉｃｃｈｉｏ）、「ポリＴＦＴにおけるキンク効果につ
いての研究（Ｉｎｖｅｓｔｉｇａｔｉｏｎｓ ｏｎ ｔ
ｈｅＫｉｎｋ Ｅｆｆｅｃｔ ｉｎ Ｐｏｌｙ−ＴＦＴ
ｓ）」、ＥＳＳＤＥＲＣ会報（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ ＥＳＳＤＥＲＣ）、１０５５−１０５
８ページ、１９９６年およびＡ．Ｇ．ルイス（Ｌｅｗｉ
ｓ）、Ｔ．Ｙ．ファン（Ｈｕａｎｇ）、Ｒ．Ｈ．ブルー
ス（Ｂｒｕｃｅ）、Ｍ．コヤンギ（Ｋｏｙａｎｇｉ）、
Ａ．チャン（Ｃｈｉａｎｇ）およびＩ．Ｗ．ウー（Ｗ
ｕ）、「アナログ回路の応用のためのポリシリコン薄膜
トランジスター（ＰｏｌｙｓｉｌｉｃｏｎＴｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ａｎａｌｏｇ
ｕｅ Ｃｉｒｃｕｉｔ Ａｐｐｌｉｃａｔｉｏｎ
ｓ）」、ＩＥＤＭ技術ダイジェスト（Ｔｅｃｈ．Ｄｉｇ
ｅｓｔ）、２６４−２６７ページ、１９８８年を参照さ
れたい。加えて、キンク効果は、なだれ誘起ショートチ
ャンネル効果の原因にもなる。
ンネルとドレンの間の接合部で、小さくなった接合部の
深さから生じる高い横方向電界を受ける。横方向電界に
おけるこの増加は、正孔の蓄積となるチャンネル／ドレ
ン領域における衝撃イオン化の主原因となることが知ら
れている。これらの正孔は、今度はデバイスの出力特性
を低品質化するＴＦＴデバイスのＩＶ特性における顕著
な「キンク」効果の原因となることが知られており、特
に高ドレン電圧およびその増加時に出力抵抗を減少させ
るものであり、例えば、Ｍ．バルディノーチ（Ｖａｌｄ
ｉｎｏｃｉ）、Ｌ．コラロンゴ（Ｃｏｌａｌｏｎｇ
ｏ）、Ｇ．バッカラーニ（Ｂａｃｃａｒａｎｉ）、Ｇ．
フォルトゥナート（Ｆｏｒｔｕｎａｔｏ）、Ａ．ペコラ
（Ｐｅｃｏｒａ）およびＩ．ポリシッチオ（Ｐｏｌｉｃ
ｉｃｃｈｉｏ）、「ポリＴＦＴにおけるキンク効果につ
いての研究（Ｉｎｖｅｓｔｉｇａｔｉｏｎｓ ｏｎ ｔ
ｈｅＫｉｎｋ Ｅｆｆｅｃｔ ｉｎ Ｐｏｌｙ−ＴＦＴ
ｓ）」、ＥＳＳＤＥＲＣ会報（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ ｔｈｅ ＥＳＳＤＥＲＣ）、１０５５−１０５
８ページ、１９９６年およびＡ．Ｇ．ルイス（Ｌｅｗｉ
ｓ）、Ｔ．Ｙ．ファン（Ｈｕａｎｇ）、Ｒ．Ｈ．ブルー
ス（Ｂｒｕｃｅ）、Ｍ．コヤンギ（Ｋｏｙａｎｇｉ）、
Ａ．チャン（Ｃｈｉａｎｇ）およびＩ．Ｗ．ウー（Ｗ
ｕ）、「アナログ回路の応用のためのポリシリコン薄膜
トランジスター（ＰｏｌｙｓｉｌｉｃｏｎＴｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ａｎａｌｏｇ
ｕｅ Ｃｉｒｃｕｉｔ Ａｐｐｌｉｃａｔｉｏｎ
ｓ）」、ＩＥＤＭ技術ダイジェスト（Ｔｅｃｈ．Ｄｉｇ
ｅｓｔ）、２６４−２６７ページ、１９８８年を参照さ
れたい。加えて、キンク効果は、なだれ誘起ショートチ
ャンネル効果の原因にもなる。
【０００５】その上、高い横方向電界は、より低いトラ
ップされた電荷含有量が別のやり方で漏れ電流を減少さ
せる傾向を有するであろう、薄膜により提供される利点
を減殺するオフ状態における変則的な漏れ電流の原因と
なる。この変則的な漏れ電流は、ポリＳｉＴＦＴにおい
て重大な問題である。
ップされた電荷含有量が別のやり方で漏れ電流を減少さ
せる傾向を有するであろう、薄膜により提供される利点
を減殺するオフ状態における変則的な漏れ電流の原因と
なる。この変則的な漏れ電流は、ポリＳｉＴＦＴにおい
て重大な問題である。
【０００６】
【課題を解決するための手段】本発明によれば、ドープ
されたポリシリコンにより形成され、ポリシリコンチャ
ンネル領域により相互に連結されたソースおよびドレン
領域を含み、該チャンネル領域は該ドレン領域と比較し
て減少した厚さを有する薄膜トランジスターデバイスが
提供される。
されたポリシリコンにより形成され、ポリシリコンチャ
ンネル領域により相互に連結されたソースおよびドレン
領域を含み、該チャンネル領域は該ドレン領域と比較し
て減少した厚さを有する薄膜トランジスターデバイスが
提供される。
【０００７】この構成によって、薄いチャンネル領域の
長所は維持され（著しく高い駆動電流および低いトラッ
プされた電荷含有量）、一方、チャンネル領域およびド
レンの接合部での高い横方向（ｌａｔｅｒａｌ）電界の
問題は軽減される。
長所は維持され（著しく高い駆動電流および低いトラッ
プされた電荷含有量）、一方、チャンネル領域およびド
レンの接合部での高い横方向（ｌａｔｅｒａｌ）電界の
問題は軽減される。
【０００８】ソース領域もまたチャンネル領域よりも厚
いことが好ましく、デバイスを構築する特に便利な様式
はソースおよびドレン領域を同じ厚さにすることであろ
う。しかしながらことによると、いくつかの状況におい
ては、先行技術を超える長所は、ドレン領域をより薄く
して、より厚いソースおよびチャンネルを提供すること
によってもまた得られる。その様な状況は、例えば、本
発明のＥＥＰＲＯＭへの応用において生じうる。
いことが好ましく、デバイスを構築する特に便利な様式
はソースおよびドレン領域を同じ厚さにすることであろ
う。しかしながらことによると、いくつかの状況におい
ては、先行技術を超える長所は、ドレン領域をより薄く
して、より厚いソースおよびチャンネルを提供すること
によってもまた得られる。その様な状況は、例えば、本
発明のＥＥＰＲＯＭへの応用において生じうる。
【０００９】デバイスは、２重ゲートのデバイスである
ことが好ましい。特に好ましい構成において、ゲートの
１つは、ドレンまたはソース領域に比較して減少した厚
さを有する該チャンネル領域により規定されるスペース
において実質的に位置しうる。２つのゲートを互いに結
び付ける（ｔｉｅ）ことにより増加したソース−ドレン
電流が得られるであろう。
ことが好ましい。特に好ましい構成において、ゲートの
１つは、ドレンまたはソース領域に比較して減少した厚
さを有する該チャンネル領域により規定されるスペース
において実質的に位置しうる。２つのゲートを互いに結
び付ける（ｔｉｅ）ことにより増加したソース−ドレン
電流が得られるであろう。
【００１０】約８００オングストロームの厚さがより典
型的であろうけれども、チャンネル領域は、約２００オ
ングストロームほどに薄い厚さを有しうる。ドレン領域
の典型的な厚さは（およびその厚さが増加されたときは
ソース領域もまた）、約３０００オングストロームであ
る。
型的であろうけれども、チャンネル領域は、約２００オ
ングストロームほどに薄い厚さを有しうる。ドレン領域
の典型的な厚さは（およびその厚さが増加されたときは
ソース領域もまた）、約３０００オングストロームであ
る。
【００１１】本発明によれば、（ａ）所望のパターンに
おいて絶縁性基板上に第１のポリシリコン層を堆積させ
る工程と、（ｂ）前記基板および前記第１のポリシリコ
ン層上に第１の酸化物層を堆積させる工程と、（ｃ）前
記第１のポリシリコン層及び前記基板の少なくとも一部
上および前記第１のポリシリコン層の少なくとも１つの
側面にまで第２のポリシリコン層を堆積させる工程と、
（ｄ）前記第２のポリシリコン層の周りに所定の厚さの
ポリッシュ停止酸化物層を堆積させる工程と、（ｅ）前
記ポリシリコン層が前記ポリッシュ停止層の前記厚さに
等しい最大厚さを有するまで前記第２のポリシリコン層
を化学・機械的にポリッシュする工程と、（ｆ）第２の
酸化物層を堆積させる工程と、（ｇ）第３のパターン化
ポリシリコン層を堆積させる工程とを具備する、絶縁性
基板上に半導体デバイスを形成するための方法が更に提
供される。
おいて絶縁性基板上に第１のポリシリコン層を堆積させ
る工程と、（ｂ）前記基板および前記第１のポリシリコ
ン層上に第１の酸化物層を堆積させる工程と、（ｃ）前
記第１のポリシリコン層及び前記基板の少なくとも一部
上および前記第１のポリシリコン層の少なくとも１つの
側面にまで第２のポリシリコン層を堆積させる工程と、
（ｄ）前記第２のポリシリコン層の周りに所定の厚さの
ポリッシュ停止酸化物層を堆積させる工程と、（ｅ）前
記ポリシリコン層が前記ポリッシュ停止層の前記厚さに
等しい最大厚さを有するまで前記第２のポリシリコン層
を化学・機械的にポリッシュする工程と、（ｆ）第２の
酸化物層を堆積させる工程と、（ｇ）第３のパターン化
ポリシリコン層を堆積させる工程とを具備する、絶縁性
基板上に半導体デバイスを形成するための方法が更に提
供される。
【００１２】この構成によって、上記のような薄膜トラ
ンジスターが製造されうるのみでなく、中間層が層の異
なる部分において異なる厚さを有する３つのポリシリコ
ン層のサンドウィッチを含み、特に中間ポリシリコン層
は第１の層の上に直接横たわる薄膜の形態において存在
し、かつ第１の層の一方または両方の側面に伸びる厚膜
である、大容量キャパシター、メモリーユニットおよび
高電圧ドライバーを含む他の新規な半導体デバイスも製
造されうる。絶縁性基板は、例えば、シリコンウエーハ
ー上の二酸化ケイ素またはガラスでありうる。
ンジスターが製造されうるのみでなく、中間層が層の異
なる部分において異なる厚さを有する３つのポリシリコ
ン層のサンドウィッチを含み、特に中間ポリシリコン層
は第１の層の上に直接横たわる薄膜の形態において存在
し、かつ第１の層の一方または両方の側面に伸びる厚膜
である、大容量キャパシター、メモリーユニットおよび
高電圧ドライバーを含む他の新規な半導体デバイスも製
造されうる。絶縁性基板は、例えば、シリコンウエーハ
ー上の二酸化ケイ素またはガラスでありうる。
【００１３】したがって本発明の更なる側面によれば、
ボトムゲートとして絶縁性基板上に堆積された第１のポ
リシリコン層、前記基板及び前記ボトムゲートにわたっ
て堆積された第１の酸化物層、前記ボトムゲート及び前
記基板にわたり、少なくとも前記ボトムゲートの１つの
側面にまで堆積された第２のポリシリコン層、前記第２
のポリシリコン層にわたって堆積された第２の酸化物
層、およびトップゲートとして前記第２の酸化物層上に
堆積された第３のゲートを含み、前記トップおよびボト
ムゲートは電気的に接続されている、絶縁性基板上に形
成された半導体キャパシターが提供される。
ボトムゲートとして絶縁性基板上に堆積された第１のポ
リシリコン層、前記基板及び前記ボトムゲートにわたっ
て堆積された第１の酸化物層、前記ボトムゲート及び前
記基板にわたり、少なくとも前記ボトムゲートの１つの
側面にまで堆積された第２のポリシリコン層、前記第２
のポリシリコン層にわたって堆積された第２の酸化物
層、およびトップゲートとして前記第２の酸化物層上に
堆積された第３のゲートを含み、前記トップおよびボト
ムゲートは電気的に接続されている、絶縁性基板上に形
成された半導体キャパシターが提供される。
【００１４】本発明のもう１つの側面によれば、前記基
板上に形成され、バックプレートを含む第１のパターン
化ポリシリコン層、前記第１のポリシリコン層及び前記
基板上の第１の酸化物層、前記バックプレートにわたる
薄いドレン領域及び前記バックプレートの一方の側に対
して相対的に厚いソースおよびチャンネル領域を含む第
２のポリシリコン層、前記第２のポリシリコン層および
前記第１の酸化物層上の第２の酸化物層、前記第２の酸
化物層上の、一般的に前記チャンネル領域の上に位置し
フローティングゲートとして働く第３のポリシリコン
層、前記フローティングゲートおよび前記第２の酸化物
層上に形成された第３の酸化物層、およびコントロール
ゲートを含み、該フローティングゲートにわたって前記
第３の酸化物層上に堆積された第４のポリシリコン層を
含む、絶縁性基板上に形成された半導体メモリーユニッ
トが提供される。
板上に形成され、バックプレートを含む第１のパターン
化ポリシリコン層、前記第１のポリシリコン層及び前記
基板上の第１の酸化物層、前記バックプレートにわたる
薄いドレン領域及び前記バックプレートの一方の側に対
して相対的に厚いソースおよびチャンネル領域を含む第
２のポリシリコン層、前記第２のポリシリコン層および
前記第１の酸化物層上の第２の酸化物層、前記第２の酸
化物層上の、一般的に前記チャンネル領域の上に位置し
フローティングゲートとして働く第３のポリシリコン
層、前記フローティングゲートおよび前記第２の酸化物
層上に形成された第３の酸化物層、およびコントロール
ゲートを含み、該フローティングゲートにわたって前記
第３の酸化物層上に堆積された第４のポリシリコン層を
含む、絶縁性基板上に形成された半導体メモリーユニッ
トが提供される。
【００１５】本発明のさらにもう１つの側面によれば、
それぞれ絶縁性基板上に形成されたドープされたポリシ
リコン材料で形成されたソースおよびドレンを含み、前
記ソース及び前記ドレンはチャンネル領域を形成するド
ープされていないポリシリコン材料およびオフセット領
域により離間され、前記ソースは主として１導電型の材
料を含み、前記ドレンは反対導電型の材料を含み、それ
により、前記オフセット領域において伝導は電子および
正孔キャリヤーの両方によりなされ、前記チャンネル領
域はフロントおよびバックゲートの間にサンドウィッチ
状に挟まれたポリシリコン層を含み、前記チャンネル領
域は前記オフセット領域及び前記ソースおよび前記ドレ
ンに比較して薄い薄膜トランジスターが提供される。
それぞれ絶縁性基板上に形成されたドープされたポリシ
リコン材料で形成されたソースおよびドレンを含み、前
記ソース及び前記ドレンはチャンネル領域を形成するド
ープされていないポリシリコン材料およびオフセット領
域により離間され、前記ソースは主として１導電型の材
料を含み、前記ドレンは反対導電型の材料を含み、それ
により、前記オフセット領域において伝導は電子および
正孔キャリヤーの両方によりなされ、前記チャンネル領
域はフロントおよびバックゲートの間にサンドウィッチ
状に挟まれたポリシリコン層を含み、前記チャンネル領
域は前記オフセット領域及び前記ソースおよび前記ドレ
ンに比較して薄い薄膜トランジスターが提供される。
【００１６】本発明の幾つかの態様は、例により、およ
び添付する図面を参照して記述されるであろう。
び添付する図面を参照して記述されるであろう。
【００１７】
【発明の実施の形態】図１は、本発明の第１の態様によ
るチャンネルの高くされた薄膜トランジスター（ＥＣＴ
ＦＴ）を断面図において示す。ＥＣＴＦＴは、ほぼ８０
０オングストロームのチャンネル領域厚さおよびほぼ３
０００オングストロームの厚さのソースおよびドレン領
域を有する自己整合された構造である。図１のＥＣＴＦ
Ｔは、単純な低温（６００℃を下回る）プロセスを用い
てポリシリコン上に製造された２重ゲート構造である。
るチャンネルの高くされた薄膜トランジスター（ＥＣＴ
ＦＴ）を断面図において示す。ＥＣＴＦＴは、ほぼ８０
０オングストロームのチャンネル領域厚さおよびほぼ３
０００オングストロームの厚さのソースおよびドレン領
域を有する自己整合された構造である。図１のＥＣＴＦ
Ｔは、単純な低温（６００℃を下回る）プロセスを用い
てポリシリコン上に製造された２重ゲート構造である。
【００１８】図３は、図１のＥＣＴＦＴについての製造
方法を例示する。５０００オングストロームの厚さの熱
的に成長された酸化物層を有するシリコンウエーハーが
出発基板として用いられた。この基板上にポリシリコン
の２０００オングストロームの層が堆積され、ついでＮ
+ にドープされ、バックゲートとしてパターン形成され
た。１０００オングストロームのＬＰＣＶＤ（低圧化学
的気相堆積）酸化物の層がバックゲート酸化物として堆
積され、６００℃でアニールされた。次いで、５０００
オングストロームシリコン層がＬＰＣＶＤによりアモル
ファス形態で５５０℃で堆積され、続いて標準的な固相
再結晶法（６００℃で窒素雰囲気において２０時間）を
もちいて結晶化された。このようにポリシリコンアイラ
ンドを形成した後（図３（ａ）参照）、３０００オング
ストロームのＬＴＯ（低温酸化物）が堆積され、ネガの
アイランドマスクを用いて（図３（ｂ）参照）パターン
形成された。この酸化物はポリッシュ停止酸化物として
用いられる。ついでウエーハーはストラスボー（Ｓｔｒ
ａｓｂａｕｇｈ）６−ＤＴシングルウエーハーポリッシ
ャーをもちいてポリッシュ停止部位まで化学的かつ機械
的にポリッシュされた（図３（ｃ）参照）。ポリッシュ
の間のポリシリコンとＬＴＯとの間の優れた選択性によ
り、ポリシリコン膜厚のきわめて良好な制御が達成され
うる。ポリッシュの後に、その表面トポロジーは、ウエ
ーハー全体にわたってフラットとなる。次いで、１００
０オングストロームのＡＰＣＶＤ（大気圧化学的気相堆
積）酸化物はフロントゲート酸化物として堆積され、次
いで、ゲートポリシリコンがパターン形成され、そして
自己整合されたＮ+ 注入が実施された（図３（ｄ）参
照）。３０００オングストロームＬＴＯは、レベル間誘
電体として用いられた。ＶＩＡ正孔を用いて、フロント
およびバックゲートを接触させた。バックゲートは、パ
ターン形成された透明ＩＴＯ（インジウム錫酸化物）で
あってもよい。金属化およびパターン形成の後に、デバ
イスは、ｒ．ｆ．Ｈ2 プラズマを用いて２時間水素化さ
れた。
方法を例示する。５０００オングストロームの厚さの熱
的に成長された酸化物層を有するシリコンウエーハーが
出発基板として用いられた。この基板上にポリシリコン
の２０００オングストロームの層が堆積され、ついでＮ
+ にドープされ、バックゲートとしてパターン形成され
た。１０００オングストロームのＬＰＣＶＤ（低圧化学
的気相堆積）酸化物の層がバックゲート酸化物として堆
積され、６００℃でアニールされた。次いで、５０００
オングストロームシリコン層がＬＰＣＶＤによりアモル
ファス形態で５５０℃で堆積され、続いて標準的な固相
再結晶法（６００℃で窒素雰囲気において２０時間）を
もちいて結晶化された。このようにポリシリコンアイラ
ンドを形成した後（図３（ａ）参照）、３０００オング
ストロームのＬＴＯ（低温酸化物）が堆積され、ネガの
アイランドマスクを用いて（図３（ｂ）参照）パターン
形成された。この酸化物はポリッシュ停止酸化物として
用いられる。ついでウエーハーはストラスボー（Ｓｔｒ
ａｓｂａｕｇｈ）６−ＤＴシングルウエーハーポリッシ
ャーをもちいてポリッシュ停止部位まで化学的かつ機械
的にポリッシュされた（図３（ｃ）参照）。ポリッシュ
の間のポリシリコンとＬＴＯとの間の優れた選択性によ
り、ポリシリコン膜厚のきわめて良好な制御が達成され
うる。ポリッシュの後に、その表面トポロジーは、ウエ
ーハー全体にわたってフラットとなる。次いで、１００
０オングストロームのＡＰＣＶＤ（大気圧化学的気相堆
積）酸化物はフロントゲート酸化物として堆積され、次
いで、ゲートポリシリコンがパターン形成され、そして
自己整合されたＮ+ 注入が実施された（図３（ｄ）参
照）。３０００オングストロームＬＴＯは、レベル間誘
電体として用いられた。ＶＩＡ正孔を用いて、フロント
およびバックゲートを接触させた。バックゲートは、パ
ターン形成された透明ＩＴＯ（インジウム錫酸化物）で
あってもよい。金属化およびパターン形成の後に、デバ
イスは、ｒ．ｆ．Ｈ2 プラズマを用いて２時間水素化さ
れた。
【００１９】得られたＥＣＴＦＴは図１において示され
る。デバイスは薄いチャンネル領域１およびより厚いド
レン２およびソース３領域を具備することが見られる。
この態様において、チャンネル領域の厚さは約８００オ
ングストロームで、ドレンおよびソース領域の厚さは約
３０００オングストロームである。このように、チャン
ネル領域は、ソースおよびドレン領域に対して相対的に
物理的に「高くされ」ている。この構造の１つの直接の
利点は、それがチャンネル領域の下にバックゲート４の
用意のための便利なスペースを提供することである。２
重ゲート構造の使用は特に有利である。というのは、そ
れは１重ゲート構造より高い駆動電流を与えるからであ
る。なぜなら、バックゲート４およびフロントゲート５
の両方に隣接するチャンネル領域において電流が流れる
ように、バックゲートは、フロントゲートに結び付けら
れうるからである。
る。デバイスは薄いチャンネル領域１およびより厚いド
レン２およびソース３領域を具備することが見られる。
この態様において、チャンネル領域の厚さは約８００オ
ングストロームで、ドレンおよびソース領域の厚さは約
３０００オングストロームである。このように、チャン
ネル領域は、ソースおよびドレン領域に対して相対的に
物理的に「高くされ」ている。この構造の１つの直接の
利点は、それがチャンネル領域の下にバックゲート４の
用意のための便利なスペースを提供することである。２
重ゲート構造の使用は特に有利である。というのは、そ
れは１重ゲート構造より高い駆動電流を与えるからであ
る。なぜなら、バックゲート４およびフロントゲート５
の両方に隣接するチャンネル領域において電流が流れる
ように、バックゲートは、フロントゲートに結び付けら
れうるからである。
【００２０】チャンネル領域が薄いという事実は、通常
のＴＦＴデバイスにおけるように高い駆動電流および低
いトラップされた電荷密度について可能とするがしか
し、相当に厚いドレン領域を有するＥＣＴＦＴを形成す
ることにより、衝撃イオン化を引き起こす特にチャンネ
ル／ドレン接合部での高い横方向電界に関して上記考察
された問題は緩和される。以下で見られるであろう様
に、本発明のＥＣＴＦＴは、通常のＴＦＴと比較して、
オフ状態における低い漏れ電流およびオン状態における
向上したＩＶ特性を有する。
のＴＦＴデバイスにおけるように高い駆動電流および低
いトラップされた電荷密度について可能とするがしか
し、相当に厚いドレン領域を有するＥＣＴＦＴを形成す
ることにより、衝撃イオン化を引き起こす特にチャンネ
ル／ドレン接合部での高い横方向電界に関して上記考察
された問題は緩和される。以下で見られるであろう様
に、本発明のＥＣＴＦＴは、通常のＴＦＴと比較して、
オフ状態における低い漏れ電流およびオン状態における
向上したＩＶ特性を有する。
【００２１】図１のＥＣＴＦＴとの比較のために、８０
０オングストロームの均一なソース／チャンネル／ドレ
ン厚さを有する通常のＴＦＴデバイスおよび３０００オ
ングストロームの均一厚さを有する厚膜デバイスもまた
同じ操作において製造された。本発明のＥＣＴＦＴと通
常の薄膜および厚膜デバイスのＩＶ特性の比較は図２に
おいて示される。
０オングストロームの均一なソース／チャンネル／ドレ
ン厚さを有する通常のＴＦＴデバイスおよび３０００オ
ングストロームの均一厚さを有する厚膜デバイスもまた
同じ操作において製造された。本発明のＥＣＴＦＴと通
常の薄膜および厚膜デバイスのＩＶ特性の比較は図２に
おいて示される。
【００２２】図２（ａ）は、チャンネルおよびソース／
ドレン領域における８００オングストロームの均一な厚
さを有する薄膜デバイスのＩＶ特性を示す。ＩＶ曲線上
の大きなキンクが観察され、電流がドレン電圧の上昇と
ともに急速に上昇し、このことは、ゲート電圧が大きな
値のときに特にその様である。このことは、チャンネル
／ドレン領域での高い電界により誘起されたより高いド
レン電圧でのデバイス内での衝撃イオン化による。ポリ
シリコン薄膜における電界におけるこの増加は、ドレン
接合深さにおける減少により引き起こされる２次元効果
による。
ドレン領域における８００オングストロームの均一な厚
さを有する薄膜デバイスのＩＶ特性を示す。ＩＶ曲線上
の大きなキンクが観察され、電流がドレン電圧の上昇と
ともに急速に上昇し、このことは、ゲート電圧が大きな
値のときに特にその様である。このことは、チャンネル
／ドレン領域での高い電界により誘起されたより高いド
レン電圧でのデバイス内での衝撃イオン化による。ポリ
シリコン薄膜における電界におけるこの増加は、ドレン
接合深さにおける減少により引き起こされる２次元効果
による。
【００２３】その結果、「キンク」はより厚いソース／
チャンネル／ドレン構造についてより顕著でなくなり、
このことは、３０００オングストローム厚膜デバイスの
ＩＶ特性を示す図２（ｂ）により確かめられる。デバイ
スの厚さが増加すると、キンク効果は横方向電界のリダ
クションにより減少することが見られうる。しかしなが
ら、キンクは完全に消去されることからは程遠く、この
ことは、減少した電界でさえいまだ衝撃イオン化の原因
となりうるチャンネル／ドレン接合領域でのポリシリコ
ン厚膜において存在する高度の粒界にトラップされた電
荷による。
チャンネル／ドレン構造についてより顕著でなくなり、
このことは、３０００オングストローム厚膜デバイスの
ＩＶ特性を示す図２（ｂ）により確かめられる。デバイ
スの厚さが増加すると、キンク効果は横方向電界のリダ
クションにより減少することが見られうる。しかしなが
ら、キンクは完全に消去されることからは程遠く、この
ことは、減少した電界でさえいまだ衝撃イオン化の原因
となりうるチャンネル／ドレン接合領域でのポリシリコ
ン厚膜において存在する高度の粒界にトラップされた電
荷による。
【００２４】図２（ｃ）は、本発明の１態様によるＥＣ
ＴＦＴのＩＶ特性を示す。図２（ｃ）から、本発明にお
いてキンク効果はほとんど完全に除去され、約１０Ｖの
ドレン電圧を超えて、あるゲート電圧についてソース−
ドレン電流は一定であることが明らかである。このこと
は、ドレン／チャンネル接合部での緩和された横方向電
界および薄いチャンネル領域におけるトラップされた電
荷におけるリダクションにもまたよるものである。
ＴＦＴのＩＶ特性を示す。図２（ｃ）から、本発明にお
いてキンク効果はほとんど完全に除去され、約１０Ｖの
ドレン電圧を超えて、あるゲート電圧についてソース−
ドレン電流は一定であることが明らかである。このこと
は、ドレン／チャンネル接合部での緩和された横方向電
界および薄いチャンネル領域におけるトラップされた電
荷におけるリダクションにもまたよるものである。
【００２５】本発明の構造において、出力抵抗は実質的
に改善される。５Ｖのドレン電圧および２０Ｖのゲート
電圧で、図２（ａ）のより薄いデバイスに比較して図２
（ｂ）の厚膜デバイスについてオン状態電流において４
０％のリダクションが観察され、一方、薄膜デバイスに
比較して、バックゲートバイアスなしでのＥＣＴＦＴに
ついては、オン状態電流における２０％のリダクション
しか観察されない。従って、厚膜デバイスに比較してＥ
ＣＴＦＴについてはほぼ３０％の改善が観察される。こ
の３０％の改善は、より薄いチャンネル領域および化学
機械的ポリッシュ後のＥＣＴＦＴのチャンネル表面での
電子移動性の昂進による。薄膜デバイスに比較して厚膜
デバイスにおけるドレン電流におけるリダクションにお
ける主要因は、厚いチャンネル領域におけるより大量の
粒界のトラップされた電荷および横方向電界におけるリ
ダクションである。薄膜デバイス（図２（ａ）における
ように）の場合において、横方向電界は大変高いので、
衝撃イオン化は、横方向電界における増加により増加す
る。これが、薄膜デバイスと比較してのＥＣＴＦＴにお
けるオン状態の電流における２０％リダクションについ
ての理由である。
に改善される。５Ｖのドレン電圧および２０Ｖのゲート
電圧で、図２（ａ）のより薄いデバイスに比較して図２
（ｂ）の厚膜デバイスについてオン状態電流において４
０％のリダクションが観察され、一方、薄膜デバイスに
比較して、バックゲートバイアスなしでのＥＣＴＦＴに
ついては、オン状態電流における２０％のリダクション
しか観察されない。従って、厚膜デバイスに比較してＥ
ＣＴＦＴについてはほぼ３０％の改善が観察される。こ
の３０％の改善は、より薄いチャンネル領域および化学
機械的ポリッシュ後のＥＣＴＦＴのチャンネル表面での
電子移動性の昂進による。薄膜デバイスに比較して厚膜
デバイスにおけるドレン電流におけるリダクションにお
ける主要因は、厚いチャンネル領域におけるより大量の
粒界のトラップされた電荷および横方向電界におけるリ
ダクションである。薄膜デバイス（図２（ａ）における
ように）の場合において、横方向電界は大変高いので、
衝撃イオン化は、横方向電界における増加により増加す
る。これが、薄膜デバイスと比較してのＥＣＴＦＴにお
けるオン状態の電流における２０％リダクションについ
ての理由である。
【００２６】フロントゲートに結び付けられたバックゲ
ートを用いることにより、より高い出力電流を達成しう
る。フロントゲートおよびバックゲートの両方を用いる
と、ドレン電流が飽和領域において５０％を超えて増加
することが実験的に観察される。理論においては、もし
フロントゲート酸化物およびバックゲート酸化物の両方
がＡＰＣＶＤにより堆積されるならば、ドレン電流は約
１００％まで増加すべきである。しかしながら、上記態
様において、バックゲートについて堆積されたＬＴＯ
は、フロントゲートについて堆積されたＡＰＣＶＤ酸化
物と比較してより高い固定された電荷を有する。従っ
て、飽和電流における単に５０％の増加が得られる。
ートを用いることにより、より高い出力電流を達成しう
る。フロントゲートおよびバックゲートの両方を用いる
と、ドレン電流が飽和領域において５０％を超えて増加
することが実験的に観察される。理論においては、もし
フロントゲート酸化物およびバックゲート酸化物の両方
がＡＰＣＶＤにより堆積されるならば、ドレン電流は約
１００％まで増加すべきである。しかしながら、上記態
様において、バックゲートについて堆積されたＬＴＯ
は、フロントゲートについて堆積されたＡＰＣＶＤ酸化
物と比較してより高い固定された電荷を有する。従っ
て、飽和電流における単に５０％の増加が得られる。
【００２７】通常の厚膜および薄膜トランジスターと比
較しての本発明によるＥＣＴＦＴの改善されたＩＶ特性
に加えて、本発明のＥＣＴＦＴは、オフ状態における漏
れ電流の点における顕著に改善された性能もまた提供す
る。
較しての本発明によるＥＣＴＦＴの改善されたＩＶ特性
に加えて、本発明のＥＣＴＦＴは、オフ状態における漏
れ電流の点における顕著に改善された性能もまた提供す
る。
【００２８】本発明によって、いかなるわずかにドープ
されたトランジション（遷移）領域も存在しないで、相
対的に薄いチャンネル領域と相対的に厚い均一にドープ
されたドレンおよび／またはソース領域の間の直接の接
続が提供されることに注意することが重要である。
されたトランジション（遷移）領域も存在しないで、相
対的に薄いチャンネル領域と相対的に厚い均一にドープ
されたドレンおよび／またはソース領域の間の直接の接
続が提供されることに注意することが重要である。
【００２９】図４は、通常の厚膜（３０００オングスト
ローム）および薄膜（８００オングストローム）デバイ
スと比較された図１のＥＣＴＦＴの測定されたゲート輸
送（ｔｒａｎｓｆｅｒ）特性を示す。０Ｖゲート電圧で
のソース−ドレン電流、すなわちオフ状態での漏れ電流
の考察から、本発明のＥＣＴＦＴは通常の厚膜デバイス
のそれと同等の漏れ電流を有し、ゼロゲートバイアスで
の薄膜デバイスのそれより１５倍を超えて小さい漏れ電
流を有することが見られうる。
ローム）および薄膜（８００オングストローム）デバイ
スと比較された図１のＥＣＴＦＴの測定されたゲート輸
送（ｔｒａｎｓｆｅｒ）特性を示す。０Ｖゲート電圧で
のソース−ドレン電流、すなわちオフ状態での漏れ電流
の考察から、本発明のＥＣＴＦＴは通常の厚膜デバイス
のそれと同等の漏れ電流を有し、ゼロゲートバイアスで
の薄膜デバイスのそれより１５倍を超えて小さい漏れ電
流を有することが見られうる。
【００３０】従って、厚膜および薄膜デバイスの両方の
最良の特徴の幾つかを効果的に組み合わせた新規のチャ
ンネルの高くされた薄膜トランジスターが記述されるこ
とが見られるであろう。そのトランジスターは、キンク
効果のないＩＶ特性、厚膜デバイスに少なくとも等しい
低い漏れ電流、および通常のＴＦＴデバイスに少なくと
も匹敵する高いオン状態の電流を示す。その上、ソース
／ドレン直列抵抗がチャンネル抵抗よりはるかに高いシ
ョートチャンネルＶＬＳＩデバイスにおいて、そのＥＣ
ＴＦＴ構造は、厚いソースおよびドレン領域の使用によ
る減少されたソース／ドレン直列抵抗の付加的な利点を
有するであろう。これらの特徴は、本発明をピクセル、
駆動回路および他の周辺アナログ回路ビルディングブロ
ックならびにメモリーデバイスがすべて同一のガラス基
板上に製造されるハイディフィニションアクティブマト
リックスＬＣＤアプリケーションにおける使用にとって
極めて適切にする。本発明により作られたＥＣＴＦＴデ
バイスは、スタティックＲＡＭアプリケーションについ
てのスタックト３ＤＣＭＯＳプロセスにおける製造にと
って極めて有用でもあろう。
最良の特徴の幾つかを効果的に組み合わせた新規のチャ
ンネルの高くされた薄膜トランジスターが記述されるこ
とが見られるであろう。そのトランジスターは、キンク
効果のないＩＶ特性、厚膜デバイスに少なくとも等しい
低い漏れ電流、および通常のＴＦＴデバイスに少なくと
も匹敵する高いオン状態の電流を示す。その上、ソース
／ドレン直列抵抗がチャンネル抵抗よりはるかに高いシ
ョートチャンネルＶＬＳＩデバイスにおいて、そのＥＣ
ＴＦＴ構造は、厚いソースおよびドレン領域の使用によ
る減少されたソース／ドレン直列抵抗の付加的な利点を
有するであろう。これらの特徴は、本発明をピクセル、
駆動回路および他の周辺アナログ回路ビルディングブロ
ックならびにメモリーデバイスがすべて同一のガラス基
板上に製造されるハイディフィニションアクティブマト
リックスＬＣＤアプリケーションにおける使用にとって
極めて適切にする。本発明により作られたＥＣＴＦＴデ
バイスは、スタティックＲＡＭアプリケーションについ
てのスタックト３ＤＣＭＯＳプロセスにおける製造にと
って極めて有用でもあろう。
【００３１】本発明によるＥＣＴＦＴデバイスは、多数
の可能な応用を有する。特に、それは、例えばピクセル
トランジスター、デジタルおよびアナログ回路エレメン
ト、大容量キャパシター、およびメモリーユニットのよ
うなパネル内に形成されるシステムにおいて用いられう
る。上記のようなＥＣＴＦＴは、アナログおよびデジタ
ル回路の応用の両方について用いられうる。そのデバイ
スはキンクのないＩＶ特性を示すので、デバイスの出力
抵抗は改善され、それによりゲインは増加する。デジタ
ルおよびピクセルアプリケーションのために、デバイス
は小さなオン抵抗でスイッチされ得、従ってＥＣＴＦＴ
は、ピクセルトランジスター、デジタルおよびアナログ
回路エレメントとして用いられうる。
の可能な応用を有する。特に、それは、例えばピクセル
トランジスター、デジタルおよびアナログ回路エレメン
ト、大容量キャパシター、およびメモリーユニットのよ
うなパネル内に形成されるシステムにおいて用いられう
る。上記のようなＥＣＴＦＴは、アナログおよびデジタ
ル回路の応用の両方について用いられうる。そのデバイ
スはキンクのないＩＶ特性を示すので、デバイスの出力
抵抗は改善され、それによりゲインは増加する。デジタ
ルおよびピクセルアプリケーションのために、デバイス
は小さなオン抵抗でスイッチされ得、従ってＥＣＴＦＴ
は、ピクセルトランジスター、デジタルおよびアナログ
回路エレメントとして用いられうる。
【００３２】アクティブマトリックス液晶ディスプレー
（ＡＭＬＣＤ）においては、イメージフリッカリングお
よびクロストークを鎮めるために大容量キャパシタンス
が用いられる。しかしながら、大面積容量キャパシター
は、口径比および画像輝度を減少させるであろう。本発
明を用いると、キャパシタンスプレートとして働く共通
ノードによりリンクされたフロントおよびバックゲート
を用いて、きわめて面積の減少した２重層大容量キャパ
シターが製造されうる。図５はその様な構成を例示す
る。
（ＡＭＬＣＤ）においては、イメージフリッカリングお
よびクロストークを鎮めるために大容量キャパシタンス
が用いられる。しかしながら、大面積容量キャパシター
は、口径比および画像輝度を減少させるであろう。本発
明を用いると、キャパシタンスプレートとして働く共通
ノードによりリンクされたフロントおよびバックゲート
を用いて、きわめて面積の減少した２重層大容量キャパ
シターが製造されうる。図５はその様な構成を例示す
る。
【００３３】図６は、例えばＥＥＰＲＯＭセルとしての
メモリーユニットの製造における本発明の用途を例示す
る。ＥＣＴＦＴプロセスを用いると、活性ポリシリコン
のさまざまな位置が高くなりうるようにパターン形成さ
れたバックポリシリコン層が選択的に配置されうる。ド
レン領域が適切に高くされた状態で、デバイスが強い反
転レジームで働くとき、なだれ誘起電流は高められう
る。このアプローチは、図６において示されるような不
均一フィルム上に製造されるＥＥＰＲＯＭセルをプログ
ラム／消去するために利用されうる。このメモリーセル
は、ドレンの高められたＥＥＰＲＯＭ（ＥＤ−ＥＥＰＲ
ＯＭ）として記載されうる。
メモリーユニットの製造における本発明の用途を例示す
る。ＥＣＴＦＴプロセスを用いると、活性ポリシリコン
のさまざまな位置が高くなりうるようにパターン形成さ
れたバックポリシリコン層が選択的に配置されうる。ド
レン領域が適切に高くされた状態で、デバイスが強い反
転レジームで働くとき、なだれ誘起電流は高められう
る。このアプローチは、図６において示されるような不
均一フィルム上に製造されるＥＥＰＲＯＭセルをプログ
ラム／消去するために利用されうる。このメモリーセル
は、ドレンの高められたＥＥＰＲＯＭ（ＥＤ−ＥＥＰＲ
ＯＭ）として記載されうる。
【００３４】ＥＤ−ＥＥＰＲＯＭおよびバックプレート
のないＥＥＰＲＯＭが、比較のためにシミュレートされ
る。単一結晶シリコンモデルが用いられる。単一結晶シ
リコンモデルを用いてのＥＤ−ＥＥＰＲＯＭ構造におけ
る高められたなだれ誘起電流の効果を評価するために、
デバイスについて用いられるチャンネル長は短くされる
べきである。というのは、なだれ効果はＳｉデバイスに
ついて短いチャンネル長でのみ発生するからである。シ
ミュレートされたＥＤ−ＥＥＰＲＯＭは、ドレン近くの
ゲート端からチャンネル領域に０．５μのバックプレー
ト伸長を有する。すべてのデバイスについて、有効チャ
ンネル長は１．５μ、チャンネルドーピングは１×１０
17ｃｍ-3、ポリ酸化物間厚さは４００オングストロー
ム、フローティングゲート酸化物厚さは２５０オングス
トローム、ソース接合深さは０．３μおよびドレン接合
深さは０．０５μである。基板は、バックプレートのな
いＥＥＰＲＯＭについて接地される。
のないＥＥＰＲＯＭが、比較のためにシミュレートされ
る。単一結晶シリコンモデルが用いられる。単一結晶シ
リコンモデルを用いてのＥＤ−ＥＥＰＲＯＭ構造におけ
る高められたなだれ誘起電流の効果を評価するために、
デバイスについて用いられるチャンネル長は短くされる
べきである。というのは、なだれ効果はＳｉデバイスに
ついて短いチャンネル長でのみ発生するからである。シ
ミュレートされたＥＤ−ＥＥＰＲＯＭは、ドレン近くの
ゲート端からチャンネル領域に０．５μのバックプレー
ト伸長を有する。すべてのデバイスについて、有効チャ
ンネル長は１．５μ、チャンネルドーピングは１×１０
17ｃｍ-3、ポリ酸化物間厚さは４００オングストロー
ム、フローティングゲート酸化物厚さは２５０オングス
トローム、ソース接合深さは０．３μおよびドレン接合
深さは０．０５μである。基板は、バックプレートのな
いＥＥＰＲＯＭについて接地される。
【００３５】セルは、ドレンピンチオフ領域からなだれ
チャンネルホットエレクトロン注入を介してプログラム
されうる。セルに書き込みそして消去するためのシミュ
レートされたバイアス電圧は、表１において表される。
チャンネルホットエレクトロン注入を介してプログラム
されうる。セルに書き込みそして消去するためのシミュ
レートされたバイアス電圧は、表１において表される。
【００３６】
【表１】
【００３７】ＥＤ−ＥＥＰＲＯＭのバックプレートは、
ドレン近くのバックインターフェースがアキュミュレー
ション状態となるように、−４Ｖでバイアスが掛けられ
る。従って、それがジーナーダイオードのように働くよ
うに、ドレン近くの正孔濃度は増大する。プログラミン
グの間のドレン領域近くのキャリヤ濃度が図７において
プロットされる。このジーナー作用は、ドレン領域での
ホットキャリヤー発生を増加させることを促進し、ホッ
トな電子は、コントロールゲートおよびドレンを横断す
る高い電界によりフローティングゲート酸化物に注入さ
れる。もしトランジスターのボディがボディコンタクト
を介してソースに接続されれば、ジーナー作用は更に高
められうる。
ドレン近くのバックインターフェースがアキュミュレー
ション状態となるように、−４Ｖでバイアスが掛けられ
る。従って、それがジーナーダイオードのように働くよ
うに、ドレン近くの正孔濃度は増大する。プログラミン
グの間のドレン領域近くのキャリヤ濃度が図７において
プロットされる。このジーナー作用は、ドレン領域での
ホットキャリヤー発生を増加させることを促進し、ホッ
トな電子は、コントロールゲートおよびドレンを横断す
る高い電界によりフローティングゲート酸化物に注入さ
れる。もしトランジスターのボディがボディコンタクト
を介してソースに接続されれば、ジーナー作用は更に高
められうる。
【００３８】セルを消去するために、ゲート酸化物を通
って流れるフォウラー−ノードハイム（ＦＮ）電流が用
いられる。正のバイアスがソースに掛けられ、十分に高
い負のバイアスがコントロールゲートに掛けられ、それ
により電子をフローティングゲートからアクティブポリ
シリコン膜にプッシュする。バックプレートはアキュミ
ュレーション状態で接地またはバイアスされうる。
って流れるフォウラー−ノードハイム（ＦＮ）電流が用
いられる。正のバイアスがソースに掛けられ、十分に高
い負のバイアスがコントロールゲートに掛けられ、それ
により電子をフローティングゲートからアクティブポリ
シリコン膜にプッシュする。バックプレートはアキュミ
ュレーション状態で接地またはバイアスされうる。
【００３９】図８はプログラミングおよび消去後のドレ
ン電流対コントロールゲート電圧を示す。ＥＤ−ＥＥＰ
ＲＯＭは５Ｖのウインドウでのより大きなしきい電圧変
化を示し、一方、バックプレートのないＥＥＰＲＯＭは
２Ｖのしきい電圧ウインドウを示す。セルの書き込み／
消去時間は表２において表される。
ン電流対コントロールゲート電圧を示す。ＥＤ−ＥＥＰ
ＲＯＭは５Ｖのウインドウでのより大きなしきい電圧変
化を示し、一方、バックプレートのないＥＥＰＲＯＭは
２Ｖのしきい電圧ウインドウを示す。セルの書き込み／
消去時間は表２において表される。
【００４０】
【表２】
【００４１】ＥＤ−ＥＥＰＲＯＭは、薄いドレンの高め
られた衝撃イオン化およびドレン領域近くのバックイン
ターフェースのアキュミュレーションにより書き込みに
おいてより速い。ＥＤ−ＥＥＰＲＯＭのプログラミング
時間は２μｓである。一方、バックプレートのないＥＥ
ＰＲＯＭは５０μｓのプログラミング時間を示す。それ
らの両方は０．１μｓの消去時間を示す。
られた衝撃イオン化およびドレン領域近くのバックイン
ターフェースのアキュミュレーションにより書き込みに
おいてより速い。ＥＤ−ＥＥＰＲＯＭのプログラミング
時間は２μｓである。一方、バックプレートのないＥＥ
ＰＲＯＭは５０μｓのプログラミング時間を示す。それ
らの両方は０．１μｓの消去時間を示す。
【００４２】本出願の譲受人に譲渡された、ともに係属
する出願０８／５０４，３３７において、通常のＴＦＴ
デバイスにおけるある種の電流衰弱問題を解決する伝導
度の調節されたＴＦＴ（ＣＭＴＦＴ）が開示される。Ｃ
ＭＴＦＴは、電流伝導を高めるためにｐ+ ドレンから注
入される少数キャリヤー（正孔）を用いる混成キャリヤ
ーデバイスである。オン状態において、注入された正孔
の伝導度は高い抵抗率のオフセット領域を調節し、それ
によりそのオフセット抵抗は減少する。より高い電流駆
動を得るために、アノードでの正孔の注入効率は最適化
されねばならず、その様にするために、ｐ+ ドレンでの
接合面積は膜厚を増加させることにより増加されねばな
らない。しかしながら、均一に膜厚を増加させること
は、デバイスのしきい電圧およびオン状態の電流につい
て有害な効果を有するであろう。
する出願０８／５０４，３３７において、通常のＴＦＴ
デバイスにおけるある種の電流衰弱問題を解決する伝導
度の調節されたＴＦＴ（ＣＭＴＦＴ）が開示される。Ｃ
ＭＴＦＴは、電流伝導を高めるためにｐ+ ドレンから注
入される少数キャリヤー（正孔）を用いる混成キャリヤ
ーデバイスである。オン状態において、注入された正孔
の伝導度は高い抵抗率のオフセット領域を調節し、それ
によりそのオフセット抵抗は減少する。より高い電流駆
動を得るために、アノードでの正孔の注入効率は最適化
されねばならず、その様にするために、ｐ+ ドレンでの
接合面積は膜厚を増加させることにより増加されねばな
らない。しかしながら、均一に膜厚を増加させること
は、デバイスのしきい電圧およびオン状態の電流につい
て有害な効果を有するであろう。
【００４３】この欠点を克服するために、チャンネルの
高くされた導電性の変調（ｍｏｄｕｌａｔｅ）された薄
膜トランジスター（ＥＣ−ＣＭＴＦＴ）が図９において
示される。ＥＣ−ＣＭＴＦＴは、ほぼ８００オングスト
ロームのチャンネル領域厚さおよびほぼ３０００オング
ストロームのソース／ドレン／オフセット領域厚さを有
する。薄いチャンネル領域は高い電流を達成するために
用いられ、厚いドレンは、ｐ+ ドレンからの正孔の注入
を増大させるために用いられる。この方式において、効
率的な導電性の変調は厚いオフセット領域により達成さ
れる。図１０は、ゼロバックゲートバイアスでのＥＣ−
ＣＭＴＦＴのＩＶ特性を示す。高められたチャンネル電
流の組み合わせられた効果および厚いｐ+ ドレンからの
より高い正孔注入は、厚いオフセット領域で効率的に導
電性を変調する。このことはＥＣ−ＣＭＴＦＴにおいて
より高い電流駆動となる。
高くされた導電性の変調（ｍｏｄｕｌａｔｅ）された薄
膜トランジスター（ＥＣ−ＣＭＴＦＴ）が図９において
示される。ＥＣ−ＣＭＴＦＴは、ほぼ８００オングスト
ロームのチャンネル領域厚さおよびほぼ３０００オング
ストロームのソース／ドレン／オフセット領域厚さを有
する。薄いチャンネル領域は高い電流を達成するために
用いられ、厚いドレンは、ｐ+ ドレンからの正孔の注入
を増大させるために用いられる。この方式において、効
率的な導電性の変調は厚いオフセット領域により達成さ
れる。図１０は、ゼロバックゲートバイアスでのＥＣ−
ＣＭＴＦＴのＩＶ特性を示す。高められたチャンネル電
流の組み合わせられた効果および厚いｐ+ ドレンからの
より高い正孔注入は、厚いオフセット領域で効率的に導
電性を変調する。このことはＥＣ−ＣＭＴＦＴにおいて
より高い電流駆動となる。
【００４４】チャンネル領域を高くするために用いられ
るバックゲートは、２重ゲート接続を用いるときチャン
ネルが完全に空乏化され、両方のゲートにより、より効
率的に調節されるように、フロントゲートに結び付けら
れうる。図１１は、１０Ｖのフロントゲートバイアスで
の１重および２重ゲートの作動についてのＩＶ特性を示
す。２０Ｖのドレン電圧で、電流駆動におけるほぼ４倍
の改善が得られる。この結果は、極めて薄いチャンネル
のために、チャンネル全体が２重ゲート作動においては
逆転され、一方、１重ゲート作動においては頂部表面の
みが逆転されることを示す。２重ゲート作動を用いてチ
ャンネル電流が増加するとき、同様に、ドレンからの正
孔注入もまたオフセット領域での高い電子数により増加
する。このようにして、駆動電流における４倍の昂進が
２重ゲート作動において得られる。
るバックゲートは、２重ゲート接続を用いるときチャン
ネルが完全に空乏化され、両方のゲートにより、より効
率的に調節されるように、フロントゲートに結び付けら
れうる。図１１は、１０Ｖのフロントゲートバイアスで
の１重および２重ゲートの作動についてのＩＶ特性を示
す。２０Ｖのドレン電圧で、電流駆動におけるほぼ４倍
の改善が得られる。この結果は、極めて薄いチャンネル
のために、チャンネル全体が２重ゲート作動においては
逆転され、一方、１重ゲート作動においては頂部表面の
みが逆転されることを示す。２重ゲート作動を用いてチ
ャンネル電流が増加するとき、同様に、ドレンからの正
孔注入もまたオフセット領域での高い電子数により増加
する。このようにして、駆動電流における４倍の昂進が
２重ゲート作動において得られる。
【図１】本発明の第１の態様による薄膜トランジスター
デバイスの１つの態様を通しての断面図である。
デバイスの１つの態様を通しての断面図である。
【図２】先行技術による（（ａ）および（ｂ））、およ
び図１の態様による（ｃ）薄膜トランジスターについて
のＩＶプロットである。
び図１の態様による（ｃ）薄膜トランジスターについて
のＩＶプロットである。
【図３】図１のデバイスを製造する方法を模式的に示す
図である。
図である。
【図４】比較のために図１の態様にしたがって得た薄膜
トランジスターおよび先行技術にしたがって得た薄膜ト
ランジスターについてのゲート電圧の関数としてのソー
ス−ドレン電流を示す図である。
トランジスターおよび先行技術にしたがって得た薄膜ト
ランジスターについてのゲート電圧の関数としてのソー
ス−ドレン電流を示す図である。
【図５】本発明の態様にしたがって得た半導体キャパシ
タンスデバイスの模式的断面図である。
タンスデバイスの模式的断面図である。
【図６】本発明の態様にしたがって得た電気的に消去お
よびプログラム可能なリードオンリーメモリーの模式的
断面図である。
よびプログラム可能なリードオンリーメモリーの模式的
断面図である。
【図７】図６のデバイスにおいてドレン領域近くのキャ
リヤー濃度を示す図である。
リヤー濃度を示す図である。
【図８】図６のデバイスのプログラミングおよび消去の
間のゲート電圧に対するドレン電流を示す図である。
間のゲート電圧に対するドレン電流を示す図である。
【図９】本発明の態様にしたがって得た伝導度の調節さ
れた薄膜トランジスターの斜視図とした模式的断面図で
ある。
れた薄膜トランジスターの斜視図とした模式的断面図で
ある。
【図１０】ゼロバックゲートバイアスでの図８のトラン
ジスターのＩＶ特性を示す図である。
ジスターのＩＶ特性を示す図である。
【図１１】１０Ｖのフロントゲートバイアスにおける１
重および２重ゲート作動での図８のトランジスターのＩ
Ｖ特性を示す図である。
重および２重ゲート作動での図８のトランジスターのＩ
Ｖ特性を示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１７Ｎ ６１８Ｄ ６２７Ｚ (72)発明者 アニッシュ・クマール・コッタラト・パラ ムビル 香港、サイ・クン、パク・コン、１／エ フ、15エー
Claims (14)
- 【請求項１】 ドープされたポリシリコンにより形成さ
れ、ポリシリコンチャンネル領域により相互に連結され
たソースおよびドレン領域を含み、前記チャンネル領域
は前記ドレン領域と比較して減少した厚さを有する薄膜
トランジスターデバイス。 - 【請求項２】 前記ドレンおよび前記ソース領域がそれ
ぞれ前記チャンネル領域より厚い請求項１記載のデバイ
ス。 - 【請求項３】 前記デバイスがフロントおよびバックゲ
ートにより２重ゲート化されていてフラットな表面トポ
ロジーを有する請求項１記載のデバイス。 - 【請求項４】 前記フロントおよびバックゲートが互い
に結び付けられている請求項３記載のデバイス。 - 【請求項５】 前記ゲートの１つが、前記減少した厚さ
のチャンネル領域により規定される前記ソースおよび前
記ドレン領域の間のスペースにおいて位置する請求項３
記載のデバイス。 - 【請求項６】 前記チャンネル領域が約２００オングス
トロームないし約１０００オングストロームの厚さであ
る請求項１記載のデバイス。 - 【請求項７】 前記チャンネル領域が約８００オングス
トロームの厚さであり、前記ソースおよびドレン領域が
約３０００オングストロームの厚さである請求項１記載
のデバイス。 - 【請求項８】 （ａ）所望のパターンにおいて絶縁性基
板上に第１のポリシリコン層を堆積させる工程と、 （ｂ）前記第１のポリシリコン層および前記基板上に第
１の酸化物層を堆積させる工程と、 （ｃ）前記第１のポリシリコン層及び前記基板の少なく
とも一部上および前記第１のポリシリコン層の少なくと
も１つの側面にまで第２のポリシリコン層を堆積させる
工程と、 （ｄ）前記第２のポリシリコン層の周りに所定の厚さの
ポリッシュ停止酸化物層を堆積させる工程と、 （ｅ）前記ポリシリコン層が前記ポリッシュ停止層の前
記厚さに等しい最大厚さを有するまで前記ポリシリコン
層を化学・機械的にポリッシュする工程と、 （ｆ）第２の酸化物層を堆積させる工程と、 （ｇ）第３のパターン化ポリシリコン層を堆積させる工
程とを具備する、絶縁性基板上に半導体デバイスを形成
するための方法。 - 【請求項９】 前記工程（ｃ）において前記第２のポリ
シリコン層を前記第１のポリシリコン層の両側面上に堆
積させる請求項８記載の方法。 - 【請求項１０】 前記絶縁性基板が酸化されたシリコン
ウエーハーである請求項８記載の方法。 - 【請求項１１】 前記絶縁性基板がガラスである請求項
８記載の方法。 - 【請求項１２】 ボトムゲートとして絶縁性基板上に堆
積された第１のポリシリコン層、前記基板及び前記ボト
ムゲートにわたって堆積された第１の酸化物層、前記ボ
トムゲート及び前記基板にわたり、少なくとも前記ボト
ムゲートの１つの側面にまで堆積された第２のポリシリ
コン層、前記第２のポリシリコン層にわたって堆積され
た第２の酸化物層、およびトップゲートとして前記第２
の酸化物層上に堆積された第３のゲートを含み、前記ト
ップおよびボトムゲートは電気的に接続されている、絶
縁性基板上に形成された半導体キャパシター。 - 【請求項１３】 前記基板上に形成され、バックプレー
トを含む第１のパターン化ポリシリコン層、前記第１の
ポリシリコン層及び前記基板上の第１の酸化物層、前記
バックプレートにわたる薄いドレン領域及び前記バック
プレートの一方の側に対して相対的に厚いソースおよび
チャンネル領域を含む第２のポリシリコン層、前記第２
のポリシリコン層および前記第１の酸化物層上の第２の
酸化物層、前記第２の酸化物層上の、一般的に前記チャ
ンネル領域の上に位置しフローティングゲートとして働
く第３のポリシリコン層、前記フローティングゲートお
よび前記第２の酸化物層上に形成された第３の酸化物
層、およびコントロールゲートを含み、前記フローティ
ングゲートにわたって前記第３の酸化物層上に堆積され
た第４のポリシリコン層を含む、絶縁性基板上に形成さ
れた半導体メモリーユニット。 - 【請求項１４】 それぞれ絶縁性基板上に形成されたド
ープされたポリシリコン材料で形成されたソースおよび
ドレンを含み、前記ソース及び前記ドレンはチャンネル
領域を形成するドープされていないポリシリコン材料お
よびオフセット領域により離間され、前記ソースは主と
して１導電型の材料を含み、前記ドレンは反対導電型の
材料を含み、それにより、前記オフセット領域において
伝導は電子および正孔キャリヤーの両方によりなされ、
前記チャンネル領域はフロントおよびバックゲートの間
にサンドウィッチ状に挟まれたポリシリコン層を含み、
前記チャンネル領域は前記オフセット領域及び前記ソー
スおよび前記ドレンに比較して薄い薄膜トランジスタ
ー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/879,886 US5982004A (en) | 1997-06-20 | 1997-06-20 | Polysilicon devices and a method for fabrication thereof |
| US879886 | 1997-06-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174540A true JPH1174540A (ja) | 1999-03-16 |
Family
ID=25375088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10175160A Pending JPH1174540A (ja) | 1997-06-20 | 1998-06-22 | ポリシリコンデバイスおよびそれを製造するための方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5982004A (ja) |
| JP (1) | JPH1174540A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2010092652A1 (ja) * | 2009-02-16 | 2010-08-19 | シャープ株式会社 | 不揮発性メモリおよびその製造方法、表示装置 |
| JP2011205103A (ja) * | 2003-03-11 | 2011-10-13 | Semiconductor Energy Lab Co Ltd | 半導体表示装置 |
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|---|---|---|---|---|
| KR100248123B1 (ko) | 1997-03-04 | 2000-03-15 | 구본준 | 박막트랜지스터및그의제조방법 |
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