KR100595902B1 - 시모스 이미지 센서 및 그 제조방법 - Google Patents

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Abstract

본 발명은 구동부 트랜지스터의 신뢰성을 담보함과 동시에 상기 포토다이오드의 출력 전압을 향상시킬 수 있는 CMOS 이미지 센서 및 그 제조방법에 관한 것으로서,
본 발명의 CMOS 이미지 센서는 포토다이오드 트랜지스터 영역과 구동부 트랜지스터 영역으로 정의되는 반도체 기판;과, 상기 포토다이오드 트랜지스터 영역의 기판 상에 형성된 제 1 게이트 절연막;과, 상기 구동부 트랜지스터 영역에 형성된 제 2 게이트 절연막을 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 특징에 따르면, 3T형 이상의 CMOS 이미지 센서를 구성하는 포토다이오드 트랜지스터 및 구동부 트랜지스터를 형성함에 있어서, 상기 포토다이오드 트랜지스터의 게이트 절연막의 두께와 구동부 트랜지스터의 게이트 절연막의 두께를 서로 다르게 형성함으로써 포토다이오드의 출력 전압을 향상시킴과 동시에 상기 구동부 트랜지스터의 신뢰성을 담보할 수 있게 된다.
CMOS, 이미지, 센서, 포토다이오드, 게이트 절연막

Description

시모스 이미지 센서 및 그 제조방법{CMOS Image sensor and its fabricating method}
도 1은 3T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃.
도 2는 4T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃.
도 3은 3T형 CMOS 이미지 센서의 단위화소에 대한 회로도.
도 4는 4T형 CMOS 이미지 센서의 단위화소에 대한 회로도.
도 5는 본 발명에 따른 CMOS 이미지 센서의 레이아웃.
도 6은 도 5의 A-A`선에 따른 본 발명의 CMOS 이미지 센서의 구조 단면도.
도 7a 내지 7c는 도 5의 A-A`선에 따른 본 발명의 CMOS 이미지 센서의 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
601 : 반도체 기판 602 : 소자분리막
603 : 제 1 게이트 절연막 605 : 제 2 게이트 절연막
606 : 스페이서
621 : 리셋 트랜지스터의 게이트 전극
631 : 드라이브 트랜지스터의 게이트 전극
641 : 셀렉트 트랜지스터의 게이트 전극
본 발명은 CMOS 이미지 센서 및 그 제조방법에 관한 것으로서, 보다 상세하게는 구동부 트랜지스터의 신뢰성을 담보함과 동시에 상기 포토다이오드의 출력 전압을 향상시킬 수 있는 CMOS 이미지 센서 및 그 제조방법에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(CCD : Charge Coupled Device)와 CMOS(Complementary MOS) 이미지 센서로 구분된다. 상기 전하결합소자(CCD)는 각각의 MOS 캐패시터가 서로 매우 근접한 상태에서 전하 캐리어가 캐패시터에 저장 및 이송되는 소자이며, CMOS 이미지 센서는 제어 회로 및 신호 처리 회로를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼의 MOS 트랜지스터를 만들고 이것을 이용하여 출력을 검출하는 스위칭 방식을 채용하는 소자이다.
상기 전하결합소자(CCD)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많기 때문에 신호 처리 회로를 CCD 칩 내에 구현할 수 없는 등의 단점이 있는바, 최근 이러한 단점을 극복하기 위하여 서브 마이크론 CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발이 많이 연구되고 있다.
상기 CMOS 이미지 센서는 단위 화소 내에 포토다이오드와 모스(MOS) 트랜지스터를 형성시켜 스위칭 방식으로 신호를 검출함으로써 이미지를 구현하게 되는데, 상술한 바와 같이 CMOS 제조 기술을 이용하므로 전력 소모가 작으며 마스크의 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하다. 이에 따라, 신호 처리 회로를 단일 칩 내에 집적할 수 있어 제품의 소형화를 통해 다양한 응용이 가능하다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다. 상기 3T형과 4T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다. 도 1 및 도 2는 각각 3T형 및 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃이고, 참고로 도 3 및 도 4는 각각 3T형 및 4T형 CMOS 이미지 센서의 회로도를 나타낸 것이다.
도 1 및 도 2에 도시한 바와 같이, 3T형 CMOS 이미지 센서의 단위화소는 액티브 영역의 일측에 1개의 포토다이오드를 구비하고, 상기 액티브 영역과 오버랩되는 3개의 트랜지스터 즉, 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)를 구비한다. 4T형 CMOS 이미지 센서의 단위화소는 액티브 영역의 일측에 구비되는 1개의 포토다이오드 및 4개의 트랜지스터 즉, 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)를 구비한다.
한편, 도 3 및 도 4를 참조하여 보면 상기 3T형과 4T형 모두 리셋 트랜지스터(Rx)와 드라이브 트랜지스터(Dx) 사이의 액티브 영역에 콘택 영역이 형성되어 있어 Vdd 전압이 상기 포토다이오드로 인가되도록 되어 있다. 또한, 상기 셀렉트 트랜지스터(Sx)로는 Vss 전압이 인가된다.
상기 3T형 및 4T형 CMOS 이미지 센서를 구성하는 트랜지스터들은 그 역할에 따라 포토다이오드 트랜지스터와 구동부 트랜지스터로 구분된다. 상기 포토다이오드 트랜지스터는 포토다이오드에 데이터를 입출력시키는 스위칭 역할을 하는 트랜지스터를 말하는 것으로, 3T형의 리셋 트랜지스터, 4T형의 트랜스퍼 트랜지스터 및 리셋 트랜지스터가 해당되며, 상기 구동부 트랜지스터는 포토다이오드로부터 출력되는 데이터를 컬럼 라인(column line)을 통해 외부로 출력시키는 역할을 트랜지스터를 말하며, 3T형, 4T형 공히 드라이브 트랜지스터와 셀렉트 트랜지스터가 해당된다. 상기 포토다이오드 트랜지스터와 구동부 트랜지스터를 단위화소 내에서 구분하면, 상기 포토다이오드 트랜지스터는 포토다이오드와 Vdd 사이에 위치하며, 상기 구동부 트랜지스터는 상기 Vdd와 Vss 사이에 위치한다.
한편, 상기 Vdd는 상기 포토다이오드 트랜지스터를 통해 상기 포토다이오드로 인가되고, 일정 시간 경과 후 포토다이오드로부터 소정량의 전하 즉, 전압이 상기 포토다이오드 트랜지스터를 통해 포토다이오드 밖으로 인가된다. 이 때, 상기 포토다이오드로부터 보다 높은 전압이 인가되기 위해서는 다음과 같은 조건을 만족시켜야 한다.
VPD = Vdd - Vth
(여기서, 상기 VPD는 포토다이오드의 전압을 나타내며, 상기 Vth는 리셋 트랜지스터 또는 트랜스퍼 트랜지스터의 문턱 전압(threshold voltage)을 나타낸다.)
즉, 포토다이오드의 전압을 높이기 위해서는 Vdd 전압을 높이고 상기 문턱 전압을 낮추어야 한다. 상기 리셋 트랜지스터 또는 트랜스퍼 트랜지스터의 문턱 전압(threshold voltage)을 낮추기 위해서는 각 트랜지스터에 구비되는 게이트 절연막의 두께를 줄여야 한다.
그러나, 상기 문턱 전압을 낮추게 되면 구동부 트랜지스터 즉, 드라이브 트랜지스터와 셀렉트 트랜지스터의 신뢰성에 문제가 발생한다. 구동부 트랜지스터는 Vdd와 Vss 단자 사이에 위치하기 때문에 상기 포토다이오드 트랜지스터에 비해 매우 많은 양의 전하가 흐른다. 이에 따라, Vdd가 높아질수록 구동부 트랜지스터의 신뢰성은 악화된다.
이와 같이 게이트 절연막의 두께는 상기 구동부 트랜지스터의 신뢰성과 상관 관계를 갖고 있기 때문에 상기 게이트 절연막의 두께 조정은 CMOS 이미지 센서의 동작 신뢰성에 있어 매우 민감하게 작용한다.
상술한 바와 같이, 포토다이오드의 출력 전압을 향상시키기 위해서는 높은 Vdd 전압의 인가 이외에 포토다이오드 트랜지스터를 구성하는 게이트 절연막의 두 께를 줄여야 되는데, 상기 게이트 절연막 두께의 축소는 상기 구동부 트랜지스터의 신뢰성 문제를 고려해야 한다.
본 발명은 상기 구동부 트랜지스터의 신뢰성을 담보함과 동시에 상기 포토다이오드의 출력 전압을 향상시킬 수 있는 CMOS 이미지 센서 및 그 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 CMOS 이미지 센서는 포토다이오드 트랜지스터 영역과 구동부 트랜지스터 영역으로 정의되는 반도체 기판;과, 상기 포토다이오드 트랜지스터 영역의 기판 상에 형성된 제 1 게이트 절연막;과, 상기 구동부 트랜지스터 영역에 형성된 제 2 게이트 절연막을 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 포토다이오드 트랜지스터 영역은 리셋 트랜지스터 또는 리셋 트랜지스터 및 트랜스퍼 트랜지스터가 형성되는 영역일 수 있다.
바람직하게는, 상기 구동부 트랜지스터는 드라이브 트랜지스터 및 셀렉트 트랜지스터가 형성되는 영역일 수 있다.
바람직하게는, 상기 제 1 게이트 절연막은 15∼40Å의 두께로 형성될 수 있다.
바람직하게는, 상기 제 2 게이트 절연막은 30∼80Å의 두께로 형성될 수 있다.
본 발명에 따른 CMOS 이미지 센서의 제조방법은 제 1 영역과 제 2 영역으로 정의되는 반도체 기판을 준비하는 단계;와, 상기 제 1 영역의 기판 상에 제 1 게이트 절연막을 형성하는 단계;와, 상기 제 2 영역의 기판 상에 제 2 게이트 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 제 1 영역은 포토다이오드 트랜지스터 영역이고, 상기 제 2 영역은 구동부 트랜지스터 영역일 수 있다.
본 발명의 특징에 따르면, 3T형 이상의 CMOS 이미지 센서를 구성하는 포토다이오드 트랜지스터 및 구동부 트랜지스터를 형성함에 있어서, 상기 포토다이오드 트랜지스터의 게이트 절연막의 두께와 구동부 트랜지스터의 게이트 절연막의 두께를 서로 다르게 형성함으로써 포토다이오드의 출력 전압을 향상시킴과 동시에 상기 구동부 트랜지스터의 신뢰성을 담보할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 CMOS 이미지 센서 및 그 제조방법을 상세히 설명하기로 한다. 도 5는 본 발명에 따른 CMOS 이미지 센서의 레이아웃이고, 도 6은 도 5의 A-A`선에 따른 본 발명의 CMOS 이미지 센서의 구조 단면도로서이고, 도 7a 내지 7c는 도 5의 A-A`선에 따른 본 발명의 CMOS 이미지 센서의 제조방법을 설명하기 위한 공정 단면도이다. 참고로, 본 발명의 실시예는 3T 이상의 모든 CMOS 이미지 센서에 적용 가능하나, 3T형 CMOS 이미지 센서를 중심으로 설명하기로 한다.
먼저, 본 발명에 따른 CMOS 이미지 센서의 레이아웃을 살펴보면, 도 5에 도 시한 바와 같이 단위화소의 제 1 도전형 반도체 기판이 필드 영역에 의해 액티브 영역이 정의되는데, 상기 액티브 영역은 굵은 실선의 내측 영역에 해당된다. 상기 필드 영역은 소자분리막(도시하지 않음)이 형성된 영역을 의미하며, 상기 액티브 영역의 외곽 영역에 해당된다. 또한, 상기 액티브 영역의 소정 부위와 오버랩되도록 리셋 트랜지스터(Rx)(620)의 게이트 전극, 드라이버 트랜지스터(Dx)(630)의 게이트 전극 및 셀렉트 트랜지스터(Sx)(640)의 게이트 전극이 배치된다. 그리고, 상기 액티브 영역의 일측에는 상기 소자분리막에 의해 둘러 쌓여 있는 포토다이오드(PD)가 구비된다.
도 5의 A-A`선에 따른 CMOS 이미지 센서의 단면 구조를 도 6을 참조하여 살펴보면 다음과 같다. 도 6에 도시한 바와 같이, 제 1 도전형의 반도체 기판 예를 들어, p++형 단결정 실리콘 기판 상에 p_형 에피층(p_-epi)층이 형성되어 있다. 여기서, 상기 p-형 에피층은 포토다이오드에서의 공핍 영역(depletion region)을 크고 깊게 형성시킴으로써 광전하를 모으기 위한 저전압 포토다이오드의 능력을 증가시키고 나아가 광감도를 개선시키는 역할을 수행한다.
상기 반도체 기판(601)의 액티브 영역을 정의하기 위해 기판(601)의 필드 영역에 소자분리막(602)이 형성되어 있으며, 상기 기판(601)의 액티브 영역의 정해진 영역 상에는 리셋 트랜지스터의 게이트 전극(621), 드라이브 트랜지스터의 게이트 전극(631) 및 셀렉트 트랜지스터의 게이트 전극(641)이 형성되어 있다. 상기 게이트 전극의 좌우 측벽에는 스페이서(606)가 구비되며, 상기 게이트 전극의 좌우의 기판(601) 내부에는 LDD 구조를 갖는 소스/드레인 영역이 형성되어 있다.
한편, 상기 게이트 전극의 하부에는 게이트 절연막이 형성되어 있는데, 그 두께가 포토다이오드 트랜지스터와 구동부 트랜지스터에 따라 다르게 형성된다. 포토다이오드 트랜지스터 즉, 리셋 트랜지스터(4T형의 경우는 리셋 트랜지스터 및 트랜스퍼 트랜지스터)의 게이트 전극 하부에 형성되어 있는 게이트 절연막(603)의 두께가 상기 구동부 트랜지스터 즉, 드라이브 트랜지스터 및 셀렉트 트랜지스터의 게이트 전극 하부에 형성되어 있는 게이트 절연막(605)의 두께보다 작다.
이와 같이 게이트 절연막의 두께를 서로 다르게 설정하는 이유는, 첫 번째는 포토다이오드의 출력 전압을 상승시키기 위함이고, 두 번째는 상기 포토다이오드의 출력 전압을 상승시킴과 동시에 상기 구동부 트랜지스터의 신뢰성을 담보하기 위함이다.
전술한 바와 같이 포토다이오드의 출력 전압을 향상시키기 위해서는 Vdd 전압의 상승과 더불어 포토다이오드 트랜지스터의 게이트 절연막의 두께를 줄여야 한다. 그러나, 상기 게이트 절연막의 두께 축소를 상기 포토다이오드 트랜지스터 뿐만 아니라 구동부 트랜지스터에도 동일하게 적용하면, 상대적으로 높은 전압이 인가되는 구동부 트랜지스터에 부하가 걸려 신뢰성의 문제가 도출된다.
본 발명에서는 이와 같은 문제점을 해결하기 위해 상기 포토다이오드 트랜지스터와 구동부 트랜지스터의 게이트 절연막의 두께를 차등하여 적용한 것이다.
한편, 상기 포토다이오드 트랜지스터의 게이트 전극의 하부에 형성되는 제 1 게이트 절연막(603)의 바람직한 두께는 15∼40Å이며, 구동부 트랜지스터의 게이트 전극의 제 2 게이트 절연막(605)의 바람직한 두께는 30∼80Å이다.
이와 같은 구조를 갖는 본 발명의 CMOS 이미지 센서의 제조방법을 상세히 설명하기로 한다. 먼저, 도 7a에 도시한 바와 같이 반도체 기판(601), 예를 들어 p형 단결정 실리콘 기판(601)(p++-sub.)을 준비한다. 여기서, 상기 기판(601) 내에 p-형 에피층(p_-epi.)층이 미리 형성될 수 있다. 상기 p-형 에피층은 포토다이오드에서의 공핍 영역(depletion region)을 크고 깊게 형성시킴으로써 광전하를 모으기 위한 저전압 포토다이오드의 능력을 증가시키고 나아가 광감도를 개선시키는 역할을 수행한다. 또한, 상기 기판(601)은 트랜지스터의 형성 영역에 따라 포토다이오드 트랜지스터 영역(B)과 구동부 트랜지스터 영역(A)으로 구분될 수 있다.
이어, STI 공정 또는 로코스 공정 등을 이용하여 상기 반도체 기판(601)의 필드 영역에 소자분리막(602)을 형성함으로써 반도체 기판(601)의 액티브 영역을 정의한다. 상기 소자분리막(602)의 형성은 상기의 공정 이외에 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 공정을 이용할 수도 있다.
이와 같은 상태에서, 게이트 절연막 형성 공정을 진행한다. 상기 게이트 절연막은 열산화 공정 등을 이용할 수 있다. 상기 게이트 절연막 형성 공정은 상기 포토다이오드 트랜지스터 영역(B)과 구동부 트랜지스터 영역(A)에 차등하여 독립적으로 진행한다. 예를 들면, 열산화 공정 또는 저압 화학기상증착 공정을 통해 15∼40Å의 두께로 제 1 게이트 절연막을 형성한다. 그런 다음, 기판(601) 전면 상 에 감광막을 도포하고 상기 감광막을 선택적으로 패터닝하여 상기 구동부 트랜지스터 영역(A)에 상응하는 부위의 제 1 게이트 절연막(603)을 노출시키는 감광막 패턴(604)을 형성한다. 이어, 상기 감광막 패턴을 식각 마스크로 이용하여 노출된 제 1 게이트 절연막(603)을 반도체 기판(601)이 드러날 때까지 식각한다. 이에 따라, 상기 포토다이오드 트랜지스터 영역(B)의 제 1 게이트 절연막(603)이 형성된다.
이와 같은 상태에서, 도 7b에 도시한 바와 같이 상기 제 1 감광막 패턴을 제거한 다음, 열산화 공정 등을 이용하여 상기 구동부 트랜지스터 영역(A) 상에 제 2 게이트 절연막(605)을 30∼80Å의 두께로 형성한다. 이에 따라, 상기 포토다이오드 트랜지스터 영역(B)과 구동부 트랜지스터 영역(A)에 각각 서로 다른 두께를 갖는 제 1 게이트 절연막(603)과 제 2 게이트 절연막(605)이 형성된다.
이와 같이 서로 다른 두께를 갖는 제 1 게이트 절연막(603) 및 제 2 게이트 절연막(605)이 형성된 상태에서, 통상의 CMOS 이미지 센서의 제조 단위 공정을 적용한다. 즉, 도 7c에 도시한 바와 같이, 상기 제 1 및 제 2 게이트 절연막(605) 상에 게이트 전극을 위한 도전층을 적층한 다음, 상기 도전층 및 상기 도전층 하부의 제 1 및 제 2 게이트 절연막(605)을 선택적으로 패터닝하여 게이트 전극 정확히는 리셋 트랜지스터의 게이트 전극, 드라이브 트랜지스터의 게이트 전극 및 셀렉트 트랜지스터의 게이트 전극을 완성한다.
이후, 도면에 도시하지 않았지만 LDD 구조를 위한 저농도의 n형 불순물 이온 주입 공정, 게이트 전극 좌우의 측벽에 스페이서의 형성 등의 단위 공정을 적용하 면 본 발명에 따른 CMOS 이미지 센서의 제조방법은 완료된다.
한편, 본 발명의 실시예는 3T형 CMOS 이미지 센서를 중심으로 설명하였으나, 포토다이오드 트랜지스터의 게이트 절연막의 두께와 구동부 트랜지스터의 게이트 절연막의 두께를 차등하여 형성한다는 기술적 사상을 구현함에 있어서 3T형 이상의 모든 CMOS 이미지 센서에 동일하게 적용할 수 있음은 물론이다.
본 발명에 따른 CMOS 이미지 센서 및 그 제조방법은 다음과 같은 효과가 있다.
3T형 이상의 CMOS 이미지 센서를 구성하는 포토다이오드 트랜지스터 및 구동부 트랜지스터를 형성함에 있어서, 상기 포토다이오드 트랜지스터의 게이트 절연막의 두께와 구동부 트랜지스터의 게이트 절연막의 두께를 서로 다르게 형성함으로써 포토다이오드의 출력 전압을 향상시킴과 동시에 상기 구동부 트랜지스터의 신뢰성을 담보할 수 있게 된다.

Claims (11)

  1. 제 1 도전형의 반도체 기판 상에 형성되어 포토다이오드의 공핍 영역을 형성시키는 저농도의 제 1 도전형 에피층;
    상기 저농도의 제 1 도전형 에피층 상에 형성되고, 상기 포토다이오드로부터의 전하를 입출력시키며, 상기 입출력되는 전하량을 증가시키기 위해 하기 제 2 게이트 절연막보다 상대적으로 얇은 두께의 제 1 게이트 절연막을 갖는 포토다이오드 트랜지스터 영역; 및
    상기 저농도의 제 1 도전형 에피층 상에 형성되고, 상기 포토다이오드로부터 출력되는 전하를 라인을 통해 외부로 출력시키며, 제 2 게이트 절연막을 갖는 구동부 트랜지스터 영역
    을 포함하여 이루어지는 것을 특징으로 하는 CMOS 이미지 센서.
  2. 제 1 항에 있어서, 상기 포토다이오드 트랜지스터 영역은 리셋 트랜지스터 또는 리셋 트랜지스터 및 트랜스퍼 트랜지스터가 형성되는 영역인 것을 특징으로 하는 CMOS 이미지 센서.
  3. 제 1 항에 있어서, 상기 구동부 트랜지스터는 드라이브 트랜지스터 및 셀렉트 트랜지스터가 형성되는 영역인 것을 특징으로 하는 CMOS 이미지 센서.
  4. 제 1 항에 있어서, 상기 제 1 게이트 절연막은 15∼40Å의 두께로 형성된 것 을 특징으로 하는 CMOS 이미지 센서.
  5. 제 1 항에 있어서, 상기 제 2 게이트 절연막은 30∼80Å의 두께로 형성된 것을 특징으로 하는 CMOS 이미지 센서.
  6. 제 1 도전형의 반도체 기판 상에 포토다이오드의 공핍 영역을 형성시키기 위한 저농도의 제 1 도전형 에피층을 형성하는 단계;
    상기 저농도의 제 1 도전형 에피층 상의 포토다이오드 트랜지스터 영역에 형성되고, 상기 포토다이오드로부터의 입출력되는 전하량을 증가시키기 위해 하기 제 2 게이트 절연막보다 상대적으로 얇은 두께의 제 1 게이트 절연막을 형성하는 단계; 및
    상기 저농도의 제 1 도전형 에피층 상의 구동부 트랜지스터 영역에 형성되고, 상기 포토다이오드로부터 출력되는 전하를 라인을 통해 외부로 출력시키기 위해 제 2 게이트 절연막을 형성하는 단계
    를 포함하여 이루어지는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  7. 삭제
  8. 제 6 항에 있어서, 상기 포토다이오드 트랜지스터 영역은 리셋 트랜지스터 또는 리셋 트랜지스터 및 트랜스퍼 트랜지스터가 형성되는 영역인 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  9. 제 6 항에 있어서, 상기 구동부 트랜지스터는 드라이브 트랜지스터 및 셀렉트 트랜지스터가 형성되는 영역인 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  10. 제 6 항에 있어서, 상기 제 1 게이트 절연막은 15∼40Å의 두께로 형성되는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
  11. 제 6 항에 있어서, 상기 제 2 게이트 절연막은 30∼80Å의 두께로 형성되는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
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