KR100557212B1 - 반도체장치및그제조방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

높은 대량 생산성 및 높은 신뢰성과 재현성을 갖는 반도체 장치를 간단한 제조 단계로 제공하기 위해서, 결정구조를 갖는 반도체층에 의해 형성된 바텀 게이트형(bottom gate type)의 반도체 장치의 구성에서, 소스 및 드레인 영역들은 제1 도전층(n+층), 제1 도전층보다 높은 저항을 갖는 제2 도전층(n-층) 및 진성 혹은 거의 진성인 반도체층(i층)을 포함하는 적층 구조로 구성되고, n-층은 LDD 영역으로서 작용하고, i층은 막 두께 방향으로 오프셋 영역으로서 작용한다.

Description

반도체 장치 및 그 제조 방법
발명의 분야
본 발명은 결정구조를 갖는 반도체 박막을 이용한 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 역 스태거 구조(inverted stagger structure)를 갖는 박막 트랜지스터(이하 TFT라 함)를 사용한 반도체 장치에 관한 것이다.
또한, 본 명세서에서 "반도체 장치"는 반도체 특성들을 이용하여 동작되는 모든 장치들을 지칭하는 것이다. 따라서, 본 명세서에 개시된 모든 TFT, AMCLD(활성 매트릭스형 액정 디스플레이 장치) 및 전자장치는 반도체 장치들의 범주에 포함된다.
관련 기술의 설명
종래에, 활성 매트릭스형 액정 디스플레이 장치(이하 AMCLD로 약칭함)의 스위칭 소자로서 TFT가 이용되었다. 현재, 업계에서는 활성층으로서 비정질 실리콘막을 이용한 TFT로 회로를 구성한 제품이 주류를 이루고 있다. TFT 구조로서, 제조 단계들이 간단한 역 스태거 구조가 주로 채택된다.
그러나, AMCLD의 고기능 구성이 매년 진전되었고 TFT에 요청된 동작기능(특히, 동작속도)이 중요하게 되어가고 있다. 그러므로, 비정질 실리콘막을 사용한 TFT의 동작속도와 더불어 충분한 기능을 갖는 소자를 제공하기란 어렵다.
그러므로, 다결정 실리콘막(폴리실리콘막)을 이용한 TFT가 비정질 실리콘막 대신으로 각광을 받았으며 활성층으로서 다결정 실리콘막을 가진 TFT 개발이 매우 활기있게 진전되었다. 현재, 이 제품의 형성 또한 부분적으로 수행되었다.
활성층으로서 다결정 실리콘막을 이용한 역 스태거형 TFT 구조에 관하여 이미 많은 제안이 있었다. 예를 들면, 참고로 여기 포함된 문헌, 1995년 IEDM 95, 829-832페이지, H. Hayashi 등에 의한, "선형-빔 엑시머 레이저 결정화 및 이온 도핑 방법에 의한 큰 면적 기판 상에 저온 하부-게이트 다결정 실리콘 TFT 제조(Fabrication of Low-Temperature Bottom-Gate Poly-Si TFTs on Large-Area Substrate by Linear-Beam Excimer Laser Crystallization and Ion Doping Method)"라는 보고서, 등등이 있다.
상기 보고서에 따라, 다결정 실리콘막을 이용한 역 스태거 구조(도 4)의 전형적인 예가 설명되어 있으나, 이러한 구조의 역 스태거 구조(소위 채널 정지형)는 여러 가지 문제점들이 있다.
먼저, 활성층 전체는 약 50nm로 극히 얇으며, 따라서 채널 형성 영역과 드레인 영역사이 접합에서 임팩트 이온화가 야기되어 핫 캐리어 주입 등의 열화 현상이 현저하게 나타난다. 그러므로, 큰 LDD 영역(가볍게 도핑된 드레인 영역)을 형성할 필요가 있다.
더욱이, 이를 위한 LDD 영역의 제어가 가장 중요한 문제이다. LDD 영역에서, 불순물들의 농도 및 그 영역의 길이를 제어하는 것이 매우 까다로우며, 특히 길이 제어가 문제된다. 현 상태에서, 마스크 패턴으로 LDD 영역의 길이를 규정하는 시스템을 채택하고 있으나, 소형화를 진척시킬 때, 약간의 패터닝 에러에 의해 TFT 특성들에 있어 현저한 차이가 발생한다.
활성층의 막 두께 변화에 의해 야기된 LDD 영역의 시트 저항 변화는 심각한 문제를 노출시킨다. 더욱이, 게이트 전극의 테이퍼(taper) 각도의 변화는 LDD 영역의 효과에 있어 변동을 야기하는 인자가 될 수 있다.
더욱이, LDD 영역을 형성하기 위해 패터닝 단계가 필요하게 되고, 그 자체가 제조 단계들를 증가시키며 산출량을 악화시킨다. 상기 언급된 보고서에 개시된 역 스태거 구조에 따라(소스와 드레인 전극들을 형성할 때까지), 최소 6장의 마스크들이 필요할 것이 예상된다.
상기 언급한 바와 같이, 채널 정지형의 역 스태거 구조에 따라, LDD영역들은 채널 형성 영역의 양측 및 수평방향의 평면에 형성되어야 하며 재현할 수 있는 LDD 영역을 형성하기란 매우 어렵다.
더욱이, 종래의 AMCLD에는 액정층 내에 보유된 전기전하의 누설을 보상하기 위해서 각각의 픽셀에 저장 용량(storage capacitance)이 설치된 구조로 제공된다.
발명의 요약
본 발명의 목적은 높은 대량 생산성 및 높은 신뢰성과 재생가능성을 갖는 반도체 장치를 매우 간단한 제조 단계들로 제조하는 기술을 제공하며, 픽셀 매트릭스 회로 내에 바텀 게이트형 TFT와 함께 저장 용량을 제조할 때 복잡한 단계들 없이 특히 마스크들의 수를 증가시키지 않고 제조할 수 있는 반도체 장치의 구조 및 그 제조방법을 제공하는 것이다.
본 발명의 제1 특징에 따라서, 픽셀 매트릭스 회로를 포함하는 반도체 장치는 복수의 게이트 배선들, 복수의 소스 배선들, 각 픽셀들에 배열된 복수의 바텀 게이트형 박막 트랜지스터들, 및 픽셀 전극들에 접속된 복수의 저장 용량들(storage capacitances)을 포함하며;
소스 영역, 드레인 영역 및 상기 박막 트랜지스터 각각의 적어도 하나의 채널 형성 영역이 형성된 박막 반도체층은 결정 구조를 포함하며,
상기 소스 영역 및 드레인 영역 각각은 적어도 제1 도전층, 이 제1 도전층보다 높은 저항을 갖는 제2 도전층 및 게이트 절연막 쪽으로 채널 형성 영역의 도전형과 동일한 도전형을 갖는 제2 반도체층을 포함하는 적층 구조를 포함하며;
상기 제1 및 제2 도전층들에 도전성들을 제공하는 불순물의 농도 프로파일은 상기 제1 도전층에서부터 상기 제2 도전층까지 연속적으로 변하며;
상기 저장 용량은 상기 게이트 배선과 동일한 도전막을 포함하는 제1 전극, 상기 제1 전극과 접촉하는 유전체, 및 상기 유전체와 접촉하며 상기 채널 형성 영역의 도전형과 동일한 도전형의 제2 전극을 포함한다.
더욱이, 본 발명의 또 다른 특징에 따라서, 상기 기술된 구성을 갖는 픽셀 매트릭스 회로에서, 저장 용량의 제2 전극 내의 반도체층을 사용하는 대신, 제2 전극이 소스 배선의 도전막에 공통인 도전막에 의해 형성된다.
더욱이, 본 발명의 또 다른 특징에 따라, 상기 기술된 구성을 갖는 픽셀 매트릭스 회로에서, 픽셀 전극 및 저장 용량의 제2 전극은 소스 배선의 도전막에 공통인 도전막에 의해서 형성된다.
더욱이, 본 발명의 또 다른 특징에 따라서, 상기 언급된 픽셀 매트릭스 회로에서, 상기 저장 용량의 한 전극은 게이트 배선의 도전막에 공통인 도전막에 의해서 형성되며, 픽셀 전극은 저장 용량의 유전체와 접촉하는 영역을 포함하며, 픽셀 전극은 저장 용량의 한 전극용으로 사용된다.
더욱이, 본 발명에 따른 픽셀 매트릭스 회로에 배열된 박막 트랜지스터에서, 소스 및 드레인 영역들 및 채널 형성 영역이 형성되는 박막 트랜지스터에는 용융결정들의 막에 특유한 그레인(grain) 경계 분포가 제공된다.
더욱이, 반도체 장치를 제조하는 방법에 관한 본 발명의 또 다른 특징에 따라서, 그 방법은,
절연 표면을 갖는 기판 상에 게이트 배선들 및 저장 용량의 제1 전극을 형성하는 단계;
상기 게이트 배선들 및 상기 제1 전극을 덮는 절연층을 형성하는 단계; 상기 절연층 상에 비정질 반도체막을 형성하는 단계;
상기 비정질 반도체막의 결정화를 촉진하는 촉매 원소를 첨가하고 열처리함으로써 결정구조를 갖는 반도체막을 제공하는 단계;
15족 및 13족 또는 15족만으로부터 선택된 불순물을 상기 결정구조를 갖는 반도체막에 첨가함으로써 도전층을 형성하는 단계;
열처리함으로써 상기 결정구조를 갖는 반도체막 내의 상기 촉매 원소를 상기 도전층에 게터링하는 단계;
상기 박막 트랜지스터의 채널 형성 영역을 구성하는 제1 박막 반도체층 및 상기 결정구조를 갖는 반도체막을 패터닝함으로써 상기 절연층을 통해 상기 제1 전극과 중첩하는 제2 박막 반도체층을 형성하는 단계;
소스 배선, 상기 제1 박막 반도체층 상의 박막 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 영역들을 덮는 제1 도전막, 및 상기 제2 박막 반도체층의 표면을 덮는 제2 도전막을 형성하는 단계; 및
상기 제1 도전막을 마스크로 하여 상기 제1 박막 반도체층을 에칭함으로써 상기 박막 트랜지스터의 채널 형성 영역을 형성하는 단계를 포함하며,
상기 저장 용량의 제2 전극은 상기 제2 박막 반도체층 내에 형성되는 것을 특징으로 한다.
더욱이, 본 발명의 또 다른 특징에 따라서, 상기 언급된 픽셀 매트릭스 회로에서, 상기 저장 용량의 하나의 전극은 게이트 배선의 도전막에 공통되는 도전막에 의해서 형성되며, 픽셀 전극은 저장 용량의 유전체에 접촉하는 영역을 포함하며, 픽셀 전극은 저장 용량의 한 전극용으로 사용된다.
더욱이, 본 발명에 다른 픽셀 매트릭스 회로에 배열된 박막 트랜지스터에서 소스 및 드레인 영역들 및 채널 형성 영역이 형성되는 박막 트랜지스터층에는 용융결정들의 막에 특유한 그레인 경계 분포로 제공된다.
상기 언급된 제조방법에 따라, 저장 용량의 한 전극은 반도체층 내에 형성되고, 본 발명의 제조방법에 관한 다른 구성에 따라, 저장 용량의 제2 전극은 소스배선 및 박막 트랜지스터의 소스 전극과 드레인 전극으로 형성되고, 소스 배선의 도전막에 공통인 도전막은 저장 용량의 전극으로서 사용된다.
더욱이, 다른 방법에 따라, 픽셀 전극은 픽셀 TFT와 접촉되도록 픽셀전극 및 저장 용량의 유전체를 형성함으로써 저장 용량의 전극용으로 사용된다.
바람직한 실시예의 상세한 설명
상기 언급된 구조를 포함하는 본 발명에 따른 실시예를 이하 기술된 실시예에 관하여, 특히 실시예 14 및 다음의 실시예에 관하여 상세히 설명한다.
[실시예]
도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
[실시예 1]
도 1a-1e, 2a-2d 및 도 3을 참조하여 본 발명에 따른 대표적인 실시예를 설명한다. 먼저, 도 1a-1e를 참조하여 본 발명에 따른 반도체 장치를 제조하는 방법을 설명한다.
실리콘이 주 성분인 절연막을 포함하는 기저막(102)이 유리기판(혹은 석영, 실리콘 기판; 101) 상에 형성된다. 그 위에 도전막(103)을 포함하는 게이트 전극 (제1 배선)이 형성된다.
게이트 전극(103)의 라인 폭은 1-10㎛(대표적으로 3-5㎛)이다. 더욱이, 막두계는 200-500nm(대표적으로 250-300nm)로 설정된다. 이 실시예에서, 라인 폭이 3㎛인 게이트 전극은 250nm 두께의 Ta/TaN(탄탈/탄탈 질화물)이 적층된 층의 막을 사용하여 형성된다.
더욱이, 적어도 600℃(바람직하게는 800℃)의 온도를 견디는 열저항을 갖는 물질(탄탈, 텅스텐, 티타늄, 크롬, 몰리브덴, 도전성 실리콘 등)이 게이트 전극(103)용으로 사용된다. 그 이유는 나중에 언급하겠다. 여기서, 제1 패터닝 단계(게이트 전극 형성)가 수행된다.
다음에, 실리콘 질화막(104)(막 두께; 0-200nm, 대표적으로는 25-100nm, 바람직하기로는 50nm) 및 SiOxNy로 표시되는 실리콘 옥시나이트라이드 막 혹은 실리콘 산화막(막 두께; 150-300nm, 대표적으로는 200nm)을 포함하는 게이트 절연층이 형성되며, 그 위에 실리콘이 주성분인 비정질 반도체막(106)이 형성된다. 본 실시예에서 비정질 실리콘막의 예를 보이고 있지만, 다른 성분의 반도체막(게르마늄 등을 포함하는 비정질 실리콘막)을 사용할 수도 있다.
더욱이, 본 발명은 채널 에치형(channel etch type)의 바텀 게이트 구조로 된 것으로, 따라서 비정질 실리콘막(106)의 막두께는 두껍게 형성된다. 막 두께의 범위는 100-600nm(전형적으로는 200-300nm, 바람직하게는 250nm)로 설정된다. 이 실시예에 따라서 200nm로 설정된다. 더욱이, 나중에 언급되겠지만, 최적의 막두께는 본 발명에 따라 TFT에 오프셋 영역 혹은 LDD 영역을 어떻게 제공하는가에 의해서 적합하게 결정할 필요가 있다.
더욱이, 비정질 실리콘막(106)은 본 실시예에 따라 저압 CVD(화학 기상 증착) 공정에 의해서 형성되며 막 형성시, 탄소, 산소, 질소의 불순물 농도를 철저히 제어하는 것이 바람직하다. 불순물 양이 크면, 나중 단계에서 결정화에 방해가 될 수 있다.
본 실시예에 따라, 형성된 비정질 실리콘막 내의 각각의 불순물들의 농도들은 탄소 및 질소의 농도가 5 x 1018 atoms/cm3(대표적으로는 5 x 1017 atoms/cm3 이하) 이하이고 산소 농도는 1.5 x 1019 atoms/cm3(대표적으로는 1 x 1018 atom/cm3 이하)가 되도록 제어된다. 이러한 제어를 수행함으로써, TFT의 채널 형성 영역 내에 포함된 불순물들의 농도들은 결국 상기 기술된 범위 내에 든다.
이러한 식으로, 도 1a의 상태가 제공된다. 다음에, 실리콘의 결정화를 촉진하는 촉매 원소(대표적으로 니켈)을 포함하는 용액이 스핀 코팅 공정으로 코팅되고 층(107)을 포함하는 Ni(니켈)이 형성된다. 상세한 조건에 관해서는 본 발명자들에 의한 일본특허공개번호 제7-130652호에 개시된 기술(이 경우, 공보에서 실시예 1)을 참조한다. 더욱이, 상기 공보의 실시예 2에 개시된 기술을 사용할 수도 있다(도 1b).
더욱이, 상기 공보에서, Ni을 포함하는 수성액을 코팅하는 수단이 제시되어 있어도 다음의 첨가수단을 사용할 수 있다.
(1) 이온 주입 공정 혹은 도핑 공정에 의한 직접적인 첨가
(2) Ni전극을 사용하는 플라즈마 처리에 의한 첨가
(3) CVD 공정, 스퍼터링 공정 혹은 기상 증착 공정에 의한 Ni막 혹은 NixSiy (니켈 실리사이드)막의 형성.
더구나, Ni 이외의, 실리콘의 결정화를 촉진하는 촉매 원소로서, Ge(게르마늄), Co(코발트), 백금(Pt), 팔라듐(Pd), 철(Fe), 구리(Cu), 금(Au), 납(Pb) 등을 사용할 수도 있다.
층(107)을 포함하는 Ni가 형성될 때, 약 2시간 동안 450-500℃에서 열처리한 후, 2-12시간(대표적으로는 4-8시간) 동안 500-700℃(대표적으로, 550-600℃)의 온도에서 열처리가 수행되어, 결정구조(본 실시예의 경우 결정질 실리콘막(다결정막))(108)가 제공된다. 본 실시예의 경우, 결정화는 실제적으로 비정질 실리콘막(106)의 표면 근처부터 시작되어 화살표 방향을 향하여 진전된다(도 1c).
다음에, 결정질 실리콘막(108)의 결정질성능을 향상하는 단계를 레이저 빔 혹은 레이저 빔과 동일한 세기를 갖는 강한 빔을 조사함으로써 수행된다. 이 단계에서, 내부그레인(intragrain) 결함 감소, 비정합 그레인 경계 감소, 비정질 성분의 결정화가 수행되고 결정질 성능이 매우 우수한 결정질 실리콘막(109)이 제공된다(도 1d).
다음에, 15족으로부터 선택된 원소(대표적으로는 인, 비소 혹은 안티몬)가 이온 주입 공정(질량분리와 함께) 혹은 이온 도핑 공정(질량분리없이)에 의해서 첨가된다. 본 실시예에 따라, 인농도는 결정질 실리콘막(109)의 표면으로부터 30-100nm(대표적으로, 30-50nm) 깊이의 범위로 1 x 1019 내지 3 x 1021 atoms/cm3, 대표적으로는 1 x 1020 내지 1 x 1021 atoms/cm3 로 조정된다.
이 실시예에서, 이러한 방식으로 형성된 고농도 인을 포함하는 영역(110)을 n+층(혹은 제1 도전층)이라 칭한다. 층의 두께는 30-100nm(대표적으로 30-50nm)의 범위로 결정된다. 이 경우, n+층(110)은 소스 및 드레인 전극들의 부분으로서 기능한다. 이 실시예에서, 30nm의 두께를 갖는 n+층이 형성된다.
더욱이, n+층(110) 밑에 형성된 저농도 인을 포함하는 영역(111)을 n-층(혹은 제2 도전층)이라 한다. 이 경우, n-층(111)은 n+층(110)의 저항보다 높은 저항이 제공되어 전계를 완화시키는 LDD 영역으로 기능한다. 이 실시예에서, 30nm의 두께를 갖는 n-층이 형성된다(도 1e).
더욱이, n-층(111) 밑에, 진성 혹은 실질적으로 진성인 영역(120)은 인 농도가 극히 낮은 영역 및 그 밑의 층에 형성된다. 이러한 영역을 i층(120)이라 한다.
더욱이, 이 경우, 인을 첨가할 때 깊이 방향의 농도 프로파일이 매우 중요하다. 이에 대해 도 4를 참조하여 설명한다. 더욱이, 도 4에 도시한 농도 프로파일은 이 경우 80kV의 가속전압 및 20W의 RF 파워로 이온 도핑 공정에 의해 포스핀(PH3)이 첨가되는 예이다.
도 4에서, 참조부호 401은 결정질 실리콘막을 지칭하며, 참조부호 402는 첨가된 인의 농도 프로파일을 지칭한다. 농도 프로파일은 RF 파워, 첨가되는 이온의 종류, 가속 전압 등을 설정하는 조건에 의해서 결정된다.
이 경우, 농도 프로파일(402)의 첨두값(peak value)은 n+층(403) 내에 혹은 이것의 계면 근처에 놓여 있고, 결정질 실리콘막(401)의 부분이 깊을수록(게이트 절연막에 더 가까울수록) 인의 농도는 더 낮아지게 된다. 이 경우, 인의 농도는 막 내부의 전체 영역에 걸쳐 연속적으로 변하게 되고, 따라서 n-층(404)은 필연적으로 n+ 층(403) 밑에 형성된다.
더욱이, 인의 농도는 n-층(404)의 내부에서 연속적으로 낮아진다. 본 실시예에 따라, 인의 농도가 1 x 1019 atoms/cm3을 초과하는 영역은 n+층(403)으로서 간주되며 농도 범위가 5 x 1017 - 1 x 1019 atoms/cm3인 영역은 n-층(404)으로서 간주된다. 그러나, 명백한 경계가 존재하지 않고, 따라서 이들 영역들이 기준으로 간주된다.
더구나, 진성 혹은 실질적으로 진성인 영역(i층)(405)은 인의 농도가 극히 낮은 영역 혹은 그 밑의 층으로 구성된다. 더구나, 실질적으로 진성인 영역은 불순물 농도(이 경우, 인 농도)가 실리콘막의 스핀 밀도와 같거나 이보다 낮은 영역 혹은 불순물의 농도가 1 x 1014 - 5 x 1017 atoms/cm3 범위 내에 있는 영역을 지칭하며, 일 도전율이 제공된다.
이러한 진성 혹은 실질적으로 진성인 영역이 n-층(404) 밑에 형성되어도, i층(405)은 기본적으로 채널 형성 영역과 동일한 도전형을 갖는 반도체층으로 구성된다. 즉, 채널 형성 영역이 약한 n형 혹은 p형을 보일 때, 유사한 도전형이 제공된다.
이러한 식으로, n-층(111)은 이온 주입 공정 혹은 n+층(110)을 형성할 때 이온 도핑 공정에 의해서 n층(110) 밑에 형성될 수 있다. 이러한 구성은 종래의 경우와 같이 막형성에 의해 n+층이 제공될 때 실현될 수 없다. 더욱이, 이온을 첨가할 때의 조건을 적합하게 설정함으로써, n+층(110) 및 n-층(111)의 두께 제어를 쉽게 수행할 수 있다.
특히, n-층(111)의 두께는 나중 단계들에서 LDD 영역의 두께를 구성하므로, 매우 미세한 제어가 필요하다. 이온 도핑 공정 등에 따라서, 첨가 조건을 설정함으써, 깊이 방향의 농도 프로파일은 미세하게 제어될 수 있으므로 LDD 영역의 두께 제어를 쉽게 행할 수 있다. 본 발명에 따라, n-층(111)의 두께는 30-200nm(대표적으로는 50-150nm) 범위로 조정될 수 있다.
도 4에서, 도핑 단계를 한번 수행한 경우의 농도 프로파일을 도시하였으나, 도핑 단계를 복수의 단계들로 나누어, n+층(403) 및 n-층(404)의 두께를 제어할 수도 있다. 예를 들면, n+층(403)이 형성될 깊이에서 높은 불순물량을 가진 비교적 앝은 부분에 농도 프로파일의 피크가 있게 되는 도핑 및, n-층(404)이 형성될 깊이에서 낮은 불순물량을 가진 비교적 깊은 부분에서 농도 프로파일의 피크가 있게 되는 도핑을 실시할 수도 있다.
다음에, 도 1e의 상태가 제공된 때, 0.5-8시간 동안 500-700℃(대표적으로는 600-650℃)의 온도에서 열처리(노 어닐링(furnace annealing))가 수행되어, 결정질 실리콘막의 인이 첨가되지 않은 영역 내의 Ni는 n+층(110) 및 인이 첨가된 n-층(111)으로 옮겨진다. 즉, Ni는 실질적으로 화살표 방향으로 확산되며 n+층(110) 및 n-층(111)에 의해서 게터링되어 채널 형성 영역이 형성될 i층(120) 내의 Ni의 농도는 감소된다(도 2a).
본 실시예의 게터링 단계에 의해서, i층(120)의 Ni 농도는 SIMS(Secondary Ion Mass Spectroscopy)로 측정한 바에 따라 5 x 1017 atoms/cm3 혹은 그 이하로 감소된다. 더욱이, 본 실시예의 게터링 기술에 의해서 Ni 농도는 i층(120)의 스핀밀도 혹은 그 이하로, 즉 1 x 1014 atoms/cm3 혹은 그 이하로 감소될 수 있다.
이러한 식으로, 본 실시예는 n+층(110) 및 n-층(111) 내에 포함된 인에 의해 Ni가 게터링되는 것에 의해서, 즉 n+/n-층이 게터링 영역으로서 이용되는 것에 특징이 있다. 더욱이, Ni을 게터링한 n+/n-층(111)의 부분은 소스 영역 및 드레인 영역을 구성하는 제1 및 제2 도전층으로서 그대로 남아있을지라도, 게터링 동작후에 비활성 니켈 인화물(phosphide)이 구성되기 때문에 아무런 문제가 없다.
더욱이, 이 경우, Ni가 이동되는 거리는 결정질 실리콘막의 막 두께에 대응한 거리일뿐이므로 게터링은 매우 신속하게(짧은 시간구간 내에) 종료된다. 그러므로, (1) 첨가된 인의 농도 감소, (2) 열처리 온도를 낮추는 것, 및 (3) 열처리 시간의 단축을 실현할 수 있다.
더욱이, 본 실시예에 따라, 공정의 최대 온도는 TFT가 유리 기판 상에 제조되기 때문에 유리의 열저항에 의해 결정된다. 그러나, 석영기판 등과 같은 높은 열저항을 갖는 기판을 기판으로서 사용할 때, 게터링을 위한 열처리의 최대 온도는 1000℃까지 높일 수 있다. 온도가 800℃를 초과할 때, 게터링 영역에서 게터링된 영역으로 인의 역확산이 발생하기 시작하므로 바람직하지 않다.
더욱이, 게이트 전극(103)의 열저항은 게터링 단계를 고려하여 600℃(바람직하게는 800℃)의 온도를 견디도록 구성된다. 자연히, 게터링단계가 노 어닐링뿐만 아니라 램프 어닐링 등에 의해서 수행될 때, 게이트 전극의 허용가능한 범위가 넓어진다.
이러한 식으로, i층(120) 내의 촉매 원소를 n+/n-층으로 게터링한 후에, 결정질 실리콘막이 패터닝되어 섬형 반도체 층(112)이 형성된다. 이 경우, TFT가 최종 완성될 때, 캐리어 이동 방향(채널폭(W))에 수직한 방향의 길이는 1-30㎛(대표적으로는 10-20㎛)로 조정된다. 이 스테이지에서, 제2 패터닝 단계가 수행된다(도 2b).
이 스테이지에서, 도면에 도시되지 않았으나, 노출된 게이트 절연층 부분이 에칭되고, 이어서 형성된 전극(제2 배선)(도 2d에서 참조부호 119로 표시된 영역)에 게이트 전극(제1 배선)을 전기적으로 접속하는 접촉홀이 개방된다. 이 스테이지에서, 제3 패터닝 단계가 수행된다.
다음에, 전도성을 갖는 금속막(도시없음)이 형성되고 소스 전극(113) 및 드레인 전극(114)이 패터닝에 의해서 형성된다. 본 실시예에 따라, Ti(50nm)/Al(200-300nm)/Ti(50nm)의 3층 구조를 포함하는 적층된 층의 막이 사용된다. 더욱이, 상기 언급된 바와 같이, 게이트 전극에 전기적으로 접속하기 위한 배선이 동시에 형성된다. 이 스테이지에서, 제4 패터닝 단계가 수행된다(도 2c).
더욱이, 나중에 언급되겠지만, 게이트 전극(103) 바로 위의 영역의 길이(C1으로 표시되어 있음), 즉 소스 전극(113)과 드레인 전극(114) 사이에 개재된 영역(이하, 채널 에치 영역이라 함)(115)은 나중 단계에서 채널 형성 영역의 길이 및 오프셋 영역들의 길이들을 결정한다. C1이 2-20㎛(대표적으로 5-10㎛)의 범위로부터 선택될 수 있어도, 이 실시예에서, C1 = 4㎛이다.
다음에, 소스 전극(113) 및 드레인 전극(114)을 마스코들로 하여 건식 에칭이 수행되고, 섬형 반도체층(112)이 자기정렬 방식으로 에칭된다. 그러므로, 에칭은 채널 에칭 영역(115)에서만 진행된다(도 2D).
이 때, n+층(110) 및 n-층(111)이 완전히 에칭되고 에칭동작은 진성 혹은 실질적으로 진성인 i층(120)만이 남아있게 되는 구성이 될 때 정지된다. 본 발명에 따라서, 10-100nm의 반도체층(대표적으로, 10-75nm, 바람직하게 15-45nm)이 마지막으로 남게 된다. 이 실시예에서, 30nm의 두께를 갖는 반도체층이 남게된다.
섬형 반도체 층(112)의 에칭동작(채널 에칭 단계)을 종료한 후에, 실리콘 산화막 혹은 실리콘 질화막이 보호막(116)으로서 형성되어 도 2d에 도시한 구조의 역 스태거형 TFT가 제공된다.
이 상태 하에서, 채널 에치 동작이 가해졌던 섬형 반도체 층(112)에서, 게이트 전극(103) 바로 위에 놓인 영역은 채널 형성 영역(117)을 구성한다. 실시예의 구성에 따라, 게이트 전극의 폭은 채널 형성 영역의 길이에 대응하며, L1로 표기된 길이를 채널 길이라고 한다. 더욱이, 게이트 전극(103)의 단부 밖에 놓인 영역(118)은 게이트 전극(103)으로부터 전계가 미치지 않는 오프셋 영역을 구성한다. 그 길이를 X1으로 표시하였다.
본 실시예의 경우, 게이트 전극(103)의 라인 폭(L1에 대응)은 3㎛이며, 채널 에칭 영역(115)(C1)의 길이는 4㎛이므로, 오프셋 영역(X1)의 길이는 0.5㎛이다.
여기서, 도 3은 드레인 영역(드레인 전극(114)과 접촉하는 반도체층)을 확대하여 도시한 도면이다. 도 3에서, 참조부호 103은 게이트 전극을 지칭하며, 참조부호 301은 채널 형성 영역을 지칭하며, 참조부호 302는 n+층(소스 혹은 드레인 전극)을 지칭하며, 참조부호 303 및 304는 서로 다른 막 두께를 갖는 오프셋 영역이며 참조부호 305는 n-층(LDD 영역)을 지칭한다.
더욱이, 본 명세서에서 설명하지는 않았으나, 소스 영역(소스전극(113)과 접촉하는 반도체 층)은 유사한 구조로 제공된다.
더욱이, 도 3에 구조를 개략적으로 도시하였지만, 각각의 영역의 막 두께간 관계에 주의해야 한다. 본 발명은 n+층(302) < n-층(305) < 오프엣 영역(i층)(304)의 막 두께 관계일 때 가장 바람직하게 구성된다.
n+층(302)은 전극으로만 기능하기 때문에 얇아도 충분하다. 한편, n-층(305) 및 오프셋 영역(304)은 전계를 효과적으로 완화하기 위한 적합한 두께일 필요가 있다.
본 실시예의 구성에 따라서, 상이한 막 두께를 갖는 2개의 오프셋 영역(303 및 304) 및 LDD 영역(305)은 채널 형성 영역(301)에서 n-영역(302)에 있다. 더욱이, 참조부호 303은 마스크 정렬에 의해 형성된 막 표면 방향의 오프셋 영역을 지칭하며, 오프셋 영역을 마스크 오프셋 영역이라 한다.
더욱이, 참조부호 304는 i층의 막 두께에 대응하는 막 두께 방향의 오프셋 영역을 지칭하며 이 오프셋 영역을 두께 오프셋 영역이라 한다. 두께 오프셋 영역(304)의 두께는 100-300nm(대표적으로는 150-200nm)의 범위로 결정될 수 있다. 그러나, 막 두께는 채널 형성 영역의 막 두께보다 클 필요가 있다. 막 두께가 채널 형성 영역보다 얇을 때, 우수한 오프셋 효과를 달성할 수 없다.
본 발명자는 이러한 오프셋 + LDD를 포함하는 구조를 HRD(고저항 드레인)이라 칭하고 이 구조는 통상의 LDD구조와는 다른 것으로 간주된다. 본 실시예의 경우, HRD 구조는 마스크 오프셋 + 두께 오프셋 + LDD인 3단 구조로 구성된다.
이 경우, LDD 영역(303)은 재현성이 매우 우수한 이점으로 제공되며, 막 두께 및 LDD 영역의 불순물 농도에 의해 제어되므로 특성 흩어짐이 작다. 패터닝에 의해 형성된 LDD 영역에서, 패터닝 에러에 의해 야기된 특성 흩어짐은 종래의 예에서 언급된 바와 같이 문제가 된다.
더욱이, 마스크 오프셋 영역(303)의 길이(X1)는 패터닝에 의해서 제어되며 따라서, 유리의 수축 등에 의해 야기된 에러의 영향을 받는다. 그러나, 막 오프셋 영역(304) 및 LDD영역(305)이 그 후에 존재하게 되고, 따라서 에러에 의해 야기된 영향이 완화되고 특성 흩어짐이 감소될 수 있다.
더욱이, 마스크 오프셋의 길이(L1)은 체널 에치 영역의 채널 길이(L1) 및 길이(C1)을 사용하여 (C1-L1)/2로 표현된다. 따라서, 바람직한 오프셋 길이(X1)는 소스 및 드레인 영역들을 형성할 때 패터닝 단계에 의해서 설정될 수 있다. 본 실시예의 구조에 따라, 오프셋 길이(X1)은 0.3-3㎛(대표적으로는 1-2㎛)로 설정될 수 있다.
더욱이, 도 2d에 도시한 구조를 갖는 역 스태거형 TFT는 활성층(섬형 반도체층)으로서 종래의 비정질 실리콘막을 이용한 TFT에 의해서 실현될 수 없다. 비정질 실리콘막이 사용될 때, 캐리어의 이동도(전자 혹은 정공)는 소스 및 드레인 전극 및 게이트 전극이 중첩하는 구조로 구성되지 않으면 극히 느려지게 된다.
소스 및 드레인 전극 및 게이트 전극이 중첩하는 구조라도, 비정질 실리콘막을 사용한 TFT의 이동도(전계 이동도)는 적어도 약 1-10cm2/Vs이다. 이와 반대로, 본 실시예에서 도시한 바와 같은 구조를 채택할 때, 이동도는 너무 느려 스위칭 소자로서 기능할 수 없다.
그러나, 본 실시예에 따라 결정질 실리콘막은 활성층으로서 이용되고 그러므로 캐리어 이동도가 충분히 빠르다. 그러므로, 본 실시예의 구조로, 충분한 이동도가 제공될 수 있다. 즉, 본 실시예의 구조는 결정구조를 갖는 반도체막이 반도체층으로서 사용되므로 실현될 수 있다.
더욱이, 본 실시예의 역 스태거형 TFT는 임팩트 이온화 등에 의한 핫 캐리어 주입의 열화현상에서 매우 강하며, HRD 구조를 가지므로 높은 신뢰성으로 제공된다. 더욱이, LDD 영역의 효과가 우세할 뿐만 아니라 LDD 영역은 매우 우세한 제어성을 가지며 형성되므로 특성 흩어짐이 매우 작다.
그러므로, 본 실시예의 구조는 높은 내전압을 필요로 하며 동작속도가 필요한 만큼 높지 않는 회로를 구성하는 TFT에 바람직하다.
더욱이, 본 실시예의 제조 단계들로써 도시된 바와 같이, 4장의 마스크들만이 도 2d에 도시한 구조를 갖는 역 스태거형 TFT를 제공하는데 필요하다. 이것은 종래의 채널 정지형 TFT에서 6장의 마스크들이 필요하다는 사실을 고려할 때 스루풋(throughput) 및 수율이 놀랄만큼 향상됨을 의미한다.
상기 언급한 바와 같이, 높은 신뢰성 및 재현성을 갖는 바텀 게이트형 TFT는 본 실시예의 구조에 따라 높은 대량 생산성능을 갖는 제조 단계들에 의해서 제조될 수 있다.
더욱이, 본 실시예의 제조 단계들에 따라서 제조된 바텀 게이트형 TFT(N-채널형 TFT)에 따라, 30-250cm2/Vs(대표적으로 100-150cm2/Vs)의 이동도 및 0-3V의 임계 전압을 달성할 수 있다.
[실시예 2]
이 실시예는 실시예 1에서 촉매 원소를 사용하지 않고 레이저로 비정질 실리콘막을 결정화하는 예이다. 도 5a-5d, 6a-6c 및 도 7을 참조하여 본 발명의 대표적인 실시예를 설명한다.
게이트 전극(203)의 라인폭은 1-10㎛(대표적으로 3-5㎛)으로 설정된다. 더욱이, 막 두께는 200-500nm(대표적으로 250-300nm)으로 설정된다. 본 실시예에 따라, 3㎛의 라인폭을 갖는 게이트 전극은 250nm의 두께를 갖는 알루미늄막(2wt% 스칸듐을 포함하는)을 사용하여 형성된다.
더욱이, 알루미늄 이외에, 게이트 전극(203)은 탄탈, 텅스텐, 티탄, 크롬, 몰리브덴, 도전성 실리콘, 금속 실리사이드, 이들로 적층된 층의 막 등을 사용할 수 있다. 이 스테이지에서, 제1 패터닝 단계(게이트 전극 형성)가 수행된다.
이 스테이지에서, 게이트 전극(203)이 양극 산화되며, 게이트전극을 보호하는 양극 산화막(204)은 50-200nm의 두께(전형적으로, 100-150nm)로 형성된다. 이 실시예에서, 양극 산화막(204)은 3%의 주석산(암모니아로 중화된)을 포함하는 에칠렌 글리콜 용액에 80V의 인가된 전압 및 5-6mA의 형성전류 상태에서 형성된다. 그럼으로써, 양극 산화막(204)이 약 100nm의 두께로 형성될 수 있다.
다음에, 실리콘 질화막(205)(막 두께; 0-200nm, 대표적으로는 25-100nm, 바람직하기로는 50nm) 및 SiOxNy로 표시되는 실리콘 옥시나이트라이드 막 혹은 실리콘 산화막(막 두께; 150-300nm, 대표적으로는 200nm)을 포함하는 게이트 절연층이 형성된다. 더욱이, 본 실시예의 경우, 양극 산화막(204)은 게이트 절연층 내에 또한 포함된다.
게이트 절연층을 형성한 후, 실리콘이 주성분인 비정질 반도체막(207)이 그 위에 형성된다. 본 실시예에 따라, 비정질 실리콘막의 예를 보였으나, 다른 성분의 반도체막(게르마늄 등을 포함하는 비정질 실리콘막)이 사용될 수도 있다.
더욱이, 본 발명은 채널 에치형의 바텀 게이트 구조로 제공되므로 비정질 실리콘막(207)의 막 두께는 두껍게 형성된다. 막 두께의 범위는 100-600nm(통상, 200-300nm, 바람직하게는 250nm)으로 설정된다. 이 실시예에서, 막 두께는 200nm으로 설정된다. 더욱이, 나중에 언급되겠지만, 본 발명에 따라 TFT에 오프셋 영역 및 LDD 영역이 어떻게 형성되는가에 의해서 최적의 막 두께가 적합하게 결정될 필요가 있다.
더욱이, 본 실시예에 따라, 비정질 실리콘막(207)은 저압 CVD공정에 의해서 형성되며 막 형성시, 탄소, 산소 혹은 질소와 같은 불순물 농도를 철저히 제어하는 것이 바람직하다. 불순물 양이 크면, 결정질 반도체막의 결정질수행의 균일성이 나중 단계에서 악화될 수 있다.
이 실시예에서, 상기 형성된 비정질 실리콘막 내의 각각의 불순물의 농도는 탄소 및 질소의 농도가 5 x 1018 atoms/cm3(대표적으로는 5 x 1017 atoms/cm3 이하) 이하이고 산소 농도는 1.5 x 1019 atoms/cm3(대표적으로는 1 x 10 atom/cm 이하)가 되도록 제어된다. 이러한 제어를 수행함으로써, TFT의 채널 형성 영역 내에 최종으로 포함된 불순물의 농도는 상기 기술된 범위 내에 든다.
이러한 식으로, 도 5a의 상태가 제공된다. 도 5a의 상태가 제공될 때, 비정질 실리콘막(207)은 레이저 빔을 조사하여 결정화된다(도 5b).
레이저 빔으로서, 여기 가스로서 KrF(248nm), XeCl(308nm), ArF(193nm) 등을 사용한 펄스 진동형 엑시머를 사용할 수 있다. 더욱이, Nd:YAG 레이저의 고조파와 같은 모든 다른 레이저 빔을 사용할 수 있다.
더욱이, 결정화될 비정질 반도체막의 막 두께가 본 실시예와 같이 두꺼운 경우, 긴 파장을 갖는 레이저 빔을 사용하여 막 전체를 균일하게 결정화하기가 쉽다. 더욱이, 레이저 빔을 조사할 때, 기판을 보조적으로 50-500℃ 범위로 가열하는 방법이 또한 유효하다. 더욱이, 광흡수 효율은 레이저 빔의 파장 및 주기 면에서 촉진되도록 막 두께를 조정하는 것이 효과적이다.
본 실시예에 따라, 펄스 진동형의 XeCl 엑시머 레이저 빔은 선형으로 제조되며 기판의 한 단부에서 타단부로 스캔되며, 이에 의해서 레이저 어닐링이 비정질 실리콘막의 전체 면에 대해 수행된다.
더욱이, 진동 주파수는 30MHz로 설정되며, 스캐닝 속도는 2.4mm/s로 설정되고, 레이저 에너지는 300-400mJ/cm2로 설정되고, 기판을 이면측으로부터 400℃로 가열함으로써 처리가 수행된다. 이러한 식으로, 결정질 실리콘막(이 실시예에서 결정질 실리콘막)(208)이 제공된다.
더욱이, 비정질 실리콘막과 유리기판간 열흡수율이 다르기 때문에 막의 상면측으로부터 빔이 조사되고, 비정질 실리콘막의 온도는 집중적으로 높아질 수 있다. 그러므로, 유리기판의 열저항 온도(650℃에 가까움) 이상의 온도로 비정질 실리콘막이 가열될 수 있다.
한편, 실시예와 같이 레이저 빔을 조사함으로써 결정화된 반도체막(이 명세서에서 용융 결정화된 막이라 칭함)은 레이저 결정화에 특유한 그레인 경계 분포(결정 그레인 경계의 존재의 분포)로 제공된다. 결정 그레인 경계가 현저하게 만들어져, "세코-에칭(seco-etching)"이라고 하는 공지된 기술로 관측하면, 결정 그레인 및 그레인 경계를 명료하게 분별할 수 있어 반도체막은 그레인 크기가 수십nm에서 수백nm인 결정 그레인의 집합체임을 알 수 있다.
한편, 다른 결정화 수단을 사용한 반도체막은 용융 결정화된 막과 분명히 다른 그레인 경계 분포를 보여준다. 왜냐하면 레이저빔(혹은 그와 동일한 강도를 갖는 강한 빔)을 사용한 결정화 동작에 따라, 반도체층은 일단 용융되나, 다른 수단의 경우 결정화는 기본적으로 고체상 성장에 의해 수행되고 결정화 메카니즘은 서로 다르기 때문이다.
다음에, 15족으로부터 선택된 원소(대표적으로, 인, 비소 혹은 안티몬)가 이온 주입 공정(질량분리와 함께) 혹은 이온 도핑 공정(질량분리없이)에 의해 첨가된다. 본 실시예에서, 인 농도는 결정질 실리콘막(208)의 표면으로부터 30-100nm(대표적으로 30-50nm) 깊이의 범위로 1 x 1019 내지 3 x 1021 atoms/cm3, 대표적으로는 1 x 1020 내지 1 x 1021 atoms/cm3 로 조정된다.
이 실시예에서, 이러한 방식으로 형성된 고농도 인을 포함하는 영역(209)을 n+층(혹은 제1 도전층)이라 칭한다. 층의 두께는 30-100nm(대표적으로 30-50nm)의 범위로 결정된다. 이 경우, n+층(209)은 나중 단계들에서 소스 및 드레인 전극들의 부분들로서 기능한다. 이 실시예에서, 30nm의 두께를 갖는 n+층이 형성된다.
더욱이, n+층(209) 밑에 형성된 저농도 인을 포함하는 영역(210)을 n-층(혹은 제2 도전층)이라 칭한다. 이 경우, n-층(210)은 n+층(209)의 저항보다 높은 저항으로 제공되어 나중 단계들에서 전계를 완화시키는 LDD 영역으로 기능한다. 이 실시예에서, 30nm의 두께를 갖는 n-층이 형성된다. 더욱이, n-층(210) 밑에, 진성 혹은 실질적으로 진성영역은 i층(220)이라 칭한다. 채널 형성 영역은 i층 내에 형성된다(도 5c).
더욱이, 인을 첨가할 때 깊이 방향의 농도 프로파일이 매우 중요하다. 이것은 실시예 1에서 기술되었다.
n+층(209) 및 n-층(210)을 이러한 식으로 형성할 때, 레이저 빔의 조사가 다시 수행되어 첨가된 불순물(인)이 활성화된다(도 5d).
더욱이, 레이저 어닐링 이외에, 램프 어닐링(강한 빔의 조사) 혹은 노 어닐링(전기 노에 의한 가열)이 또한 수행될 수 있다. 그러나, 노 어닐링의 경우, 유리기판의 열저항을 고려하여 처리를 수행할 필요가 있다.
본 실시예에 따라서, 레이저 어닐링은 XeCl 엑시머 레이저를 사용하여 수행된다. 처리 조건은 언급된 결정화 단계의 조건과 기본적으로 동일하며 레이저 에너지는 200-350 mJ/cm2(대표적으로 250-300mJ/cm2)으로 설정될 수 있다. 더욱이, 활성화 효율은 이면측에서 300℃로 기판을 가열하여 촉진된다.
더욱이, 이러한 레이저 활성화 단계에서, 결정질 실리콘막(208)이 인을 첨가하는 단계에서 받는 손상을 복구할 수 있다. 더욱이, 첨가 동작에서 이온의 충돌에 의해 비정질화 된 영역이 재결정화될 수 있다.
인을 활성화하는 단계를 종료하였을 때, 결정질 실리콘막이 패터닝되고 섬형 반도체층(211)이 형성된다. 이 경우, TFT가 최종으로 완성되었을 때(채널폭(W)) 캐리어의 이동방향에 수직한 방향의 길이는 1-30㎛(대표적으로는 10-20㎛)로 조정된다. 이 스테이지에서, 제2 패터닝 단계가 수행된다(도 6a).
이 스테이지에서, 도면에 도시되지 않았으나, 노출된 게이트 절연층 부분이 에칭되어, 이어서 형성된 전극(제2 배선)(도 6c에서 참조부호 218로 표시된 영역)에 게이트 전극(제1 배선)을 전기적으로 접속하는 접촉홀이 개방된다. 이 스테이지에서, 제3 패터닝 단계가 수행된다.
다음에, 전도성을 갖는 금속막(도시없음)이 형성되고 소스 전극(212) 및 드레인 전극(213)이 패터닝에 의해서 형성된다. 본 실시예에 따라, Ti(50nm)/Al(200-300nm)/Ti(50nm)의 3층 구조를 포함하는 적층된 층의 막이 사용된다. 더욱이, 상기 언급된 바와 같이, 게이트 전극을 전기적으로 접속하기 위한 배선이 동시에 형성된다. 이 스테이지에서, 제4 패터닝 단계가 수행된다(도 6b).
더욱이, 나중에 언급되겠지만, 게이트 전극(203) 바로 위의 영역의 길이(C1으로 표시되어 있음), 즉 소스 전극(212)과 드레인 전극(213) 사이에 개재된 영역 (이하, 채널 에치 영역이라 함)(214)은 채널 형성 영역의 길이 및 오프셋 영역의 길이를 결정한다. C1이 2-20㎛(대표적으로 5-10㎛)의 범위로부터 선택될 수 있지만, 이 실시예에서, C1 = 4㎛이다.
다음에, 소스전극(212) 및 드레인 전극(213)을 마스크들로 하여 건식 에칭이 수행되고, 섬형 반도체층(211)이 자기정렬 방식으로 에칭된다. 그러므로, 에칭은 채널 에칭 영역(214)에서만 진행된다(도 6c).
이 경우, n+층(209) 및 n-층(210)이 완전히 에칭되어 진성 혹은 실질적으로 진성인 i층(120)만이 남아있게 되는 구성이 될 때 에칭동작이 정지된다. 본 발명에 따라서, 10-100nm의 반도체층(대표적으로, 10-75nm, 바람직하게 10-45nm)이 마지막으로 남게 된다. 이 실시예에서, 30nm의 두께를 갖는 반도체층이 남게된다.
섬형 반도체 층(211)의 에칭(채널 에칭 단계)이 종료된 때에, 실리콘 산화막 혹은 실리콘 질화막이 보호막(215)으로서 형성되고 도 6c에 도시한 구조의 역 스태거형 TFT가 제공된다.
이 상태에서, 채널 에칭이 가해졌던 섬형 반도체 층(211)에서, 게이트 전극(203) 바로 위에 놓인 영역은 채널 형성 영역(216)을 구성한다. 실시예의 구성에 따라, 게이트 전극의 폭은 채널 형성 영역의 길이에 대응하며, L1로 표기된 길이를 채널 길이라 한다. 더욱이, 게이트 전극(203)의 단부 밖에 놓인 영역은 게이트 전극(203)으로부터 전계가 미치지 않는 오프셋 영역을 구성한다. 그 길이를 X1으로 표시하였다.
본 실시예의 경우, 100nm의 두께를 갖는 양극 산화막 부분의 감소를 고려하여, 게이트 전극(203)의 라인 폭(L1에 대응)은 2.8㎛이며, 채널 에칭 영역(214)의 길이(C1)는 4㎛이므로, 오프셋 영역의 길이(X1)는 0.6㎛이다.
여기서, 도 7은 드레인 영역(드레인 전극(213)과 접촉하는 반도체층)을 확대하여 도시한 도면이다. 도 7에서, 참조부호 203은 게이트 전극을 지칭하며, 참조부호 701은 채널 형성 영역을 지칭하며, 참조부호 702는 n+층(소스 혹은 드레인 전극)을 지칭하며, 참조부호 703 및 704는 서로 다른 막 두께를 갖는 오프셋 영역이며 참조부호 705는 n-층(LDD 영역)을 지칭한다.
더욱이, 여기 설명하지 않았으나, 소스 영역(소스전극(212)과 접촉하는 반도체 층)은 유사한 구조로 제공된다.
더욱이, 도 7에 구조를 개략적으로 도시하였지만, 각각의 영역의 막 두께간 관계에 주의해야 한다. 본 발명은 n+층(702) < n-층(705) < 오프엣 영역(i층)(704)의 막 두께 관계일 때 가장 바람직하게 구성된다.
n+층(702)는 전극으로만 기능하기 때문에 얇아도 충분하다. 한편, n-층(705) 및 오프셋 영역(704)은 전계를 효과적으로 완화하기 위한 적합한 두께일 필요가 있다.
본 실시예의 구성에 따라서, 상이한 막 두께를 갖는 2개의 오프셋 영역(703 및 704) 및 LDD 영역(705)은 채널 형성 영역(701)과 n-영역(702) 사이에 있다. 더욱이, 참조부호 703은 마스크 정렬에 의해 형성된 막표면 방향의 오프셋 영역을 지칭하며, 오프셋 영역을 마스크 오프셋 영역이라 칭한다.
더욱이, 참조부호 704는 i층의 막 두께에 대응한 막 두께 방향의 오프셋 영역을 지칭하며 이 오프셋 영역을 두께 오프셋 영역이라 칭한다. 두께 오프셋 영역(704)의 두께는 100-300nm(대표적으로는 150-200nm)의 범위로 결정될 수 있다. 그러나, 막 두께는 채널 형성 영역의 막 두께보다 클 필요가 있다. 막 두께가 채널 형성 영역보다 얇을 때, 우수한 오프셋 효과를 제공할 수 없다.
본 발명자는 이러한 오프셋 + LDD를 포함하는 구조를 HRD(고저항 드레인)이라 칭하고 이 구조는 통상의 LDD구조와는 다른 것으로 간주된다. 본 실시예의 경우, HRD 구조는 마스크 오프셋 + 두께 오프셋 + LDD인 3단 구조로 구성된다.
이 경우, LDD영역(703)은 재현성이 매우 우수한 이점으로 제공되며, 막 두께 및 LDD 영역의 불순물 농도에 의해 제어되므로 특성 흩어짐이 작다. 패터닝에 의해 형성된 LDD 영역에서, 패터닝 에러에 의해 야기된 특성 흩어짐은 종래의 예에서 언급된 바와 같이 문제가 된다.
더욱이, 마스크 오프셋 영역(703)의 길이(X1)는 패터닝에 의해서 제어되며 따라서, 유리의 수축 등에 의해 야기된 에러의 영향을 받는다. 그러나, 막 오프셋 영역(704) 및 LDD영역(705)이 그 후에 존재하게 되고, 따라서 에러에 의해 야기된 영향이 완화되고 특성 흩어짐이 감소될 수 있다.
더욱이, 마스크 오프셋의 길이(X1)은 채널 길이(L1) 및 채널 에치 영역의 길이(C1)을 사용하여 (C1-L1)/2로 표현된다. 따라서, 바람직한 오프셋 길이(X1)는 소스 및 드레인 영역들을 형성할 때 패터닝 단계에 의해서 설정될 수 있다. 본 실시예의 구조에 따라, 오프셋 길이(X1)는 0.3-3㎛(대표적으로는 1-2㎛)로 설정될 수 있다.
더욱이, 도 6c에 도시한 구조를 갖는 역 스태거형 TFT는 활성층(섬형 반도체층)으로서 종래의 비정질 실리콘막을 이용한 TFT에 의해서 실현될 수 없다. 왜냐하면 비정질 실리콘막이 사용될 때, 캐리어의 이동도(전자 혹은 전공)는 소스 및 드레인 전극 및 게이트 전극이 중첩하는 구조로 구성되지 않으면 극히 느려지게 되기 때문이다.
소스 및 드레인 전극 및 게이트 전극이 중첩하는 구조라도, 비정질 실리콘막을 사용한 TFT의 이동도(전계 이동도)는 적어도 약 1-10cm2/Vs이다. 이와 반대로, 본 실시예에서 보인 구조를 채택할 때, 이동도는 너무 느려 스위칭 소자로서 기능할 수 없다.
그러나, 본 실시예에 따라, 결정질 실리콘막은 활성층으로서 이용되고 그러므로 캐리어 이동도가 충분히 빠르다. 그러므로, 본 실시예의 구조로, 충분한 이동도가 제공될 수 있다. 즉, 본 실시예의 구조는 결정구조를 갖는 반도체막이 반도체층으로서 사용되는 것에 의해서만 실현될 수 있다.
더욱이, 본 실시예의 역 스태거형 TFT는 임팩트 이온화 등에 의한 핫 캐리어 주입의 열화현상에서 매우 강하며 HRD 구조를 가지므로 높은 신뢰성이 제공된다. 더욱이, LDD 영역의 효과가 우세할 뿐만 아니라 LDD 영역은 매우 우세한 제어성으로 형성되므로 특성 흩어짐이 매우 작다.
그러므로, 본 실시예의 구조는 높은 내전압을 필요로 하며 동작속도가 필요한 만큼 높지 않는 회로를 구성하는 TFT에 바람직하다.
더욱이, 본 실시예의 제조단계에 의해 보인 바와 같이, 4장의 마스크들만이 도 6c에 도시한 구조를 갖는 역 스태거형 TFT를 제공하는데 필요하다. 이것은 종래의 채널 정지형 TFT에서 6장의 미스크들이 필요하다는 사실을 고려할 때 스루풋 및 수율이 놀랄만큼 향상됨을 의미한다.
상기 언급한 바와 같이, 높은 신뢰성 및 재생성을 갖는 바텀 게이트형 TFT는 본 실시예의 구조에 따라 높은 대량생산수행을 갖는 제조단계에 의해서 제조될 수 있다.
더욱이, 본 실시예의 제조단계에 따라 제조된 바텀 게이트형 TFT(N-채널형 TFT)에 따라, 10-150cm2/Vs(대표적으로 60-120cm2/Vs)의 이동도 및 1-4V의 임계 전압을 달성할 수 있다.
[실시예 3]
본 실시예에 따라, 본 발명의 구성에서, 실시예 1 및 2의 구성과 다른 구성의 예를 보이도록 하겠다. TFT 제조단계는 기본적으로 실시예 1 및 2의 단계에 따라 수행된다. 따라서, 이 실시예에서 단지 필요한 부분만 설명하겠다.
먼저, 도 8a의 상태는 실시예 1 및 실시예 2의 제조단계에 따라 제공된다. 이 경우, 실시예 1 혹은 2와 상이한 점은 채널 에치 영역(800)의 길이는 소스 전극(801) 및 드레인 전극(802)을 형성할 때 C2로 설정된다는 것에 있다. 이 경우, C2는 게이트 전극의 폭보다 좁으며 2-9㎛(대표적으로 2-4㎛)의 범위로 선택된다. 이 실시예의 특징은 서로 중첩되는 게이트 전극 및 소스 및 드레인 전극을 제공하는 것이다.
채널 에치 단계가 상기 상태에서 실시예 1 및 실시예 2에 보인 바와 같이 수행되고 보호막이 제공될 때, 도 8b의 상태가 제공된다. 이 경우, 참조부호 803으로 지칭된 영역은 채널 형성 영역을 구성하며 이 채널의 길이는 L2(=C2)로 표시되었다. 더욱이, 마스크 설계에 의해 중첩된 영역의 길이(Y2)(마스크 중첩 영역이라 함)는 게이트 전극의 폭을 E로 표기할 때 (E-L2)/2로 표현된다.
도 8c는 TFT 동작시 캐리어가 n+층(806)(두께; 40nm) 및 드레인 전극(802)에 채널 형성 영역(803)(두께; 50nm), 마스크 중첩 영역(804)(두께; 160nm) 및 LDD 영역(805)(두께; 50nm)에 도달하는 드레인 영역을 확대하여 도시한 것이다.
더욱이, 이 경우, 게이트 전극으로부터 전계가 마스크 중첩 영역(804)에도 형성될지라도, 전계는 그 부분이 LDD영역에 이를 때 약해지고, 따라서, 이러한 영역에는 LDD 영역과 실질적으로 유사한 기능이 제공된다. 자연히, 그 부분이 LDD 영역(805)으로 더 다가갈 때, 전계는 완전히 형성되지 않아 그 부분은 오프셋(두께 오프셋) 영역로서도 작용할 수 있다.
이러한 식으로, 본 실시예의 구조에 따라서, HRD 구조는 중첩에 의해 형성된 LDD + 두께 오프셋 + 저농도 불순물에 의한 LDD로 구성된다. 더욱이, 중첩 영역(804)의 막 두께가 얇을 때, 중첩에 의해 형성된 LDD + 저농도 불순물에 의한 LDD만에 의한 LDD 구조가 형성될 수 있다.
본 실시예의 구성에서, 중첩 영역(804) 및 LDD 영역(805)는 각각의 막 두께에 의해서 제어되어 특성 흩어짐이 매우 작다. 더욱이, 중첩 영역의 길이(Y2)가 패터닝 등에 의해 야기된 에러를 포함할지라도, 두께 방향의 오프셋 및 저농도 불순물에 의한 LDD는 그와 같은 에러의 영향을 받지 않으며, 따라서 Y2에 의해 야기된 특성 흩어짐이 완화된다.
더욱이, 본 실시예의 구조는 오프셋 성분이 작고 높은 동작속도가 필요한 회로를 구성하는 TFT에 바람직하다.
더욱이, 본 실시예의 구조로 임팩트 이온화에 의해 채널 형성 영역에 누적된 소수 캐리어가 소스 전극에 신속하게 이끌려 이에 따라 기판 부유 효과가 발생하기 어렵다고 하는 이점이 제공된다. 그러므로, 동작속도가 고속일 뿐만 아니라 매우 높은 내전압 특성이 제공되는 TFT를 실현할 수 있다.
[실시예 4]
본 실시예에 따라, 본 발명의 구성에서 실시예 1-3의 구조와 다른 구조의 예를 보이도록 하겠다. TFT의 제조단계는 실시예 1 및 2의 단계에 따라 기본적으로 수행된다. 따라서, 본 실시예에 따른 필요한 부분만을 설명한다.
먼저, 도 9a의 상태는 실시예 1 혹은 2의 제조단계에 따라 제공된다. 이 경우, 실시예 1 혹은 2와 상이한 점은 소스전극(901) 및 드레인 전극(902)을 형성할 때 채널 에치 영역(900)의 길이는 C3로 설정되는데에 있다. 이 경우, C3는 게이트 전극의 폭과 일치되도록 1-10㎛(대표적으로는 3-5㎛)이다.
채널 에치 단계가 실시예 1 혹은 2에 보인 바와 같은 상태에서 수행되고 보호막이 제공될 때, 도 9b의 상태가 제공된다. 이 경우, 참조부호 903으로 지칭된 영역은 채널 형성 영역을 구성하며 그 채널의 길이는 L3(=C3)로 표시되었다.
도 9c는 TFT 동작시 캐리어가 n+층(906)(두께; 50nm) 및 드레인 전극(902)에 채널 형성 영역(903)(두께; 100nm), 두께 오프셋 영역(904)(두께; 150nm) 및 LDD 영역(905)(두께; 100nm)에 도달하는 드레인 영역을 확대하여 도시한 것이다. 즉, 본 실시예의 구조는 두께 오프셋 + LDD의 2단 구조로 구성된다.
또한 본 실시예의 구성에서, 두께 오프셋 영역(904) 및 LDD 영역(905)는 각각의 막 두께에 의해 제어되고, 따라서 특성 흩어짐이 작다. 더욱이, 충분한 내전압 특성이 제공될 수 있다.
[실시예 5]
본 실시예에서, 본 발명의 구성에서, 실시예 1-4의 구성과 다른 구성의 예를 보이도록 하겠다. TFT 제조단계는 실시예 1 혹은 2의 단계에 따라 수행된다. 따라서, 이 실시예에서 단지 필요한 부분만 설명하겠다.
먼저, 도 10a의 상태는 실시예 1 혹은 실시예 2의 제조 단계들에 따라 제공된다. 이 경우, 실시예 1 혹은 2와 상이한 점은 소스 전극(1001) 및 드레인 전극(1002)를 형성할 때, 소스 전극이나 드레인 전극이 게이트 전극에 중첩되게 만들어지며, 다른 점은 게이트 전극에 중첩되지 않게 만들어지는 데에 있다.
더욱이, 이 실시예에서, 채널 에치 영역(1000)의 길이는 C4로 설정된다. 이 경우, C4는 1-10㎛(대표적으로 3-6㎛)의 범위로 선택된다.
채널 에치 단계가 상기 상태에서 실시예 1에 보인 바와 같이 수행되고 보호막이 제공될 때, 도 10b의 상태가 제공된다. 이 경우, 참조부호 1003으로 지칭된 영역은 채널 형성 영역을 구성하며 이 채널의 길이는 L4(=C4-X4)로 표시되었다.
이 경우, X4는 마스크 오프셋 영역(1004)의 길이를 지칭한다. X4의 수치값 범위에 대해서, 실시예 1을 참조할 수 있다. 더욱이, 마스크 중첩 영역(1005)의 길이의 수치값에 대해서, 실시예 3을 참조할 수 있다.
본 실시예는 실시예 1에서 설명된 HRD 구조 및 실시예 3에서 설명된 HRD 구조(LDD 구조)가 결합된 구성으로 제공된다. 구조 설명은 실시예 1 및 실시예 3에 이미 했으므로 이 실시예에서 그에 대한 설명은 생략하겠다.
본 실시예에서 도시된 바와 같은 구조를 채택할 때, 특히 소스 영역에 실시예 3에 의한 HRD 구조(혹은 LDD 구조)를 사용하고 드레인 영역에서 실시예 1에서 설명된 HRD 구조를 사용하는 것이 바람직하다.
예를 들면, 드레인 영역의 일 측의 채널의 단부(접합)에서, 전계의 집중이 현저하고 실시예 1과 같이 많은 저항 성분을 갖는 HRD 구조가 바람직하다. 역으로, 소스 일 측에 그 정도로 높은 내전압에 대한 조치가 필요하지 않으므로 실시예 3과 같이 소수의 저항 성분을 갖는 HRD(혹은 LDD) 구조가 적합하다.
더욱이, 이 실시예에서, 실시예 3의 구조는 소스 및 드레인 영역 일 측 어느 한쪽에 결합될 수 있다. 이러한 식으로, 설계자는 실시예 1-4에 보인 HRD 구조 혹은 LDD 구조를 적합하게 선택하고 이를 소스 및 드레인 영역 내에 채택하고, 최적의 구조가 회로 설계면에서 설계될 수 있다.
이 경우, 32=9 방식들의 조합 패턴들이 가능하다.
[실시예 6]
이 실시예에서, 도 11을 참조하여 실시예 1-5에 의해 보인 구성을 갖는 바텀 게이트형 TFT를 사용하여 CMOS 회로(인버터 회로)가 구성되는 경우의 예를 설명한다.
더욱이, CMOS 회로는 동일 기판 상에 형성된 N-채널형 TFT 및 P-채널형 TFT를 상보적으로 조합함으로써 구성된다.
도 11은 참조부호 1101이 P-채널형 TFT의 소스 전극을 지칭하며, 참조부호 1102는 N-채널형 TFT의 소스 전극을 지칭하며 참조부호 1103은 N-채널 및 P-채널형 TFT에 공통인 드레인 전극을 지칭하는 실시예 5에 보인 구성을 이용한 CMOS 회로를 도시한 것이다.
더욱이, 실시예 1 혹은 2에서 설명된 제조단계에 의해 n+층(1104 및 1105) 및 n-층(1106 및 1107)을 갖는 N-채널형 TFT가 형성된다. 한편, p++층(1108 및 1109) 및 p-층(1110 및 1111)을 갖는 P-채널형 TFT가 형성된다.
더욱이, 동일 기판 상에 CMOS 회로를 제조하기는 매우 쉽다. 본 발명의 경우에, 먼저 도 2b 혹은 도 6a의 상태는 실시예 1 혹은 2의 단계에 따라 제공된다.
이 상태에서, 15족으로부터 선택된 원소는 N형 혹은 P형에 관계없이 전체 면 상에 첨가되고 P-채널형 TFT를 제조할 때 13족으로부터 선택된 원소(대표적으로는 보론, 인듐 혹은 갈륨)은 레지스트 마스크 등에 의해 N-채널형 TFT를 구성하기 위한 영역을 감춤으로써 첨가될 수 있다.
이 실시예에서, 보론이 예로서 채택되고 이 경우 보론은 전도성을 반대로 하기 위해서 인의 농도와 같거나 이보다 큰 농도로 첨가되어야 한다. 더욱이, n+층 및 n층 모두를 p층 및 p 층으로 완전히 전환하기 위해서 보론을 첨가할 때 농도 프로파일을 조정하고 인을 첨가하는 깊이보다 깊게 보론을 첨가하는 것이 중요하다.
따라서, 막 내에 보론의 농도 프로파일을 도 12에 도시하였다. 도 12에서, 참조부호 1200은 반도체층을 지칭하며, 참조부호 1201은 보론을 첨가하기 전의 인의 농도 프로파일을 지칭하며, 참조부호 1202는 보론을 첨가한 후에 보론의 농도 프로파일을 지칭하며, 참조부호 1203은 p++층을 지칭하며, 참조부호 1204는 p-층을 지칭하며 참조부호 1205는 i층을 지칭한다.
이 경우, p++층(1203)의 두께는 10-150nm(대표적으로 50-100nm)로 설정되고, p++층의 보론 농도는 3 x 1019 - 1 x 1022 atoms/cm3, 대표적으로는 3 x 1019 - 3 x 1021 atoms/cm3로 조정된다.
한편, p-층(1204)의 두께는 30-300nm(대표적으로는 100-200nm)로 설정되며 보론의 농도는 5 x 1017 - 3 x 1019 atoms/cm3로 조정된다. 그러나, P-채널형 TFT는 본질적으로 열화에 강하므로 LDD 영역으로서 p-층을 이용할 필요는 없다. 이온 주입 공정 등 첨가수단이 사용되는한, p-층은 반드시 농도 기울기를 연속적으로 변환시켜 형성되기 때문에 p-층(1204)의 막 두께를 분명하게 언급하였다.
한편, 본 실시예에 따라, 실시예 2에 보인 구성을 갖는 HRD 구조(중첩 영역을 이용하는 형태)는 소스 영역측 상에 사용되며, 실시예 1에 보인 구성을 갖는 HRD 구조(마스크 오프셋을 이용하는 형태)는 N-채널형 TFT나 P-채널형 TFT의 드레인 영역측에 설치된다.
그러므로, 정면도로부터 명백한 바와 같이, P-채널형 TFT의 소스 영역측에는 Yi 길이를 갖는 중첩 영역이 제공되고 이의 드레인 영역측에는 Xi의 길이를 갖는 마스크 오프셋 영역이 제공된다. 더욱이, N-채널형 TFT의 소스 영역측에는 Yj 길이를 갖는 중첩 영역이 제공되고, 이의 드레인 영역측에는 Xj 길이의 마스크 오프셋 영역이 제공된다.
이 경우, Xi 및 Xj 길이, 및 Yi 및 Yj 길이는 마스크 설계에 의해 각각 자유롭게 조정될 수 있다. 따라서, 각각의 길이는 회로를 구성할 필요성에 따라 적합하게 결정될 수 있으며 N-채널형과 P-채널형간에 정렬될 필요는 없다.
더욱이, 이러한 구조에 따라, 공통 드레인을 구성하는 CMOS 회로의 영역의 내전압 특성이 촉진될 수 있으므로 높은 동작속도를 갖는 회로가 구성되는 경우에 매우 유효한 구성이다.
더욱이, 도 11이 실시예 1-4에 도시한 구성을 갖는 TFT를 사용한 CMOS 회로의 구성을 도시하였으나, 상기 기술된 것 이외의 모든 조합이 당연히 가능하다. 가능한 구성 패턴으로서, 하나의 TFT에 대해 9개의 패턴이 있으므로 CMOS에서 92 = 81가지 방법이 있다. 회로가 필요로 하는 기능에 따라 복수의 조합으로부터 최적의 조합이 채택될 수 있다.
더욱이, 본 실시예에서 보인 바와 같이, 본 발명은 P-채널형 TFT에도 쉽게 적용할 수 있다. 그 경우, 본 발명의 바텀 게이트형 TFT(P-채널형 TFT)에 따라, 30-150cm2/Vs의 이동도(P-채널형 TFT) 및 -1 내지 -3V의 임계 전압이 실현될 수 있다.
[실시예 7]
이 실시예에서, 실리콘 결정화를 촉진하는 촉매 원소로서 Ge(게르마늄)을 이용한 경우의 예를 설명한다. Ge이 이용될 때, 범용 사용의 우수성 면에서 이온 주입 공정, 이온 도팽 공정 혹은 플라즈마 처리에 의해 Ge를 첨가하는 것이 바람직하다. 더욱이, Ge는 Ge를 포함하는 분위기에서 열처리를 수행함으로써 가스 상으로부터 첨가될 수 있다.
Ge는 Si(실리콘)과 동일한 14족에 속하는 원소이며 따라서, Si와의 양립성이 매우 우수하다. Ge 및 Si 화합물(SixGe1-x, 0<X<1 로 표기됨)을 본 발명의 반도체 층용으로도 이용할 수 있다.
그러므로, Ge를 사용하는 비정질 실리콘막의 결정화가 본 실시예와 같이 수행되는 경우, 촉매 원소는 결정화 이후에 게터링될 필요는 없다. 자연히, 게터링 단계가 수행될 수 있으나 TFT 특성에 전혀 영향을 미치지 않는다.
그러므로, 게터링 단계의 열처리를 생략할 수 있으므로 제조단계의 스루풋이 현저하게 조장된다. 더욱이, SixGe1-x막을 사용한 TFT는 높은 이동도를 나타내는 것으로 알려져 있기 때문에 실리콘막 내에 Ge를 포함하는 양이 적절할 때 동작속도의 촉진이 예상될 수 있다.
더욱이, 본 실시예의 구성은 실시예 1-6의 어떠한 구성에도 적용할 수 있다.
[실시예 8]
이 실시예에서, 본 발명에 따른 TFT를 임계 전압을 제어하기 위해 안출된 경우의 예를 설명한다.
임계 전압을 제어하기 위해서 13족으로부터 선택된 원소(대표적으로 보론 인듐 및 갈륨) 혹은 15족으로부터 선택된 원소(대표적으로 인, 비소 및 안티몬)을 채널 형성 영역에 첨가하는 기술을 채널 불순물 첨가라 한다.
본 발명에서 채널 불순물 첨가를 수행하는 것이 효과적이며 다음 2가지 방법이 간단하고 우수하다.
먼저, 비정질 실리콘막을 형성하는 시점에서, 막을 형성하는 가스에 임계 전압을 제어하기 위한 불순물(예를 들면, 디보란, 포스핀 등)을 포함하는 가스를 혼합하고 이의 소정의 량이 막형성과 동시에 포함되는 시스템이 있다. 이 경우, 단계 수를 전혀 증가시킬 필요는 없어도, 동일 농도의 불순물이 N형 및 P형 TFT 모두에 첨가되므로 시스템은 서로 상이한 이들 TFT의 농도는 제조하는 요청을 충족할 수 없다.
다음에, 도 2d를 참조하여 설명한 바와 같이 채널 에치 단계(채널 형성 영역을 형성하는 단계)를 종료한 후에 소스 및 드레인 전극을 마스크로 사용하여 불순물이 채널 형성 영역(혹은 채널 형성 영역 및 마스크 오프셋 영역)에 선택적으로 첨가되는 시스템이 있다.
이온 주입 공정, 이동 도핑 공정, 플라즈마 처리 공정, 가스상 공정(분위기로부터 확산), 고체상 공정(막의 내부로부터 확산) 등 여러 가지 공정을 첨가공정으로서 사용할 수 있어도, 채널 형성 영역이 얇으므로 가스상 공정, 고체상 공정 등과 같이 손상을 입히지 않는 공정이 바람직하다.
더욱이, 이온 주입 공정 등을 사용하는 경우, TFT 전체를 덮는 보호막을 제공한 후에 공정이 수행되는 경우, 채널 형성 영역의 손상이 완화될 수 있다.
더욱이, 불순물을 첨가한 후에, 불순물을 활성화하는 단계가 레이저 어닐링, 램프 어닐링, 노 어닐링 혹은 이들 조합에 의해 수행된다. 이 경우, 채널 형성 영역은 채널 형성 영역이 받았던 손상으로부터 거의 회복된다.
실시예를 수행할 때, 임계 전압을 제어하기 위한 불순물은 1 x 1015 - 5 x 1018 atoms/cm3(대표적으로는 1 x 1015 - 5 x 1017 atoms/cm3)의 농도로 채널 형성 영역에 첨가될 수 있다.
더욱이, 본 실시예가 본 발명의 TFT에 수행될 때, N-채널형 TFT의 임계 전압은 0.5-2.5V 범위 내에 들 수 있다. 더욱이, P-채널형 TFT에 인가될 때, 임계 전압은 -0.1 내지 -2.0V 범위에 들 수 있다.
더욱이, 실시예의 구성은 실시예 1-7 구성 중 어느 것과 조합될 수 있다. 더욱이, 실시예 6의 CMOS 회로에 적용될 때, 첨가농도 및 첨가될 불순물 종류는 N형 TFT와 P형 TFT간에 서로 상이하게 만들어 질 수 있다.
[실시예 9]
도 2d에 도시한 구조에 따라, 소스 전극(113) 및 드레인 전극(114)는 섬형 반도체층을 완전히 포위하도록 형성된다. 이 실시예에서, 그와 상이한 구성에 대해 설명한다.
도 13a에 도시한 구조가 도 2d에 구성과 기본적으로 유사하더라도, 특징점은 소스 전극(11) 및 드레인 전극(12)의 모양이 이 그와 상이한 점에 있다. 즉, 그 부분들에서, 소스 전극(11) 및 드레인 전극(12)은 섬형 반도체층(엄격히 말하여, 소스 및 드레인 영역)의 내측 상에 "a"로 표기한 거리로 형성된다.
더욱이, 참조부호 13으로 표기된 영역은 채널 형성 영역(14)과 동일한 막 두께를 갖는 영역이며 거리 "a"의 폭으로 제공된다. 도면에 개략적으로 도시되었으나, 거리 "a"는 1-300㎛(대표적으로 10-200㎛)이다.
이 경우, 제조단계 면에서 실시의 특성을 설명한다. 이 실시예에서, 소스 전극(11) 및 드레인 전극(12)은 도 13b에 도시한 바와 같이 형성된다. 도면에서, 참조부호 15는 섬형 반도체층을 지칭하며 이의 단부(16)는 노출되어 있다.
채널 에치 단계가 그 상태에서 수행될 때, 섬형 반도체층(15)은 소스 전극(11) 및 드레인 전극(12)을 마스크로 사용하여 자기정렬 방식으로 에칭된다. 이 경우, 단부(16)가 동시에 에칭된다.
이러한 식으로, 도 13a에 도시한 구조가 제공된다. 따라서, 단부(16)엔 채널 형성 영역(14)과 동일한 막 두께가 제공됨이 명백하다.
섬형 반도체층의 돌출부(13)는 다음 2가지 이유에 의해 형성된다.
(1) 이들은 채널 에치 단계에서 에칭 모니터로서 이용된다.
(2) 이들은 나중 단계에서 보호막 혹은 층간 절연막을 형성할 때 섬형 반도체층의 단차에 의해 야기된 잘못된 피복성을 감소시킨다.
에칭 모니터는 채널 형성 영역이 적절한 막 두께로 제공되었는지 여부를 제조 과정에서 표본추출 검사로 검사되는 경우에 사용된다.
더욱이, 본 실시예의 구성은 실시예 1-7의 구성 중 어떤 것과도 조합될 수 있다.
[실시예 10]
이 실시예에서, 도 14a, 도 14b 및 도 14c를 참조하여 실시예 6에 보인 CMOS 회로의 회로구성의 예를 설명한다.
도 14a는 도 11에 도시한 바와 동일한 구조를 갖는 CMOS 회로를 도시한 것이다. 이 경우, 회로는 게이트 전극(20), N형 TFT의 반도체층(12), P형 TFT의 반도체층(22), N형 TFT의 소스 전극(23), P형 TFT의 소스 전극(24) 및 공통 드레인 전극(25)로 구성된다.
더욱이, 각각의 단자부분 "a", "b", "c" 및 "d" 각각은 도 14c에 도시한 인버터 회로의 단자 포인트 "a", "b", "c" 및 "d"에 대응한다.
다음에, 도 14b는 N형 TFT 및 P형 TFT의 드레인 영역을 구성하기 위한 반도체층을 공통으로 만드는 경우의 예를 도시한 것이다. 각각의 표기는 도 14a를 참조하여 설명된 표기에 대응한다.
도 14b의 구조에 따라, TFT는 회로 등을 고밀도로 집적한 경우 매우 유효한 매우 고밀도로 형성될 수 있다. PN 접합이 공통으로 만들어진 반도체층 내에 형성되어도, 아무 문제도 없다.
[실시예11]
이 실시예에서, 실시예 1-6의 구성을 갖는 TFT 및 CMOS를 제조하는 과정에서, 램프 어닐링은 열처리를 수행하기 위한 수단으로서 사용되는 경우의 예를 보이도록 하겠다.
램프 어닐링으로서, RTA(고속 열 어닐)에 의한 열처리가 있다. 이것은 스루풋(throughput)이 매우 우수한 적외선 램프로부터 강한 빔을 조사함으로써 짧은 시간(수초 내지 수십초) 내에 고온에서 열처리를 수행하는 기술이다. 더욱이, 적외선 이외의 자외선을 보조적으로 사용할 수도 있다.
본 발명에 따라, 열처리는 비정질 반도체막을 결정화하는 단계, 결정질 반도체막의 결정질수행을 개선하는 단계, 촉매 원소를 게터링하는 단계, 임계값 등을 제어하기 위한 불순물을 활성화하는 단계에서 수행된다. 그러한 경우, 이 실시예를 이용할 수 있다.
더욱이, 본 실시예의 구성 및 다른 실시예의 구성은 자유롭게 조합될 수 있다.
[실시예 12]
이 실시예에서, 촉매 원소가 실시예 1와 다른 수단으로 게터링되는 경우를 설명한다.
실시예 1에서, 게터링 단계는 15족으로부터 선택된 성분만을 이용함으로써 수행되며, 촉매 원소를 게터링하는 단계는 13족 및 15족으로부터 선택된 원소가 첨가되는 상태에서도 수행될 수 있다.
그 경우, 도 1e에 도시한 상태가 제공될 때, N-채널형 TFT를 구성하는 영역만이 레지스트 마스크에 의해 감추어지고 보론이 이어서 첨가된다. 즉, 인만이 N-채널형 TFT를 구성하는 영역내에 존재하게 되고 보론 및 인은 P-채널형 TFT를 구성하는 영역에 존재한다.
더욱이, 열처리는 그 상태에서 수행되고, 촉매 원소를 게터링하는 단계가 수행된다. 발명자의 실험에 따라, 인과 보론에 의한 게터링 효과는 인만에 의한 게터링 효과보다 우수하다. 그러나, 어떠한 게터링 효과도 보론만에 의해서 달성되지 못하여 우수한 게터링 효과는 (인)과 (인보다 높은 농도의 보론)이 더해진 조합에 의해서 보여진다.
더욱이, 실시예의 구성은 다른 실시예의 구성에 자유롭게 조합될 수 있다.
[실시예 13]
우수한 열저항을 갖는 석영기판 혹은 실리콘 기판이 기판으로서 사용될 때, 할로겐 원소를 포함하는 산화 분위기에서 약 700-1000℃에서 열처리를 수행하는 것이 효과적이다. 이것은 할로겐 원소에 의해 금속 원소의 게터링 효과를 이용하는 기술이다.
더욱이, 실시예 12에서 보인 게터링 단계와 함께 기술을 이용함으로써, 비정질 실리콘막을 결정화할 때 이용된 촉매 원소는 완전히 제거될 수 있다. 이러한 식으로, 촉매 원소가 적어도 채널 형성 영역으로부터 완전히 제거될 때, 높은 신뢰성의 반도체 장치가 제공될 수 있다.
[실시예 14]
이 실시예에서, 실시예 1-5에 설명된 TFT는 픽셀 매트릭스 회로의 픽셀 TFT에 적용되고, 이 경우 TFT는 실시예 5에 보인 오프셋 구조 및 중첩 구조가 복합된 구조로 제공된다.
도 15는 픽셀 매트릭스 회로에서 하나의 픽셀의 개략적인 평면도이고 도 16은 그 단면도이다. 픽셀 매트릭스 회로의 각각의 픽셀은 픽셀 TFT(1598) 및 저장용량(1599)을 갖도록 형성된다. 픽셀 매트릭스 회로는 픽셀 TFT(1598)의 온/오프 제어를 위한 신호를 X 방향에 병렬로 입력하기 위한 복수의 게이트 배선(1510) 및 이미지 신호를 Y 방향으로 병렬로 입력하기 위한 복수의 소스 배선(1520)으로 배열된다.
픽셀 매트릭스 회로의 제조단계는 실시예 1과 유사하므로, 본 실시예의 제조단계의 설명을 간단하게 하겠다. 실리콘 산화막을 포함하는 기저막(1502)은 유리기판(1501) 표면 상에 형성된다. 제1 배선층으로서 기저막(1502) 상에 게이트 배선(1510)과 병렬로 게이트 배선(1510) 및 용량배선(1530)이 형성된다. 제1 배선층을 구성하는 도전막으로서, 하위층에 TaNa막 및 상위층에 Ta막을 포함하는 적층된 층의 막이 사용된다. 게이트 배선(1510)은 TFT의 게이트 전극(1511, 1512)에 일체로 형성되고 용량배선(1530)은 저장 용량(1599)의 하위전극을 구성하는 용량 전극(1531)에 일체로 형성된다.
실리콘 질화막(1503) 및 실리콘 니트로옥사이드 막(1504)을 포함하는 게이트 절연층은 제1 층 상의 배선 및 전극 위에 형성된다. 픽셀 TFT(1598)의 반도체층(1541)은 절연층(1503 및 1504) 위에 형성된다. 이 실시예에서, 누설전류 감소는 픽셀 TFT를, 게이트 전극(1511)을 갖는 TFT 및 직렬로 접속된 게이트 전극(1512)을 갖는 TFT로 구성된 소위 멀티 게이트형을 구성함으로써 달성된다.
제2 층에 배선으로서, Ti/Al/Ti의 적층막을 포함하는 소스 배선(1520), 소스 전극(1521), 드레인 전극(1522) 및 마스크 전극(1523)이 형성된다. 소스 전극(1521)은 소스 배선(1520)에 일체로 형성된다. 소스 배선(520)은 게이트 배선(1510) 및 용량 배선(1530)과 함께 격자를 구성하도록 배열되고 게이트 절연층에 의해 배선(1510 및 1530)으로부터 절연된다.
그러므로, 제1 층배선(1510 및 1530)과 제2 층배선(1520)간 기생용량을 감소시키기 위해서, 게이트 절연층의 두께는 탑 게이트형 TFT보다 두껍게 만들어진다. 이 경우, 두께는 0.3-0.8㎛, 대표적으로 0.4-0.5㎛로 설정된다. 그러므로, 게이트 절연층을 구성하는 제1 층의 실리콘 질화막(1503)의 두께는 0-500nm, 대표적으로 25-300nm으로 설정된다. 제2 층에 실리콘 니트로옥사이드 막(혹은 실리콘 산화막)의 두께는 0-800nm, 대표적으로 150-500nm으로 설정된다. 이 경우, 실리콘 질화막(1503)의 두께는 150nm로 설정되고 실리콘 옥시나이트라드 막(1504)의 두께는 300nm으로 설정된다.
채널 에칭은 전극(1521, 1522, 1523)을 마스크로 이용하여 픽셀 TFT(1598)의 반도체층(1541)에 수행된다. 마스크 전극(1523)의 전위는 표류되며, 반도체층(1541)에 전압을 인가하는 기능은 없어도 되며 채널 에칭 단계에서 마스크로서 기능한다. 이 경우, 소스 전극(1521) 및 드레인 전극(1522)은 게이트 전극(1511 및 1512)에 대해 벗어나고, 한편으로 마스크 전극(1523)은 게이트 전극(1511 및 1512)를 중첩하도록 형성된다.
구조에 따라, 실시예 1에 설명된 오프셋형의 HRD는 소스 영역 및 드레인 영역에 형성되며 높은 내전압에 대한 측정이 수행된다. 한편, 마스크 전극(1523) 밑의 층에 불순물 영역은 2개의 TFT를 접속하는 부분에 대응하며 캐리어 경로만으로 기능하며, 따라서 높은 이동도가 가장 우세하다. 따라서, 실시예 3에 설명된 중첩형의 HRD 영역은 불순물 영역에 제공되며 이동도 촉진이 달성된다.
더욱이, 픽셀 매트릭스 회로에서, 전압은 극성이 번갈아 반전되도록 픽셀 전극에 인가되고, 따라서, 픽셀 TFT(1598)의 특성은 양극 및 음극을 갖는 전압에 대해 등화되는 것이 바람직하다. 이 실시예에서, 소스 영역 및 드레인 영역에 형성된 오프셋 영역의 길이를 같게 하고 마스크 전극(1523)의 양측에 형성된 중첩 영역의 길이가 같도록 설계된다.
실시예 1-3과 같이, 오프셋 길이 및 중첩길이는 제1 층 및 제2 층에 배선패턴에 의해 결정되며 이들 길이는 각각 0.3-3㎛으로 설정될 수 있다. 이 경우, 오프셋 길이 및 중첩 길이는 각각 1㎛로 설정된다. 더욱이, 픽셀 TFT(1598)의 경우, 채널폭 및 채널 길이는 1-10㎛로 설정된다. 이 경우, 채널폭은 5㎛로 설정되며 채널길이는 3㎛로 설정된다. 채널길이를 3㎛로 설정하기 위해서, 게이트 전극(151 및 1512)의 폭들은 3㎛로 설정된다. 더욱이, 마스크 전극(1523)의 양측에서의 중첩될 길이들은 실시예 4와 같이 영으로 설정될 수도 있다.
마스크 전극(1523)은 게이트 전극들(1511 및 1512)을 중첩하도록 배열되므로 마스크 전극(1523)은 마스크 전극(1523)과 게이트 전극(1511 및 1512)간 기생용량을 줄이기 위해서 반도체층(1514)의 폭보다 좁게 만들어진다.
한편, 저장 용량(1599)에 따라, 드레인 전극(1522)는 용량전극(1531)에 대향되도록 형성된다. 이 구조에 의해서, 저장 용량(1599)은 드레인 전극(1522) 및 대향된 전극으로서 캐패시턴스 전극(1531) 및 유전체로서 게이트 절연층(1503 및 1504)으로 형성된다. 실시예 1에 보인 바와 같이, 픽셀 TFT(1598)은 4장의 마스크로 구성될 수 있고, 더욱이 저장 용량(1599)이 부가될 때에도, 마스크패턴만을 바꾸므로 마스크 수가 증가되지 않음이 명백하다. 이것은 종래의 채널 정지형 TFT를 제조할 때 6장의 마스크들이 필요하다는 사실을 고려하면 스루풋 및 수율이 현저하게 향상됨을 의미한다.
100-250nm 두께의 실리콘 니트로옥사이드 혹은 실리콘 질화물을 포함하는 보호막(1516)은 픽셀 TFT(1598) 및 저장 용량(1599)을 덮도록 형성된다. 이 경우, 200nm의 두께를 갖는 실리콘 니트로옥사이드 막이 형성된다.
보호막(1516)의 상면 상에, 픽셀 전극(1550)의 기저부를 구성하기 위한 0.8-1.5㎛의 두께를 갖는 층간 절연막(1130)이 형성된다. 층간 절연막(1130)으로서, 평탄면을 제공한 코팅된 막이 바람직하다. 코팅된 막의 하나로서 폴리이미드, 폴리아미드, 폴리이미드아미드, 아크릴 수지 등의 수지막 혹은 실리콘 산화물의 PSG, 실리콘 산화물 등의 코팅된 막이 사용될 수 있다. 이 실시예에서, 층간 절연막(1130)으로서, 아크릴 수지막은 1.0㎛의 두께로 형성된다.
더욱이, 드레인 전극(1522)에 도달하는 접촉홀은 층간 절연막(1530) 및 보호막(1517) 내에 형성된다. 이 스테이지에서, 마스크들의 수는 5이다. 다음에, 100-150nm의 두께를 갖는 ITO(인듈 주석 산화물)막은 투명한 도전막으로써 형성된다. 이 경우, ITO막은 120nm의 두께로 형성되고 패터닝되어 픽셀 전극(1550)을 형성한다. 이 스테이지에서, 마스크들의 수는 6이다. 상기 기술된 단계에 의해서, 픽셀 매트릭스 회로가 완성된다. 더욱이, 반사전극은 Al의 금속막 등에 의해 픽셀 전극 물질을 구성함으로써 제조될 수 있다.
저장 용량(1599)의 유전체가 실리콘 질화막(1503) 및 실리콘 니트로옥사이드 막(실리콘 산화막)(1504)의 2층 절연층으로 구성될지라도, 실리콘 질화막(1503) 하위층만이 사용될 수도 있다. 이 경우, 도 2b에 도시한 섬형 반도체층을 패터닝한 후에, 노출된 실리콘 니트로옥사이드 막(1504)은 반도체층을 마스크로 이용하는 에칭에 의해서 제거되며 소스 배선(1520) 및 제2 층 배선을 구성하는 전극(1521, 1522, 1523)이 그 후에 형성된다. 그러나, 실리콘 니트로옥사이드 막(1504)을 에칭할 때, 에칭 가스 혹은 실리콘 질화막이 에칭 스토퍼로서 작용하게 하는 에천트를 사용할 필요가 있다. 더욱이, 실리콘 니트로옥사이드막(1504)를 에치하기 쉽게 만들기 위해서, 혼합을 조정하고 실리콘 산화막이 실리콘 니트로옥사이드막 대신 형성된다.
실시예들 5 및 9에서 설명한 바와 같이, n채널형을 포함하는 픽셀 TFT와 CMOS TFT를 포함하는 인버터 회로는 동시에 형성될 수 있다. 그 기술을 이용함으로써 도시하지 않았으나, 픽셀 매트릭스 회로를 구동하는 주변 구동 회로는 동일 기판(1501) 상에 또한 형성된다. 주변 구동 회로에 배열된 TFT에 따라서, 고속 동작이 우세하므로, 따라서 소스 및 드레인 영역을 중첩 구조로 되게 하는 것이 바람직하다.
본 실시예의 픽셀 TFT가 2개의 게이트 전극을 갖는 멀티 게이트형에 의해 구성되더라도, 게이트 전극 수는 2로 제한되지 않으며 1 혹은 2 이상으로 만들어질 수 있다. 게이트 전극이 몇 개라도, 소스 배선(1520) 및 픽셀 전극(1550)에 의해 전압이 인가되는 소스 및 드레인 영역은 오프셋 구조로 제공되며, 높은 내전압 측정이 수행된다. 더욱이, 게이트 개수가 2 이상인 경우, 소스 및 드레인 영역 이외의 불순물 영역은 반도체층 내에 형성되며, 불순물 영역은 게이트 전극을 중첩하도록 만들어지거나 오프셋 길이 및 중첩길이는 실시예 3과 같이 영이 되도록 함으로써 높은 이동도가 우세하게 되는 것이 바람직하다.
[실시예 15]
본 실시예는 실시예 14의 저장 용량의 수정된 예를 보인 것이다. 도 17은 본 실시예에 따라 픽셀 매트릭스 회로의 단면을 도시한 것이다. 더욱이, 도 17에서, 도 15 및 도 16과 동일한 참조부호는 도 14에서 동일한 구성요소를 지칭하며 반도체층(1741) 및 픽셀 TFT의 드레인 전극(1722)의 패턴들은 실시예 14와는 다르다.
이 실시예에서, 도 2b에 도시한 섬형 반도체층은 반도체층이 용량전극(1531)에 대향되도록 형성된다. 더욱이, 드레인 전극(1722)은 용량전극(1531)에 부분적으로 중첩되도록 형성된다. 채널 에칭은 전극(1521, 1523, 1722)를 마스크로 이용하여 섬형 반도체층에 수행된다. 결국, 용량전극(1531) 위에 진성 혹은 실질적으로 진성인 i층을 포함하는 i형 영역(1742)에 반도체층(1741)이 형성된다. i형 영역(1742)는 픽셀 TFT의 채널 형성 영역과 실질적으로 동일한 막 두께로 제공되며 유사한 기능이 제공된다.
전압이 용량전극(1531)에 의해 인가될 때, 채널은 i형 영역(1742)에 형성된다. 더욱이, 채널은 드레인 전극(1722) 및 용량전극(1531)이 중첩하는 반도체층(1741)의 i층, 즉 도 8c의 마스크 중첩 영역에 또한 형성된다. 이들 채널은 저장 용량의 상위전극으로 작용한다. 저장 용량의 상위전극 및 픽셀 전극(1550)의 접속구조는 도 8c에 도시한 채널 형성 영역 및 드레인 전극의 접속구조와 같다. 도 8을 참조하여, i층을 포함하는 i형 영역(1742)(803), 마스크 중첩 영역(804), n-층을 포함하는 LDD영역(805), n+층(806), 드레인 전극(1722)(802) 및 픽셀 전극(1550)의 순서로 배열된다.
이 경우, 저장 용량의 상위 전극의 주요부분이 i형 영역(1742)으로 구성되고 길이는 약 0.3-3㎛로 설정되도록 하는 마스크 중첩 영역의 길이를 설정하는 것이 바람직하다. 더욱이, 드레인 전극(1722) 및 용량전극(1531)은 픽셀 전극(1550) 및 저장 용량의 상위 전극간 저항을 감소하기 위해서 중첩구조로 제공된다. 더욱이, i형 영역(1742)를 사용하여 저전압에 의해 채널을 형성하기 위해서, 실시예 8과 같이 임계값을 제어하기 위한 조치를 수행하는 것이 바람직하다.
[실시예 16]
도 18은 이 실시예에 따른 픽셀 매트릭스 회로의 단면도를 도시한 것이다. 실시예 15와 유사하게, 이 실시예는 픽셀 TFT의 반도체층의 i층이 저장 용량의 상위전극용으로 사용되는 예를 보인다. 더욱이, 도 18에서, 도 17과 동일한 참조부호는 실시예 15와 동일한 구성요소를 지칭한다. 픽셀 TFT의 반도체층(1842) 및 드레인 전극(1822)의 패턴들은 실시예 15와 다르다.
실시예 15에서, 채널 에칭은 용량전극(1531)에 대향되는 반도체층(1741)에 수행되어도, 이 실시예에서, 채널에칭은 용량전극에 대향하는 반도체층(1841)에 수행되지 않는다. 그러므로, 드레인 전극(1822)은 용량전극(1531)에 대향되는 반도체층(1842)의 표면을 덮도록 형성된다.
본 구조에 따라, 저장 용량의 상위전극은 용량전극(1531)의 전압에 의해 반도체층(1842)의 i층 내에 형성된 채널을 구성한다. 채널이 형성된 영역은 실시예 3에서 설명된 중첩 영역(804)(도 8c 참조)에 대응한다. 따라서, 저장 용량의 상위전극과 픽셀전극(1550)간 접속구조에 대해서, 도 8c를 참조하여, i층(804)을 포함하는 마스크 중첩 영역, n-층(805)을 포함하는 LDD영역, n+층(806), 드레인 전극(1822)(802) 및 픽셀 전극(1550)의 순서로 배열된다.
저장 용량 및 상위전극을 구성하는 반도체층(1841)의 i층(마스크 중첩 영역)에 의해 저전압에서 채널을 형성하기 위해서, 실시예 8과 같이 임계값 제어는 이에 대한 측정으로서 수행되는 것이 바람직하다.
[실시예 17]
도 19a 및 도 19b는 본 실시예에 따른 픽셀 매트릭스 회로의 단면도이다. 이 실시예는 실시예 16의 수정된 예이다. 도 19a 및 도 19b에서, 도 18과 동일한 참조부호는 도 16에서 동일 구성요소를 지칭하며, 실시예 16과 상이한 것은 반도체층(1941) 및 드레인 전극(1922)의 패턴들 및 픽셀 TFT에서 픽셀 전극(1950)의 접속구조에 있으며, 반도체층(1942) 및 전극(1924)의 제2 층은 픽셀 TFT와 별도로 저장용량에 형성되는데 있다.
본 실시예에 따라, 도 2b에 도시한 섬형 반도체층을 패터닝하는 단계에서, 픽셀 TFT의 반도체층(1941)의 원형을 구성하는 섬형 영역 및 저장 용량의 반도체층(1942)가 형성된다. 다음에, 배선 소스 전극(1522)의 제2 층, 마스크 전극(1523), 드레인 전극(1922) 및 전극(1924)가 형성된다. 전극(1924)은 저장 용량의 반도체층(1942)이 채널 에칭되지 않도록 반도체층(1942)를 덮는다. 채널에칭을 수행함으로써, 픽셀 TFT의 반도체층(1941)이 형성된다.
다음에, 보호막(1516) 및 층간 절연막(1530)이 형성된다. 보호막(1516) 및 층간 절연막(1130) 내에 드레인 전극(1922) 및 저장 용량의 전극(1924)에 도달하는 접촉홀들을 형성한 후에, 픽셀 전극(1950)이 형성된다. 도 19a에 도시한 바와 같이, 픽셀 전극(1950)은 드레인 전극(1922) 및 저장 용량의 전극(1924)에 전기적으로 접속된다.
저장 용량의 구조는 실시예 16의 구조와 실질적으로 유사하며 저장 용량의 상위전극은 반도체층(1942)의 i층 내에 형성된 채널이다. i층은 도 8c에 마스크 중첩 영역에 대응한다. 저장 용량의 상위전극과 픽셀전극(1950)간 접속구조에 따라, 반도체층(1942)의 i층을 포함하는 마스크 중첩 영역(804), n-층(805)을 포함하는 LDD영역, n+층(806), 드레인 전극(1924)(802) 및 픽셀 전극(1950)의 순서로 배열된다.
더욱이, 이 실시예에서, n-층은 전극으로서 기능할 수 있다. 그러므로, 도 19b에 도시한 바와 같이, 픽셀 전극(1950)용 접촉홀을 형성하는 단계에서, 전극(1924)도 에칭되고 픽셀 전극(1950)은 반도체층(1942)의 n+층에 접속된다.
더욱이, 도 19a 및 도 19b에서 채널 에칭이 반도체층(1942)에 대해 수행되지 않을지라도, 반도체층(1942)의 단차는 실시예 8과 같이 반도체층(1942)의 양측면에 돌출된 부분의 적어도 일부가 픽셀 전극(1950)에 접속되는 부분이 피복되도록 그 돌출부를 형성함으로써 완화될 수 있다.
[실시예 18]
도 20은 본 실시예에 따른 픽셀 매트릭스 회로의 단면도이다. 이 실시예는 실시예 17의 수정된 예이다. 도 20에서, 도 19와 동일한 참조부호는 실시예 17의 동일 구성요소를 지칭하며, 실시예 17과 상이한 것은 반도체층(1942) 및 실시예 17의 저장 용량의 전극(1924)이 형성되지 않은 점과 픽셀 전극(1550)의 접속구조에 있다.
이 실시예에 따라, 픽셀 전극(1550)은 저장 용량의 상위전극을 구성한다. 픽셀전극(1550)용 접촉홀을 형성하는 단계에서, 층간 절연막(1130), 실리콘 니트로옥사이드막을 포함하는 보호막(1516) 및 게이트 절연층(1504)의 제2 층이 에칭되고, 그러므로 저장 용량의 유전체는 실리콘 질화막(1503)의 제1 층에 의해 구성된다.
더욱이, 본 실시예에 따라, 저장 용량의 유전체로서, 실리콘 질화막(1503), 실리콘 니트로옥사이드(옥시나이트라이드)막(1504) 및 보호막(1516)이 사용될 수 있다. 예를 들면, 픽셀전극(1550)용 접촉홀을 형성할 때, 층간 절연막(1130) 및 보호막(1516)의 마스크 패턴들은 서로 다르게 만들어지며 저장 용량의 접촉홀의 보호막(1516)은 제거되지 않아 이에 의해서 저장 용량의 유전체용으로 열거된 3개의 막이 사용될 수 있다.
예를 들면, 보호막(1516)이 실리콘 질화막으로 구성될 때, 접촉홀을 형성하는 단계에서, 에칭가스 혹은 에찬트는 게이트 절연층의 실리콘 옥시나이트라이드막(1504)의 제2 층이 에칭 스토퍼가 되도록 사용되고, 저장 용량의 유전체는 실리콘 니트로옥사이드(옥시나이트라이드)막(1504) 및 실리콘 질화막(1403)에 의해서 구성될 수 있다.
[실시예 19]
본 실시예는 실시예 18의 수정된 예이다. 실시예 18에서, 용량배선(1530)은 게이트 배선(1510)으로부터 별도로 저장 용량의 전극으로서 필요로 되었지만, 이 실시예에 따라, 용량배선을 생략하는 예를 보이도록 하겠다. 도 23은 본 실시예에 따른 픽셀 매트릭스의 평면도이며, 도 21은 개략적인 단면도이다. 도 23 및 도 21에서, 도 23과 동일한 참조부호는 동일 구성요소를 지칭한다.
도 23에 도시한 바와 같이, 본 실시예에 따른 게이트 배선(1710)은 픽셀 TFT의 게이트 전극(1710, 1712) 및 저장 용량의 전극(1731)에 일체로 형성된다. 저장전극(1731) 및 픽셀전극(2150)은 실시예 17과 유사하게 저장 용량의 전극으로서 사용되지만, 픽셀 전극(2150)은 게이트 배선(1710)의 후속단계 혹은 이전 단계에서 형성된 용량전극(1731)에 대향된다.
도 21은 픽셀 전극(2150B)를 갖는 픽셀의 단면도이다. 도 23에 도시한 바와 같이, 픽셀 전극(2150B)은 이전(후속)단계에서 게이트 배선(1710A)에 형성된 용량전극(1731A)에 대향되며, 저장 용량은 유전체로서 게이트 절연층(1503 및 1504)에 형성된다. 더욱이, 게이트 배선(1710B)에 형성된 용량전극(1731B)은 후속(이전)단계에서 픽셀 전극(2150)에 대향된다.
더욱이, 본 실시예에 따른 용량전극(1731)은 드레인 전극 및 저장 용량에 접속하기 위한 상이한 부분들이 픽셀 전극에 제공된 경우에 적용할 수 있고, 실시예 17에도 적용할 수 있다. 도 22a 및 도 22b는 실시예가 실시예17에 적용된 경우에 픽셀 매트릭스 회로의 단면도이다. 더욱이, 도 22a 및 도 22b에서 참조부호는 도 21의 것들을 참조하여 할당되었다.
[실시예 20]
용량배선의 물질 및 제1 층의 배선들인 전극(1530 및 1531) 물질을 양극화(anodize)될 수 있는 금속막으로 형성함으로써, 양극 산화막은 용량 전극(1531)의 표면을 양극화함으로써 형성될 수 있다. 양극 산화막은 저장 용량의 유전체로서 사용될 수 있다.
Ta 막, MoTa 합금막 등은 실시예 1에서 언급한 인을 게터링하는 단계에 무관하고 양극화될 수 있는 금속막으로서 사용될 수 있다. 본 실시예의 제1 층배선에 사용된 적층막 TaN/Ta는 양극화될 수 있다.
예를 들면, 본 실시예를 도 23에 도시한 픽셀 매트릭스 회로에 적용할 때, 픽셀 전극(1550 혹은 2150)용 접촉홀을 형성하는 단계에서, 실리콘 질화막(1503)까지 제거함으로써, 저장 용량의 유전체가 양극 산화막에 의해서만 형성될 수 있다.
[실시예 21]
도 24a-24f를 참조하여 본 실시예의 디스플레이 장치를 갖는 전자장치를 설명하겠다. 이 실시예에 따라, 본 실시예에 따른 액정 디스플레이 장치가 적용될 수 있는 제품(전자-광 장치)에 관하여, 본 실시예에 보인 AMCLD는 여러 가지 전자장치의 디스플레이에서 이용된다. 더욱이, 본 실시예에 따른 전자장치는 디스플레이 장치로서 AMCLD가 장착된 제품을 지칭한다.
본 발명이 적용되는 전자공학장치는 비디오 카메라, 스틸 카메라, 프로젝터, 헤드 장착 디스플레이, 자동차 항법 시스템, 개인용 컴퓨터, 휴대용 정보 단말기(이동 컴퓨터, 휴대전화) 등등을 지칭한다.
도 24a는 본체(3001), 카메라 장치(3002), 이미지 수신 장치(3003), 조작 스위치(3004) 및 디스플레이 장치(3005)로 구성되는 이동 컴퓨터를 도시한 것이다. 본 발명은 디스플레이 장치(3005)에 적용된다.
도 24b는 본체(3001), 디스플레이 장치(3102) 및 밴드(3103)로 구성되는 헤드 장착 디스플레이를 도시한 것이다. 본 발명은 디스플레이 장치(3102)에 적용할 수 있다.
도 24c는 본체(3201), 음성 출력 장치(3202), 음성 입력 장치(3203), 디스플레이 장치(3204), 조작 스위치(3205) 및 안테나(3206)로 구성된 휴대전화를 도시한 것이다. 본 발명은 디스플레이 장치(3204)에 적용된다.
도 24d는 본체(3301), 디스플레이 장치(3202), 음성 입력 장치(3303), 조작 스위치(3304), 배터리(3305) 및 이미지 수신 장치(3306)로 구성되는 비디오 카메라를 도시한 것이다. 본 발명은 디스플레이 장치(3302)에 적용된다.
도 24e는 본체(3401), 광원(3402), 디스플레이 장치(3403), 편광빔 스플리터(3404), 반사기(3405 및 3406) 및 스크린(3407)으로 구성되는 리어형 프로젝터를 도시한 것이다. 본 발명은 디스플레이 장치(3403)에 적용된다.
도 24f는 본체(3501), 광원(3502), 디스플레이 장치(3503), 광학 시스템(3504) 및 스크린(3505)으로 구성되는 프론트형 프로젝터를 도시한 것이다. 본 발명은 디스플레이 장치(3502)에 적용된다.
상기 언급한 바와 같이, 본 발명의 적용범위는 극히 넓으며, 본 발명은 모든 분야에서 디스플레이 장치가 장착된 전자장치에 적용할 수 있다. 더욱이, 본 발명은 전기광 디스플레이 보드 혹은 광고용 디스플레이 장치에 적용할 수 있다.
[실시예 22]
이 실시예는 실시예 1 내지 실시예 21 각각의 제조단계에서, 게이트 절연막 및 반도체막(비정질 실리콘막) 형성 단계에서, 각각의 막은 대기에 노출됨이 없이 연속적으로 형성되는 예이다.
게이트 절연막 및 반도체막을 형성하는 방법으로서, 플라즈마 CVD 방법 및 스퍼터링 방법과 같은 어떤 방법이라도 채용할 수 있다. 그러나, 대기의 오염물질(산소, 보론, 금속원소 등)이 게이트 절연막과 반도체막간 계면에 부착되는 것을, 대기에 막들을 노출되는 것을 회피함으로써 방지하는 것이 중요하다. 이 실시예에서, 게이트 절연막을 형성하기 위한 전용 챔버 및 출발 반도체막을 형성하는 전용 챔버가 구비된 멀티-챔버(예를 들면, 도 25에 도시한 장치)가 사용되며, 각각의 챔버를 이동함으로써, 게이트 절연막 및 반도체막이 연속적으로 형성되므로 대기에 노출되지 않고 적층을 형성하도록 한다. 또한, 반도체막을 형성하기 전에 활성 수소 혹은 수소 화합물로 반도체막이 형성될 표면 상의 오염물질을 감소시키는 것이 바람직하다.
도 25는 장치(연속된 막 형성 시스템)를 위에서 본 것을 도시한 것으로, 이에 대해 이 실시예에서 기술한다. 도 25에서, 참조부호 2912-2916은 밀폐 특성을 갖는 챔버를 지칭한다. 진공 토출 펌프 및 불활성 가스 유입 시스템이 각 챔버 내에 장치된다.
본 실시예는 실시예 1 혹은 실시예 2의 게이트 절연막 및 반도체막이 형성되는 경우에 적용된다.
2912 및 2913으로 표기된 챔버는 샘플(가공될 기판)을 시스템으로 운반하는 부하 잠금(load-lock) 챔버로 작용한다. 참조부호 2914는 게이트 절연막(제1 층)을 형성하기 위한 제1 챔버를 지칭한다. 참조부호 2915는 게이트 절연막(제2 층)을 형성하는 제2 챔버를 지칭한다. 참조부호 2916은 반도체막(비정질 실리콘막)을 형성하는 제3 챔버를 지칭한다. 또한, 참조부호 2911은 샘플의 공통 챔버를 지칭하는 것으로 각 챔버에 공통으로 배치되어 있다. 참조부호 2923-2927은 각 챔버의 게이트 밸브를 지칭하며, 2931은 로봇 암(robot arm), 2933 및 2934는 카세트를 지칭한다. 이 실시예에서, 게이트 절연막이 이중층 구조를 갖는 경우를 보이고 있다. 그러나, 말할나위도 없이 본 실시예는 게이트 절연막이 단일층 구조를 갖는 경우, 및 예를 들면 게이트 절연막이 실리콘 산화물만으로 구성되는 경우에도 적용될 수 있다.
이 실시예에서, 오염방지를 위해, 가스 절연막 및 반도체막은 도 25에 도시한 장치를 이용하여 서로 다른 챔버에 의해 적층을 형성하도록 형성된다. 당연히 도 25에 도시한 장치은 단지 예일 뿐이다.
또한 단일 챔버 내에서 반응가스를 변경하여 적층이 수행되는 장치에 적용할 수 있다. 단일 챔버 내에서 연속적으로 막을 형성할 때, 반도체막이 형성된 표면상에 오염물질, 특히 산소(산소는 결정화를 방해한다)를 반도체막 형성 전에 활성 수소 혹은 수소 화합물로 감소시키는 것이 바람직하다. 이 경우, 수소/NH3, H2 및 He와 같은 반응가스를 사용하는 플라즈마 공정으로부터 발생된 활성 수소 혹은 수소 화합물을 이용함으로써 챔버의 내벽 및 전극에 부착된 산소를 OH 그룹으로 변경하여 가스제거가 수행된다. 따라서, 초기 단계에서 반도체막을 형성할 때 산소가 혼합되는 것이 방지된다. 더욱이, 각각의 막을 형성할 때 동일한 온도(± 50℃) 및 동일 압력(± 20%)이 바람직하게 사용된다.
이와 같은 구성으로, 게이트 절연막 및 반도체막의 오염이 방지됨으로써 안정되고 양호한 전기적 특성을 실현하게 된다.
본 발명을 수행함으로써, 높은 대량생산성능을 갖는 반도체 장치가 매우 적은 수의 마스크(통상 4장)로 제조될 수 있다.
더욱이, 특성에 있어 흩어짐이 작은 전계 완화층(LDD 영역, 마스크 오프셋 영역, 두께 오프셋 영역 등)이 채널 형성 영역과 소스 혹은 드레인 전극 사이에 형성될 수 있고, 따라서, 높은 신뢰성 및 높은 재생성을 갖는 반도체 장치를 실현할 수 있다.
도 1a, 1b, 1c, 1d, 1e는 실시예 1의 박막 트랜지스터 제조단계를 도시한 도면.
도 2a, 2b, 2c, 2d는 실시예 1의 박막 트랜지스터 제조단계를 도시한 도면.
도 3은 실시예 1의 박막 트랜지스터의 구성을 확대하여 도시한 도면.
도 4는 실시예 2의 막 내의 농도 프로파일(concentration profile)을 도시한 도면.
도 5a, 5b, 5c, 5d는 실시예 2의 박막 트랜지스터의 제조단계를 도시한 도면.
도 6a, 6b, 6c는 실시예 2의 박막 트랜지스터의 제조단계를 도시한 도면.
도 7은 실시예 2의 박막 트랜지스터의 구성을 확대하여 도시한 도면.
도 8a, 8b, 8c는 실시예 3의 박막 트랜지스터의 구성을 도시한 도면.
도 9a, 9b, 9c는 실시예 4의 박막 트랜지스터의 구성을 도시한 도면.
도 10a, 10b는 실시예 5의 박막 트랜지스터의 구성을 도시한 도면.
도 11은 실시예 6의 CMOS(상보 금속 산화 반도체) 회로의 구성을 도시한 도면.
도 12는 실시예 6의 막 내의 농도 프로파일을 도시한 도면.
도 13a, 13b는 실시예 9의 박막 트랜지스터의 구성을 도시한 도면.
도 14a, 14b, 14c는 실시예 10의 CMOS 회로의 구성을 도시한 도면.
도 15는 실시예 14의 픽셀 매트릭스 회로 내의 픽셀의 평면도.
도 16은 실시예 14의 픽셀 매트릭스 회로 내의 픽셀의 단면도.
도 17은 실시예 15의 픽셀 매트릭스 회로 내의 픽셀의 단면도.
도 18은 실시예 16의 픽셀 매트릭스 회로 내의 픽셀의 단면도.
도 19a, 19b는 실시예 17의 픽셀 매트릭스 회로 내의 픽셀의 단면도.
도 20은 실시예 18의 픽셀 매트릭스 회로 내의 픽셀의 단면도.
도 21은 실시예 19의 픽셀 매트릭스 회로 내의 픽셀의 단면도.
도 22a, 22b은 실시예 19의 픽셀 매트릭스 회로 내의 픽셀의 단면도.
도 23은 실시예 19의 픽셀 매트릭스 회로 내의 픽셀의 평면도.
도 24a, 24b, 24c, 24d, 24e, 24f는 실시예 21의 디스플레이 장치를 갖는 전자장치의 개략도.
도 25는 실시예 25의 멀티-챔버 구조를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 실리콘 기판 102 : 기저막
103, 203 : 게이트 전극 104 : 실리콘 질화막
106 : 비정질 반도체막 109, 401 : 결정질 실리콘막
110, 302, 702, 906, 1104, 1105 : n+층
111, 1106, 1107 : n-층
112 : 섬형 반도체 층 113, 1101 : 소스 전극
114, 902, 1103, 1922 : 드레인 전극 116 : 보호막
117, 301, 701, 903, 1003 : 채널 형성 영역
120, 1205 : i층
303, 304, 703, 704 : 오프셋 영역 305, 705, 905 : LDD 영역
1004 : 마스크 오프셋 영역 1005 : 마스크 중첩 영역
1108, 1109, 1203 : p++층 1110, 1111, 1204 : p-층
1200, 1941 : 반도체층 1598 : 픽셀 TFT
1599 : 저장 용량 1510 : 게이트 배선
1520 : 소스 배선

Claims (13)

  1. 적어도 박막 트랜지스터와 저장 용량(storage capacitor)을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 상기 저장 용량의 제1 전극 및 게이트 배선을 형성하는 단계;
    상기 게이트 배선 및 상기 제1 전극을 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 비정질 반도체막을 형성하는 단계;
    상기 비정질 반도체막의 결정화를 촉진하기 위한 촉매 원소를 상기 비정질 반도체막에 도입하는 단계;
    결정질 반도체막을 형성하기 위해 상기 비정질 반도체막을 가열하는 단계;
    도전 반도체층을 형성하기 위해 상기 결정질 반도체막의 전체 표면에 적어도 15족으로부터 선택된 하나의 원소를 포함하는 불순물을 도입하는 단계;
    상기 결정질 반도체막 내의 상기 촉매 원소를 열처리에 의해 상기 도전 반도체층에 게터링(gettering)하는 단계;
    상기 결정질 반도체막을 패터닝함으로써 상기 박막 트랜지스터의 채널 형성 영역을 포함하는 제1 반도체막을 형성하는 단계;
    소스 배선, 상기 제1 반도체막 위의 상기 박막 트랜지스터의 적어도 소스 영역과 드레인 영역을 덮는 제1 도전막, 및 상기 절연막을 사이에 두고 상기 제 1 전극 위에 있는 제2 도전막을 형성하는 단계; 및
    상기 제1 도전막을 마스크로서 하여 상기 제1 반도체막을 에칭함으로써 상기 박막 트랜지스터의 채널 형성 영역을 형성하는 단계를 포함하며,
    상기 저장 용량은 상기 제1 전극, 상기 절연막 및 상기 제2 도전막을 포함하는(실시예14, 도16), 반도체 장치 제조 방법.
  2. 적어도 박막 트랜지스터와 저장 용량을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 상기 저장 용량의 제1 전극 및 게이트 배선을 형성하는 단계;
    상기 게이트 배선 및 상기 제1 전극을 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 비정질 반도체막을 형성하는 단계;
    결정질 반도체막을 형성하기 위해 광(light)을 조사함으로써 상기 비정질 반도체막을 결정화하는 단계;
    도전 반도체층을 형성하기 위해 상기 결정질 반도체막의 전체 표면에 적어도 15족으로부터 선택된 하나의 원소를 포함하는 불순물을 도입하는 단계;
    상기 결정질 반도체막을 패터닝함으로써 상기 박막 트랜지스터의 채널 형성 영역을 포함하는 제1 반도체막을 형성하는 단계;
    소스 배선, 상기 제1 반도체막 위의 상기 박막 트랜지스터의 적어도 소스 영역과 드레인 영역을 덮는 제1 도전막, 및 상기 절연막을 사이에 두고 상기 제 1 전극 위에 있는 제 2 도전막을 형성하는 단계; 및
    상기 제1 도전막을 마스크로 하여 상기 제1 반도체막을 에칭함으로써 상기 박막 트랜지스터의 채널 형성 영역을 형성하는 단계를 포함하며,
    상기 저장 용량은 상기 제1 전극, 상기 절연막 및 상기 제2 도전막을 포함하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 광은 레이저광인, 반도체 장치 제조 방법.
  4. 적어도 박막 트랜지스터와 저장 용량을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 상기 저장 용량의 제1 전극 및 게이트 배선을 형성하는 단계;
    상기 게이트 배선 및 상기 제1 전극을 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 비정질 반도체막을 형성하는 단계;
    상기 비정질 반도체막의 결정화를 촉진하기 위한 촉매 원소를 상기 비정질 반도체막에 도입하는 단계;
    결정질 반도체막을 형성하기 위해 상기 비정질 반도체막을 가열하는 단계;
    도전 반도체층을 형성하기 위해 상기 결정질 반도체막의 전체 표면에 적어도 15족으로부터 선택된 하나의 원소를 포함하는 불순물을 도입하는 단계;
    상기 결정질 반도체막 내의 상기 촉매 원소를 열처리에 의해 상기 도전 반도체층에 게터링하는 단계;
    상기 결정질 반도체막을 패터닝함으로써 상기 박막 트랜지스터의 채널 형성 영역을 포함하는 제1 반도체막 및 제2 반도체막을 상기 제 1 전극 위에 형성하는 단계;
    소스 배선, 및 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 단계로서, 상기 드레인 전극은 상기 제2 반도체막의 제1 부분과 중첩되는, 상기 소스 배선, 소스 전극 및 드레인 전극 형성 단계;
    상기 소스 전극 및 상기 드레인 전극을 마스크로 하여 상기 제1 반도체막을 에칭함으로써 상기 박막 트랜지스터의 채널 형성 영역을 형성하는 단계; 및
    상기 절연막을 사이에 두고 제1 전극 위에 있는 상기 제2 반도체막의 제2 부분을 형성하기 위해, 상기 제2 반도체막의 상기 제1 부분과 중첩되는 상기 드레인 전극을 마스크로서 이용하여 상기 반도체막을 선택적으로 에칭하는 단계를 포함하고,
    상기 제2 반도체막의 제2 부분은 진성층(intrinsic layer)을 포함하고,
    상기 저장 용량은 상기 제1 전극, 상기 절연막 및 상기 제2 반도체막의 상기 진성층을 포함하는, 반도체 장치 제조 방법.
  5. 적어도 박막 트랜지스터와 저장 용량을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 상기 저장 용량의 제1 전극 및 게이트 배선을 형성하는 단계;
    상기 게이트 배선 및 상기 제1 전극을 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 비정질 반도체막을 형성하는 단계;
    상기 비정질 반도체막의 결정화를 촉진하기 위한 촉매 원소를 상기 비정질 반도체막에 도입하는 단계;
    결정질 반도체막을 형성하기 위해 상기 비정질 반도체막을 가열하는 단계;
    도전 반도체층을 형성하기 위해 상기 결정질 반도체막의 전체 표면에 적어도 15족으로부터 선택된 하나의 원소를 포함하는 불순물을 도입하는 단계;
    상기 결정질 반도체막 내의 상기 촉매 원소를 열처리에 의해 상기 도전 반도체층에 게터링하는 단계;
    상기 결정질 반도체막을 패터닝함으로써 상기 박막 트랜지스터의 채널 형성 영역을 포함하는 제1 반도체막, 및 제2 반도체막을 상기 제1 전극 위에 형성하는 단계;
    소스 배선, 박막 트랜지스터의 소스 전극 및 드레인 전극을 상기 제1 반도체막 상에 형성하는 단계로서, 상기 드레인 전극은 상기 제2 반도체막의 전체 표면과 중첩하는, 상기 소스 배선, 소스 전극 및 드레인 전극 형성 단계; 및
    상기 제1 도전막을 마스크로 하여 상기 제1 반도체막을 에칭함으로써 상기 박막 트랜지스터의 채널 형성 영역을 형성하는 단계를 포함하며,
    상기 제2 반도체막은 진성층을 포함하고,
    상기 저장 용량은 상기 제1 전극, 상기 절연막 및 상기 제2 반도체막의 상기 진성층을 포함하는, 반도체 장치 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 진성층은 상기 채널 형성 영역과 동일한 두께를 갖는, 반도체 장치 제조 방법.
  7. 적어도 박막 트랜지스터 및 저장 용량을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 상기 저장 용량의 제1 전극 및 게이트 배선을 형성하는 단계;
    상기 게이트 배선 및 상기 제1 전극을 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 비정질 반도체막을 형성하는 단계;
    상기 비정질 반도체막의 결정화를 촉진하기 위한 촉매 원소를 상기 비정질 반도체막에 도입하는 단계;
    결정질 반도체막을 형성하기 위해 상기 비정질 반도체막을 가열하는 단계;
    도전 반도체층을 형성하기 위해 상기 결정질 반도체막의 전체 표면에 적어도 15족으로부터 선택된 하나의 원소를 포함하는 불순물을 도입하는 단계;
    상기 결정질 반도체막 내의 상기 촉매 원소를 열처리에 의해 상기 도전 반도체층에 게터링하는 단계;
    상기 결정질 반도체막을 패터닝함으로써 상기 박막 트랜지스터의 채널 형성 영역을 포함하는 제1 반도체막을 형성하는 단계;
    소스 배선, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극을 마스크로 하여 상기 제1 반도체막을 에칭함으로써 상기 박막 트랜지스터들 각각의 채널 형성 영역을 형성하는 단계; 및
    상기 드레인 전극에 접속된 픽셀 전극을 형성하는 단계를 포함하며,
    상기 저장 용량은 상기 제1 전극, 상기 절연막 및 상기 픽셀 전극을 포함하는, 반도체 장치 제조 방법.
  8. 픽셀 내에 적어도 박막 트랜지스터 및 저장 용량을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    절연 표면 상에 적어도 제1 게이트 배선 및 제2 게이트 배선을 형성하는 단계로서, 상기 제2 게이트 배선은 인접한 픽셀에 대해 형성되고 상기 픽셀과 중첩되는 부분을 갖는, 상기 제1 게이트 배선 및 제2 게이트 배선 형성 단계;
    상기 제1 및 제2 게이트 배선들 각각을 덮는 절연막을 형성하는 단계;
    상기 절연막을 사이에 두고 상기 제1 게이트 배선 위에 있는 비정질 반도체막을 형성하는 단계;
    상기 비정질 반도체막의 결정화를 촉진하기 위한 촉매 원소를 상기 비정질 반도체막에 도입하는 단계;
    결정질 반도체막을 형성하기 위해 상기 비정질 반도체막을 가열하는 단계;
    도전 반도체층을 형성하기 위해 상기 결정질 반도체막의 전체 표면에 적어도 15족으로부터 선택된 하나의 원소를 포함하는 불순물을 도입하는 단계;
    상기 결정질 반도체막 내의 촉매 원소를 열처리에 의해 상기 도전 반도체층에 게터링하는 단계;
    상기 결정질 반도체막을 패터닝함으로써 상기 박막 트랜지스터의 채널 형성 영역을 포함하는 제1 반도체막을 형성하는 단계;
    소스 배선, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극을 마스크로 하여 상기 제1 반도체막을 에칭함으로써 상기 박막 트랜지스터의 채널 형성 영역을 형성하는 단계; 및
    상기 드레인 전극에 접속되는 픽셀 전극을 형성하는 단계를 포함하고,
    상기 저장 용량은 상기 제2 게이트 배선, 상기 절연막, 및 상기 픽셀 전극의 중첩된 부분을 포함하는, 반도체 장치 제조 방법.
  9. 제 1 항 또는 제 2 항 또는 제 4 항 또는 제 5 항 또는 제 7 항 또는 제 8 항 중 어느 한 항에 있어서, 적어도 상기 절연막 및 상기 비정질 반도체막은 연속적으로 형성되는, 반도체 장치 제조 방법.
  10. 제 1 항 또는 제 4 항 또는 제 5 항 또는 제 7 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 촉매 원소는 니켈, 게르마늄, 코발트, 백금, 팔라듐, 철, 구리, 금, 납으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는, 반도체 장치 제조 방법.
  11. 제 9 항에 있어서, 상기 연속적인 형성 단계들은 멀티-챔버(multi-chamber) 내에서 형성되는, 반도체 장치 제조 방법.
  12. 제 9 항에 있어서, 상기 연속적인 형성 단계들은 단일 챔버 내에서 수행되는, 반도체 장치 제조 방법.
  13. 제 1 항 또는 제 2 항 또는 제 4 항 또는 제 5 항 또는 제 7 항 또는 제 8 항 중 어느 한 항에 있어서, 상기 결정질 반도체막 내의 불순물의 농도 프로파일(concentration profile)은 상기 불순물 도입 단계에서 상기 결정질 반도체막의 상부 계면에서 하부 계면로 연속적으로 감소하는, 반도체 장치 제조 방법.
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