KR100856339B1 - 반도체 장치 제조 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명에 따르면, 희가스 원소(희가스라고도 칭함) 및 H, H2, O, O2 및 P로 구성된 그룹으로부터 선택된 한 종류 또는 복수의 종류들의 원소들이 첨가된 불순물 영역은 결정 구조를 갖는 반도체막에서, 마스크를 이용하고, 열처리에 의해 반도체막에 포함된 금속 원소를 불순물 영역으로 분리시키기 위해 게터링하여 형성된다. 그에 의해, 결정 구조를 갖는 반도체막으로 이루어진 반도체층이 형성된다.
Figure R1020020003115
희가스, 게터링, 반도체 장치.

Description

반도체 장치 제조 방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1d는 반도체 층을 제조하는 공정들을 도시한 도면.
도 2a 내지 도 2d는 반도체 층을 제조하는 공정들을 도시한 도면.
도 3a 내지 3c는 활성 매트릭스형 액정 디스플레이를 제조하는 공정들을 도시한 도면.
도 4a 내지 4c는 활성 매트릭스형 액정 디스플레이를 제조하는 공정들을 도시한 도면.
도 5는 활성 매트릭스형 액정 디스플레이를 제조하는 공정들을 도시한 도면.
도 6은 활성 매트릭스형 액정 디스플레이 장치의 단면 구조를 도시한 도면.
도 7은 액정 모듈의 바깥쪽의 외관을 도시한 도면.
도 8은 활성화 공정을 도시한 도면.
도 9a 내지 9d는 반도체 층을 제조하는 공정들을 도시한 도면.
도 10a 내지 10d는 반도체 층을 제조하는 공정들을 도시한 도면.
도 11a 내지 도 11e는 반도체 층을 제조하는 공정들을 도시한 도면.
도 12a 내지 도 12f는 반도체 층을 제조하는 공정들을 도시한 도면.
도 13a 내지 도 13d는 반도체 층을 제조하는 공정들을 도시한 도면.
도 14a 내지 도 14c는 희가스 원소의 농도 분포를 도시한 도면.
도 15는 투과형(transmission type)의 예를 도시한 도면.
도 16a 및 도 16b는 EL 모듈을 도시한 상면도 및 단면도.
도 17은 EL 모듈을 도시하는 단면도.
도 18은 활성 매트릭스형 액정 디스플레이 장치의 구성을 도시한 단면도.
도 19a 및 도 19b는 활성 매트릭스형 액정 디스플레이 장치의 구성을 도시한 상면도 및 단면도.
도 20은 어닐링 전의 니켈 농도를 도시한 그래프.
도 21은 어닐링 후의 니켈 농도를 도시한 그래프.
도 22는 어닐링 전의 라만 스펙트럼을 도시한 그래프.
도 23은 어닐링 후의 라만 스펙트럼을 도시한 그래프.
도 24는 E×B 스펙트럼 데이터를 도시한 그래프.
도 25는 TFT에서 전압/전류 특성들을 도시한 도면.
도 26은 게터링될 영역(폭: 50㎛)에서 에치 피트 밀도, 가열 온도, 및 가열 시간 사이의 관계를 도시한 그래프.
도 27은 게터링될 영역(폭: 30㎛)에서 에치 피트 밀도, 가열 온도, 및 가열 시간 사이의 관계를 도시한 그래프.
도 28은 게터링될 영역(폭: 30㎛)에서 에치 피트 밀도, 가열 온도, 및 가열 시간 사이의 관계를 도시한 그래프.
도 29는 게터링 후의 FPM 처리에 의해 관찰된 에치 피트들을 도시한 개략도.
도 30a 내지 도 30c는 활성 매트릭스형 액정 디스플레이 장치를 제조하는 공정들을 도시한 도면.
도 31a 내지 도 31c는 활성 매트릭스형 액정 디스플레이 장치를 제조하는 공정들을 도시한 도면.
도 32는 활성 매트릭스형 액정 디스플레이를 제조하는 공정들을 도시한 도면.
도 33a 내지 도 33f는 전자 장비의 예들을 도시한 도면.
도 34a 내지 도 34d는 전자 장비의 예들을 도시한 도면.
도 35a 내지 도 35c는 전자 장비의 예들을 도시한 도면.
도 36은 게터링 후 FPM 처리를 수행한 후의 관찰 사진.
* 도면의 주요부분에 대한 부호의 설명
105 : 결정 반도체막 106a : 실리콘 산화막
107 : 레지스트 마스크 108 : 게터링 사이트
발명의 배경
1. 발명의 분야
본 발명은 게터링 기술(gettering technique)을 이용하는 반도체 장치 제조 방법 및 그 제조 방법에 의해 얻어진 반도체 장치에 관한 것이다. 특히, 본 발명은 촉매 작용을 갖는 금속 원소를 반도체막의 결정화에 첨가함으로써 생성된 결정 반도체막을 이용하는 반도체 장치 제조 방법 및 반도체 장치에 관한 것이다.
추가로, 본 발명의 반도체 장치는 반도체 특징들을 이용함으로써 기능할 수 있는 전체의 장치들을 나타낸다. 전자 광학 장치, 반도체 회로 및 전자 장치는 모두 반도체 장치들이다.
2. 종래 기술에 대한 설명
박막 트랜지스터(이후로 TFT라 칭함)는 결정 구조(이후로 결정 반도체막이라 칭함)를 갖는 반도체막을 이용하는 전형적인 반도체 소자로서 알려져 있다. TFT는 유리 등으로 만들어진 절연 기판 상에 집적 회로를 형성하는 기술로서 공지되어 있으며, 액정 디스플레이 장치 등과 일체화된 구동기 회로가 실제로 이용된다. 종래의 기술에 따르면, 플라즈마 CVD법 또는 저압 CVD법(레이저 광 방사에 의해 반도체막을 결정화하는 기술)에 의해 침착된 비정질 반도체막이 열처리 또는 레이저 어닐 방법(laser anneal method)으로 처리하여 상기 결정 반도체막을 제조한다.
이렇게 생성된 상기 결정 반도체막은 대다수의 결정 입자들의 집합이기 때문에, 그 결정 방위는 임의의 방향으로 향하게 되며, 따라서 제어할 수 없다. 이것은 상기 TFT의 특징에서의 감소를 야기한다. 그러한 문제를 해결하기 위해, 일본특개평7-183540에 기재된 기술은 비정질 반도체막의 결정화 시에 니켈과 같은 촉매 작용를 갖는 금속 원소를 첨가함으로써 실행되는 기술이며, 결정화에 필요한 가열 온도를 낮추는 효과 이외에도, 상기 결정 방향의 방향 속성이 단일 방향이 되도록 향상될 수 있다. 이 방법에 의해 생성되는 결정 반도체막으로 TFT를 제조하면, 전계 효과 이동성(electric field effect mobility)의 향상 이외에, 서브-임계 계수(S 값)의 감소 및 정적 특성과 동적 특성들의 향상들이 가능하다.
그렇지만, 촉매 작용을 갖는 금속 원소를 첨가하기 때문에, 상기 결정 반도체막의 내부나 표면에 상기 금속 원소가 남겨지고, 따라서 얻어진 소자의 특징이 변하게 되는 문제가 있다. 일 예가 오프 전류(off current)의 증가이며 개개의 TFT들 사이에서의 변화가 야기되는 이러한 문제가 있다. 즉, 결정화에 대해 역으로 촉매 작용을 갖는 상기 금속 원소는 상기 결정 반도체막이 형성되면 불필요하게 된다.
상기 결정 반도체막의 특정 영역으로부터 그러한 금속 원소를 제거하는 방법으로서 인을 이용하는 게터링(gettering)이 효과적으로 이용된다. 예를 들어, TFT의 소스 및 드레인 영역에 인을 첨가하고 그런 다음 450 내지 750℃에서 열 처리를 행하며, 이에 의해 상기 금속 원소를 채널 형성 영역으로부터 용이하게 제거할 수 있다.
상기 반도체막에 이온 도핑법으로 인을 주입한다(이온 도핑법은 플라즈마를 갖는 PH3 등을 분리시키고, 반도체에 주입하기 위해 전계에 의해 PH3의 이온들을 가속시키는 방법이며, 이 방법에서는 이온 매스 분리(ion mass separation)가 기본적으로 실시되지 않는다). 게터링에 필요한 인의 농도는 1×1020/cm3이거나 그 이상이다. 상기 이온 도핑법에 의한 인의 첨가는 상기 결정 반도체막을 비정질로 되게 한다. 그렇지만, 인의 농도가 증가하면, 나중의 어닐에 의한 재결정화가 방해받게 되는 문제가 생긴다. 또한, 높은 농도의 인의 첨가는 도핑에 필요한 처리 시간의 증가를 야기하며, 도핑 처리에서의 처리량이 감소하는 문제가 야기된다.
발명의 요약
그러므로, 위에서 언급한 상황을 감안하여, 본 발명의 목적은 처리들을 간략화하고 처리량(through-put)을 향상시키며, 동시에 높은 온도(600℃ 또는 그 이상)에서 열 처리 횟수를 감소시키고, 저온 처리(600℃ 또는 그 이하)를 실현하는 것이다.
게터링은 단결정 실리콘 웨이퍼를 이용하는 집적 회로의 제조에서 주요한 기술이다. 게터링은, 반도체에서 취한 금속 불순물을 약간의 에너지를 갖는 게터링 위치로 분리시키는 기술이며, 활성 영역의 불순물 농도를 감소시킨다. 게터링은 대략 외부 게터링(extrinsic gettering)과 내부 게터링(intrinsic gettering)으로 분류된다. 외부 게터링은 외부로부터 왜곡 필드(distortion field) 및 화학적 작용을 제공함으로써 게터링 효과를 일으킨다. 이것은 단결정 실리콘 웨이퍼의 반대 표면으로부터 인의 높은 농도를 확산시키는 인 게터링(phosphorus gettering)에 대응한다. 결정 반도체막과 관련해서 인을 이용하는 위에서 언급한 게터링도 또한 외부 게터링의 하나로서 간주된다.
한편, 내부 게터링은 단결정 실리콘 웨이퍼에서 발생된 산소와 관련된 격자 결점들의 왜곡 필드를 활용하는 기술로서 알려져 있다. 본 발명은 그러한 격자 결점들 또는 격자 왜곡들을 활용하는 내부 게터링에 기초하며, 본 발명을 약 10 내지 100 nm의 두께를 갖는 결정 반도체막에 적용하기 위하여, 다음의 수단이 채택된다.
본 발명은, 금속 원소를 이용해서, 결정 구조체를 갖는 반도체막을 형성하는 수단; 희가스 원소(rare gas element)를 선택적으로 첨가함으로써 게터링 위치를 형성하는 수단; 및 금속 원소를 게터링 위치에 게터링하는 수단을 포함한다.
또한, 희가스 원소를 첨가하는 방법으로서, 이온 도핑이나 이온 주입이 이용될 수 있다.
희가스 원소에 첨가해서, H, H2, O, O2 및 P로 구성되는 그룹으로부터 선택된 1종류 또는 복수 종류들의 원소들이 첨가될 수 있다. H, H2, O, 및 O2로부터 선택된 1종류 또는 복수 종류들의 원소들을 첨가하는 경우, 희가스 원소에 첨가해서, 예를 들어 그러한 원소는 희가스 원소뿐만 아니라 수증기를 포함하는 비정질에 첨가될 수 있다. 도 24는 희가스 원소(아르곤)가 수증기에 첨가해서 이온 도핑에 의한 대기(atmosphere)에 첨가될 때, 전자계 교차 매스 분석기(electromagnetic field cross mass analyzer; E×B mass analyzer)를 이용하여 얻어진 측정 결과를 도시한다. 상기 전자계 교차 매스 분석기는, 자계 및 전계가 수직으로 향해지고 각각의 계는 이온 빔 축에 대해 수직인, 매스 분석기이다. 매스는 전계를 갖는 빔을 편향시키고, 검출 목표 이온이 자계를 갖는 중심 축으로 복귀하도록 함으로써 분석된다.
또한, 예를 들어 H, H2, O, O2 및 P로 구성되는 그룹으로부터 선택된 한 종류 또는 복수 종류들의 원소들을 첨가하는 경우에, 그와 같은 원소는 희가스 원소에 부가하여 수증기 및 인(phosphine)을 포함하는 대기에 더해질 수 있다. 복수의 원소들을 첨가함으로써, 게터링 효과(gettering effect)가 상승작용적으로 얻어질 수 있다.
특히, 산소(O, O2)를 첨가하는 것이 효과적이며, 결정화를 촉진하는 금속 원소는 산소의 농도가 게터링 처리에서 높은, 게터링 위치의 영역으로 이동하려는 경향이 있다.
본 발명에 따르면, 결정질 구조를 갖는 반도체막은, 비정질 구조를 갖는 반도체막에 금속 원소를 첨가하고, 그 후에 강한 광으로 조사 또는 열처리하여 막을 결정화함으로써 얻어질 수 있다. 결정화 후에, 예를 들어 희석된 플루오르 산 또는 FPM(플루오르 산, 과산화수소 용액 및, 순수한 물의 혼합된 용액)인, 플루오르 산을 포함하는 에칭액으로 분리된 금속 원소는 제거되거나 감소될 수 있다. 표면이 플루오르 산을 포함하는 에칭액으로 에칭된 경우에, 표면은 강한 광으로 조사하여 평탄하게 되는 것이 바람직하다.
또한, 상기 언급된 결정화 후에, 레이저 광 또는 강한 광이 결정화를 더 향상시키려는 목적으로 조사될 수 있다. 결정화를 향상시키기 위해 레이저 광 또는 강한 광으로 조사한 후에, 플루오르 산을 포함하는 에칭액으로 분리된 금속 원소가 제거되거나 감소될 수 있고, 표면은 강한 광으로 조사하여 더 평탄하게 될 수 있다.
그 다음에, 실리콘을 그 주성분으로서 포함하는 절연막은 결정질 구조를 갖는 반도체막상에 형성된다. 절연막은 매우 얇을 수 있고, 탄소(즉, 유기 물질)를 제거하기 위해 수행되는 하이드로-클리닝(hydro-cleaning)이라 불리는 표면 처리를 위해 이용된 오존을 포함하는 용액으로 산화에 의해 형성될 수 있다. 절연막은 TFT의 임계값을 제어하기 위해 적은 양의 불순물 원소(붕소 또는 인)로 도핑할 목적으로 형성된다. 절연막이 형성되고, 채널 도핑이 수행된 후에, 강한 광이 활성화의 목적으로 조사될 수 있다.
본 발명의 한 특징에 따라, 본 발명은 게터링 위치를 형성하도록 결정질 반도체 박막에 희가스 원소를 첨가하고, 열처리(강한 광으로 조사하는 열처리를 포함)를 수행하는 공정들을 포함하고, 결정질 반도체 박막에 포함된 금속은 열처리로 인해 게터링 위치(첨가된 불활성 가스 원소의 이온들을 지닌 영역)에서 취해지도록 이동하며, 그에 의해 금속은 게터링 위치와 다른 결정질 반도체 박막의 영역으로부터 제거되거나 감소된다. 강한 광은 열처리 대신에 조사될 수 있고, 강한 광은 열처리와 동시에 조사될 수 있다. 또한, 게터링동안, 채널 도핑에 의해 첨가된 불순물 원소는 활성화될 수 있다.
본 발명은 또한 희가스 원소(또는 희가스로 불림)를 갖는 불순물 영역이, 결정 구조를 갖는 반도체막에서, 마스크를 이용하고, 열처리에 의해 반도체막에 포함된 금속 원소를 불순물 영역으로 분리시키기 위해 게터링하여 형성되고, 그 후에 반도체막이 마스크를 이용하여 패터닝된다. 마스크들의 수를 감소시키거나 공정들을 단순화하기 위해, 희가스 원소를 선택적으로 첨가하기 위한 마스크가 반도체막을 패터닝하기 위해 이용된 것과 동일한 것이 바람직하다. 그러나, 게터링이 수행될 때, 금속 원소는 희가스가 첨가되는 영역의 경계로 분리되기 쉬우며, 따라서 도 13a 내지 도 13d에 도시된 바와 같은 분리된 마스크들이 이용될 수 있다.
희가스 원소를 첨가하는 방법으로서, 이온 도핑 또는 이온 주입(ion implantation)이 이용될 수 있다. 희가스 원소로서, He, Ne, Ar, Kr 및, Xe으로 구성되는 그룹으로부터 선택된 한 종류 또는 복수 종류의 원소들이 이용될 수 있다. 그들 중에서, 비싸지 않은 가스인 Ar이 바람직하게 이용된다. 이온 도핑을 이용하는 경우에, 도핑 가스에 포함된 한 종류의 희가스 원소의 농도는 30 %이상, 양호하게는 100 %로 설정된다. 예를 들어, 30 %의 Kr 가스와 70 %의 Ar 가스를 포함하는 도핑 가스가 이용될 수 있다.
또한, 본 발명에 따르면, 반도체막이 패터닝될 때, 그에 첨가된 희가스를 갖는 영역(즉, 금속 원소가 고농도로 분리된 영역)은 제거되고 마스크로 덮이며, 감소된 금속 원소를 갖는 영역이 원하는 모양을 갖는 반도체 층이 형성된다. 과도한 에칭이 반도체층의 형성동안 수행될 때, 금속이 분리되는 반도체 층의 단부들에서의 부분들은 제거될 수 있다. 패터닝후에, 마스크는 제거된다.
반도체 층의 표면은 플루오르 산을 포함하는 에칭액으로 세척되고, 그 후에, 게이트 절연막이 될 주성분으로서 실리콘을 포함하는 절연막이 형성된다. 표면의 세척과 게이트 절연막의 형성이 대기로의 노출없이 연속적으로 수행되는 것이 바람직하다. 활성화 공정이 표면의 세척전 또는 후에 첨가되는 것이 또한 가능할 수 있으며, 그에 의해 채널 도핑에 의해 첨가된 불순물 원소는 활성화될 수 있다.
게이트 절연막의 표면이 세척된 후에, 게이트 전극이 형성되고, p-형 또는 n-형을 제공하는 불순물 원소가 적절하게 첨가되며, 그에 의해 소스 영역 및 드레인 영역이 형성된다. 요구된다면, LDD 영역이 형성될 수 있다. 불순물 원소의 첨가 후에, 열처리, 강한 광으로의 조사 또는, 레이저 광으로의 조사가 불순물 원소를 활성화시키도록 수행될 수 있다. 활성화와 동시에, 게이트 절연막에의 플라즈마 손상과, 게이트 절연막과 반도체 층사이의 인터페이스에의 플라즈마 손상은 회복될 수 있다. 특히, 실온 내지 300 ℃의 분위기에서 앞면 또는 뒷면으로부터, 불순물 원소를 YAG 레이저의 제 2 고조파(the second harmonic)로 조사하여 활성화시키는 것이 매우 효과적이다. YAG 레이저는 더 적은 유지비 때문에 보다 양호하다.
후속하는 공정들에서, 중간층 절연막이 형성되고, 수소화(hydrogenation)가 수행되며, 소스 영역과 드레인 영역에 도달하는 접점 구멍들이 형성되고, 소스 전극 및 드레인 전극이 형성되며, 그에 의해 TFT가 완성된다.
본 발명에 따르면, 결정화가 열처리에 의해 수행되고, 활성화가 열처리와 다른 방법에 의해 수행되는 경우에, 고온에서의 열처리들의 횟수는 2회가 될 수 있다(결정화 및 게터링). 결정화가 강한 광으로의 조사에 의해 수행되고, 활성화가 열처리와 다른 방법에 의해 수행되는 경우에, 고온에서의 열처리들의 횟수는 1회일 수 있다(게터링).
또한, 희가스 원소의 고농도는 짧은 시간 기간에(약 1 또는 2 분) 반도체막에 첨가될 수 있다. 그러므로, 인을 이용하는 게터링에 비해, 처리량이 현저하게 향상된다.
희가스 원소의 게터링 능력(gettering ability)에 관한 실험은 수행되었다. 반도체막으로서, 10 ppm의 니켈 아세테이트를 포함하는 수용액을 갖는 비정질 실리콘 막(두께: 50 ㎛)을 코팅하고 1 시간 동안 500 ℃에서의 탈수소 반응 및 4 시간 동안 550 ℃에서의 열처리에 의해 비정질막을 결정화함으로써 얻어진 결정 반도체막이 이용되었다. 결정화된 반도체막이 패터닝되고, 실리콘 산화막(두께: 90 nm)이 형성된다. 이어서, 게터링되는 영역의 폭은 50 ㎛가 되도록 설정되고, 아르곤은 이온 도핑(80 keV의 가속 전압 및 5×1015/cm2의 1회 분량에서)에 의해 영역을 끼워 넣기 위해 마스크를 이용하여 주입되었으며, 그에 의해 게터링 사이트들(폭: 5㎛)을 갖는 샘플이 준비되었다. 99.9999 % 또는 그 이상의 아르곤이 이용되어, 아르곤을 주입하는데 1 내지 2 분이 소요되었다. 이어서, 게터링은 질소 대기에서 4 시간, 6 시간, 및 8 시간 동안 350 ℃, 400 ℃, 450 ℃, 500 ℃, 및 550 ℃의 가열 온도에서 수행되었다. 게터링 후에, 실리콘 산화막이 제거되고, 게터링된 영역은 FPM으로 처리되었다. 게터링의 효과는 결정 반도체막의 게터링된 영역에서 에치 피트들(etch pits)의 수에 기초하여 확인된다. 특히, 대부분의 첨가된 니켈은 FPM(플루오르화 산, 수소 과산화물 용액, 및 순수한 물의 혼합)으로 에칭되는 것으로 알려진 니켈 실리사이드로서 결정 반도체막에 잔존한다. 그러므로, 게터링된 영역은 FPM으로 처리되고, 에치 피트들의 존재는 확인되며, 그에 의해 게터링의 효과가 확인될 수 있다. 이러한 경우에, 에치 피트들의 수(밀도)가 더 작아짐에 따라, 게터링의 효과는 더 높아진다. 도 26은 결과들을 도시한다. 이는, 가열 시간이 더 길어짐에 따라, 에치 피트들의 밀도는 더 작아지고, 에치 피트들의 밀도는 500 ℃(양호하게는, 550 ℃)에서의 가열 처리에 기인하여 충분히 작아지는 도 26에 의해 이해된다.
더욱이, 도 27은, 게터링되는 영역의 폭이 30 ㎛인 조건하에서 유사한 실험을 수행함으로써 얻어진 결과를 도시한다. 게터링되는 영역이 30 ㎛의 폭이라면, 에치 피트들의 밀도는 500 ℃에서조차 충분히 작게 되는 도 26과 도 27 사이의 비교로부터 이해된다.
도 29는 에치 피트들이 형성되는 샘플을 개략적으로 도시한다. 도 29에 있어서, 영역(10401)이 첨가된 희가스 원소는 아르곤이 첨가된 영역을 나타낸다. 게터링된 영역(게터링될 영역)에 제공된 에치 피트들(10403)의 수는 에치 피트들의 밀도를 얻기 위해 광학 현미경으로의 관찰 하에 계산된다.
더욱이, 실험은 상술된 게터링 능력을 인의 그것과 비교하기 위해 또한 수행되었다. 도핑 조건들 및 가열 조건들은 변화되었고, 에치 피트들의 밀도는 위의 실험과 동일한 방식으로 얻어졌다. 본 명세서에서, 인이 이온 도핑(80 keV의 가속 전압 및 1.3×1015/cm2의 1회 분량에서 수소로 희석된 5 % PH3를 이용하여)에 의해 게터링 사이트(폭: 5 ㎛)에 주입되는 샘플 및 아르곤이 이온 도핑(80 keV의 가속 전압 및 1×1015, 5×1015/cm2, 및 5×1015/cm2의 1회 분량에서)에 의해 주입되는 샘플이 준비되었으며, 이들 샘플들은 비교에 의해 평가되었다. 이 때에, 인을 주입하는데 약 8 분이 소요되었다. 이어서, 게터링은 24 시간 동안 500 ℃의 가열 온도에서 수행되었다. 더욱이, 게터링된 영역의 폭이 30 ㎛인 샘플은 게터링된 영역의 폭이 50 ㎛인 샘플과 비교되었다. 도 28은 결과들을 도시한다. 도 28은, 1회 분량의 아르곤이 인의 그것보다 더 작을지라도, 아르곤이 더 높은 게터링 능력을 나타낸다는 것을 도시한다. 더욱이, 비록 첨가된 아르곤의 양이 작을지라도(즉, 그 1회 분량이 5×1015/cm2), 가열 시간이 길 때, 충분한 게터링이 수행되고, 그에 의해 에치 피트들의 밀도를 감소시킬 수 있다.
따라서, 인을 이용하여 게터링을 비교하면, 희가스 원소의 첨가에 의한 본 발명의 게터링 능력은 높다. 더욱이, 희가스 원소는 높은 농도(예를 들어, 1×1020 내지 5×1021/cm3)로 첨가될 수 있다. 그러므로, 결정화를 위해 이용된 금속 원소의 첨가된 양은 증가될 수 있다. 특히, 결정화를 위해 이용된 금속 원소의 첨가된 양을 증가시킴으로써, 결정화는 더 짧은 시간에 수행될 수 있다. 더욱이, 결정화 시간이 변화되지 않는 경우에, 결정화를 위해 이용된 금속 원소의 첨가된 양을 증가시킴으로써, 결정화는 더 낮은 온도에서 수행될 수 있다. 더욱이, 결정화를 위해 이용된 금속 원소의 첨가된 양을 증가시킴으로써, 자연적인 코어들(natural cores)은 감소될 수 있으며, 우수한 품질의 결정 반도체막이 형성될 수 있다.
더욱이, 본 발명에 따르면, 결정화를 위해 이용된 금속 원소의 게터링 뿐만 아니라, 다른 중금속 원소의 게터링도 수행된다.
더욱이, 본 발명의 게터링에 기인하여, 결정 반도체막이 또한 어닐링된다.
더욱이, 고온 열처리가 섬들이 형성되는 시간까지 수행되기 때문에, 그러므로, 기판은 섬들이 형성된 후에 수축하지 않는다. 이는 장치의 제조에 관하여 산출에서의 증가를 초래하는 패터닝의 시프트를 최소화한다. 더욱이, 본 발명에 따르면, 열처리들의 수는 작다. 그러므로, 기판이 얇을 지라도(예를 들어, 0.7 mm 또는 0.5 mm), 기판 상의 영향은 작다. 그러므로, 실제 이용에 아무런 문제가 없다.
본 명세서에 개시된 제조 공정에 관한 본 발명의 구조는,
금속 원소를 비정질 구조를 갖는 반도체막에 첨가하는 제 1 공정,
결정 구조를 갖는 반도체막을 형성하도록 비정질 구조를 갖는 반도체막을 결정화하는 제 2 공정,
불순물 영역을 형성하도록 희가스 원소를 결정 구조를 갖는 반도체막에 선택적으로 첨가하는 제 3 공정,
결정 구조를 갖는 반도체막에서 금속 원소를 선택적으로 제거 또는 감소시키도록 금속 원소를 불순물 영역에 게터링하는 제 4 공정과,
불순물 영역을 제거하는 제 5 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법이다.
위에 언급된 구조에 따르면, 방법은, 희가스 원소가 He, Ne, Ar, Kr, 및 Xe로 구성되는 그룹으로부터 선택된 한 종류 또는 복수의 종류들의 원소들인 것을 특징으로 한다.
또한, 위에 언급된 구조에 따르면, 방법은, H, H2, O, O2, P, 및 H2O로 구성되는 그룹으로부터 선택된 한 종류 또는 복수의 종류들의 원소들이 제 3 공정에서 희가스 원소들 외에 추가로 더해지는 것을 특징으로 한다.
또한, 위에 언급된 구조에 따르면, 방법은, 제 3 공정이 희가스 원소와 수증기를 포함하는 대기에서 수행되는 것을 특징으로 한다.
또한, 각각의 위에 언급된 구조들에 따르면, 방법은, 제 5 공정 후에 불순물 원소들을 활성화시키도록 앞면 및 뒷면으로부터 강한 광 또는 레이저 광으로 반도체막을 조사하는 공정을 포함하는 것을 특징으로 한다.
또한, 각각의 위에 언급된 구조들에 따르면, 방법은 제 2 공정이 열처리인 것을 특징으로 한다.
또한, 각각의 위에 언급된 구조들에 따르면, 방법은 제 2 공정이 강한 광으로 비정질 구조를 갖는 반도체막을 조사하는 것을 특징으로 한다.
또한, 각각의 위에 언급된 구조들에 따르면, 방법은 제 2 공정이 강한 광으로 비정질 구조를 갖는 반도체막을 열처리 또는 조사하는 것을 특징으로 한다.
또한, 각각의 위에 언급된 구조들에 따르면, 방법은 제 4 공정이 특징상 열처리인 것을 특징으로 한다.
또한, 각각의 위에 언급된 구조들에 따르면, 방법은 제 4 공정이 강한 광으로 반도체막을 조사하는 것을 특징으로 한다.
또한, 각각의 위에 언급된 구조들에 따르면, 방법은 제 4 공정이 강한 광으로 반도체막을 열처리 및 조사하는 것을 특징으로 한다.
또한, 각각의 위에 언급된 구조들에 따르면, 방법은, 강한 광이 할로겐 램프, 금속 할로겐화물 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 및 고압 수은 램프로 구성되는 그룹으로부터 선택된 램프로부터 방사되는 것을 특징으로 한다.
또한, 각각의 위에 언급된 구조들에 따르면, 방법은, 금속 원소가 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu, 및 Au로 구성되는 그룹으로부터 선택된 한 종류 또는 복수의 종류들의 원소들인 것을 특징으로 한다.
게다가, 본 발명에 따르면, 다른 구성을 갖는 반도체 장치를 제조하는 방법은,
비정질 구조를 갖는 반도체막에 금속 원소를 첨가하는 제 1 공정과;
결정 구조를 갖는 반도체막을 형성하기 위해 비정질 구조를 갖는 반도체막을 결정화하는 제 2 공정과;
결정 구조를 갖는 반도체막 상에 제 1 마스크를 형성하는 제 3 공정과;
불순물 영역을 형성하기 위해 결정 구조를 갖는 반도체막에 희가스 원소를 선택적으로 첨가하는 제 4 공정과;
결정 구조를 갖는 반도체막에서 금속 원소를 선택적으로 제거 또는 감소시키기 위해 불순물 영역에 금속 원소를 게터링하는 제 5 공정과;
결정 구조를 갖는 반도체막 상에 제 2 마스크를 형성하는 제 6 공정; 및
반도체막을 선택적으로 제거하는 제 7 공정을 포함한다.
게다가, 상술된 구성을 갖는 반도체 디바이스를 제조하는 방법은 제 7 공정이 결정 구조를 갖는 반도체막의 일부와 불순물 영역을 제거하는 공정을 포함하는 것을 특징으로 한다.
게다가, 상술된 구성을 갖는 반도체 장치를 제조하는 방법은 상기 제 2 마스크가 상기 제 1 마스크의 단부들의 내부측 상의 위치에 제공되는 것을 특징으로 한다.
게다가, 본 발명에 따르면 다른 구성을 갖는 반도체 장치를 제조하는 방법은,
비정질 구조를 갖는 반도체막 상에 제 1 마스크를 형성하는 제 1 공정과;
비정질 구조를 갖는 반도체막에 금속 원소를 선택적으로 첨가하는 제 2 공정과;
결정 구조를 갖는 반도체막을 형성하기 위해 반도체막을 결정화하는 제 3 공정과;
불순물 영역을 형성하기 위해 결정 구조를 갖는 반도체막에 희가스 원소를 선택적으로 첨가하는 제 4 공정과;
결정 구조를 갖는 반도체막에서 금속 원소를 선택적으로 제거 또는 감소시키기 위해 불순물 영역에 금속 원소를 게터링하는 제 5 공정과;
결정 구조를 갖는 반도체막 상에 제 2 마스크를 형성하는 제 6 공정; 및
반도체막을 선택적으로 제거하는 제 7 공정을 포함한다.
게다가, 본 발명에 따라 다른 구성을 갖는 반도체 장치를 제조하는 방법은,
비정질 구조를 갖는 반도체막 상에 제 1 마스크를 형성하는 제 1 공정과;
비정질 구조를 갖는 반도체막에 금속 원소를 선택적으로 첨가하는 제 2 공정과;
결정 구조를 갖는 반도체막을 형성하기 위해 반도체막을 결정화하는 제 3 공정과;
결정 구조를 갖는 반도체막 상에 제 2 마스크를 형성하는 제 4 공정과;
불순물 영역을 형성하기 위해 결정 구조를 갖는 반도체막에 희가스 원소를 선택적으로 첨가하는 제 5 공정과;
결정 구조를 갖는 반도체막에서 금속 원소를 선택적으로 제거 또는 감소시키기 위해 불순물 영역에 금속 원소를 게터링하는 제 6 공정과;
결정 구조를 갖는 반도체막 상에 제 3 마스크를 형성하는 제 7 공정; 및
반도체막을 선택적으로 제거하는 제 8 공정을 포함한다.
게다가, 본 발명은 TFT가 제공되는 반도체 장치에 관한 것으로, 이는 기판 상의 반도체 층, 반도체 층을 접촉하는 절연막, 및 절연막을 접촉하는 게이트 전극을 포함하며, 여기서 기판은 기판의 일부 내에 적어도 희가스 원소를 포함하는 영역을 갖는다. 기판은 절연 기판이거나 또는 반도체 기판이다. 게다가, 희가스 원소가 첨가될 때, 이는 또한 기판에 첨가되며, 그것으로 인하여 이 구성이 획득된다. 도 14c는 희가스 원소가 첨가된 직후의 상태를 보여주는 개략도이다. 한 종류 또는 복수 종류의 원소들이 희가스 원소 외에, H, H2, O, O2, P 및 H2O으로 이루어진 그룹으로부터 선택되는 경우라 하더라도, H, H2, O, O2, P 및 H2O으로 이루어진 그룹으로부터 선택된 한 종류 또는 복수 종류의 원소들은 기판뿐만 아니라 베이스 절연막에 첨가된다. 그러나, 이들 원소들은 희가스 원소와 비교하면, 나중의 열처리에 의해 확산하기 쉽다.
상술된 구성을 갖는 반도체 장치는 희가스 원소를 포함하는 영역을 형성하기 위한 마스크가 반도체 층을 형성하기 위한 마스크와 동일하다는 것을 특징으로 한다. 이 때문에, 반도체 장치는 마스크들의 수를 증가시키지 않고 획득된다.
게다가, 본 발명의 다른 구성을 갖는 반도체 장치는 반도체 층과 기판을 접촉하는 절연막을 포함하는 TFT가 제공되며, 여기서 절연막은 그 절연막의 일부에 적어도 희가스 원소를 포함하는 영역을 갖는다.
상술된 절연막은 블로킹 층으로서 제공되는 베이스 절연막이다. 도 14b는 희가스가 베이스 절연막에 첨가될 때의 상태를 도시한다.
상술된 구성에서, 기판은 그 기판의 일부에 적어도 희가스 원소를 포함하는 영역을 포함한다. 특히, 마스크로 덮혀지지 않은 영역에서, 희가스 원소는 기판뿐만 아니라 베이스 절연막에 첨가된다. 게다가, 한 종류 또는 복수 종류의 원소들이 희가스 원소 외에, H, H2, O, O2, P 및 H2O으로 이루어진 그룹으로부터 선택되는 경우라 하더라도, H, H2, O, O2, P 및 H2O으로 이루어진 그룹으로부터 선택된 한 종류 또는 복수 종류의 원소들은 기판뿐만 아니라 베이스 절연막에 첨가된다. 그러나, 이들 원소들은 희가스 원소와 비교하면, 나중에 열 처리에 의해 확산하기 쉽다.
게다가, 희가스 원소를 포함하는 영역을 형성하기 위한 마스크는 반도체 층을 형성하기 위한 희가스 원소와 동일하다.
본 발명의 이런 및 다른 이점들은 첨부한 도면들을 참조하여 다음의 상세한 설명을 읽고 이해할 때 당업자에게 명백하게 될 것이다.
바람직한 실시예의 상세한 설명
이후, 본 발명은 도면들을 참조하여 설명적인 실시예로서 기재될 것이다.
도 1 및 도 2는 촉매 기능을 갖는 금속 원소가 비정질 반도체의 전체 표면에 첨가되는 것에 후속하여 결정화되고, 이어서, 게터링이 수행되는, 본 발명의 일실시예의 방법을 도시한다.
도 1a에서, 기판(101)으로서, 바륨 붕규산 유리, 알루미노보로실리케이트 유리, 석영, 등이 이용될 수 있다. 무기 절연막이 저지층(102)으로서 기판(101)의 표면 상에 10 내지 200㎚의 두께로 형성된다. 바람직한 저지층의 일례는 플라즈마 CVD에 의해 이루어진 실리콘 산화질화막이다. 실리콘 산화질화막이 50㎚의 두께로 SiH4, NH3, 및 N20로 구성된 제 1 실리콘 산화질화막을 형성하고, 100㎚의 두께로 SiH4 및 N2O로 구성된 제 2 실리콘 산화질화막을 형성함으로써 얻어진다. 블로킹층(102)은 유리 기판 내에 포함된 알카리 금속이 그 위에 형성될 반도체막으로 확산하는 것을 방해하지 않도록 제공된다. 석영으로 구성된 기판을 이용하는 경우, 저지층(102)은 생략될 수 있다.
저지층(102) 상에 형성될 비정질 구조를 갖는 반도체막(103)에 대한 재료로서, 그 주 성분으로 실리콘을 함유한 반도체 재료가 이용된다. 통상적으로, 비정질 실리콘 막, 비정질 실리콘 게르마늄 막 등이 플라즈마 CVD, 저압 CVD, 또는 스퍼터링에 의해 10 내지 100㎚의 두께로 형성된다. 양호한 질의 결정을 얻기 위해서, 그것은 비정질 구조를 갖는 반도체막(103)에 함유된 산소, 질소, 및 탄소와 같은 불순물들의 농도를 감소시키는데 요구된다. 높은 순도의 재료 가스 뿐만 아니라 최고의 진공을 위해 설계된 CVD 장치를 이용하는 것이 바람직하다.
이어서, 결정화를 촉진하기 위한 촉매 기능을 갖는 금속 원소가 비정질 구조를 갖는 반도체막(103)의 표면에 첨가된다. 반도체막의 결정화를 촉진시키기 위한 촉매 기능을 갖는 금속 원소의 예들은 철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu), 금(Au) 등을 포함한다. 이러한 원소들의 한 종류 또는 복수 종류가 이용될 수 있다. 통상적으로, 반도체막(103)은 스피너(spinner)를 이용하여, 중량으로 3 내지 50ppm의 니켈을 함유하는 니켈 초산염 용액으로 코팅되어, 그것에 의해 촉매-함유 층(104)이 형성된다. 도 1a 후의 처리에서, 수행된 게터링의 능력이 매우 높기 때문에, 높은 농도의 니켈을 함유하는 용액을 이용하는 것이 가능하다. 또한, 높은 농도의 용액으로 반도체막(103)의 표면을 코팅하기 위해서, 스피너의 회전수가 감소될 수 있다. 이러한 경우, 용액의 호환성을 개선시키기 위해서, 비정질 구조를 갖는 반도체막(103)은 표면 처리에 쉽다. 보다 상세하게는, 매우 얇은 산화막이 오존 함유 수성 용액으로 형성되고, 산화막은 세정 표면을 형성하기 위해 불산 및 수소 과산화물의 혼합 용액으로 에칭된다. 그 후, 세정 표면은 매우 얇은 산화막을 형성하기 위해 오존-함유 수성 용액으로 처리된다. 실리콘 등으로 제조된 반도체막의 표면은 본래 소수성(hydrophobic)이다. 그러므로, 그러한 산화막을 형성함으로써 반도체막의 표면은 니켈 과산화물 용액으로 균일하게 코팅될 수 있다.
말할 필요 없이, 촉매-함유층의 코팅 방법은 상기에 제한되지 않는다. 촉매-함유층(104)은 스퍼터링, 기상 침착, 플라즈마 처리 등에 의해 형성될 수 있다.
이어서, 촉매-함유층(104)은 강한 광으로 열처리되거나 방사되어, 결정화가 수행된다. 이러한 경우에, 실리사이드는 반도체막(103)의 부분으로 형성되고, 촉매가 될 금속 원소가 접촉되어 형성되고, 그 후, 실리사이드를 이용하여 결정화 처리가 코어로 형성된다. 이러한 방식으로, 도 1b에 도시된 결정 반도체막(105)이 형성된다. 결정화가 열처리에 의해 수행되는 경우, 비정질 실리콘 막(103)이 수소 제거(dehydrogenate)되고(500℃, 1시간), 온도 결정화(550℃ 내지 650℃, 4 내지 24시간)가 수행될 수 있다. 결정화가 강한 광으로 조사됨으로써 수행되는 경우, 적외선 광, 가시광, 또는 UV-광 중 하나 또는 조합을 이용하는 것이 가능하다. 통상적으로, 할로겐 램프, 금속 할로겐화합 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프로부터 방사된 광이 이용된다(도 1b). 요구된다면, 제 1 의 강한 광을 갖는 방사 이전에, 열처리가 비정질 구조를 갖는 반도체막(103)에 포함된 수소가 방출되어 수행될 수 있다. 또한, 결정화는 열처리 및 강한 광을 갖는 조사를 수행함으로써 수행될 수 있다.
결정화 직후, 반도체막에 포함된 금속 원소를 감소시키기 위하여, 촉매가 되는 금속 원소는 불소를 포함한 에칭액으로 에칭함으로써 감소 또는 제거될 수 있다.
이어서, 결정비(막의 전체 부피 내의 결정화 성분의 비)를 개선하고, 결정 입자들 내에 남아 있는 결함들을 정정하기 위해서, 결정화 반도체막(105)은 광(도 1c)으로 조사된다. 이때, 400㎚ 이하의 파장을 갖는 엑시머 레이저(eximer laser), YAG 레이저의 제 2 고조파, 또는 YAG 레이저의 제 3 고조파가 이용될 수 있다. 연속하는 발진의 가스 레이저 또는 고체 레이저가 또한 이용될 수 있다. 고체 레이저로서, Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm으로 도핑된 YAG, YVO4, YLF 및 YalO3 등과 같은 결정을 이용한 레이저가 적용된다. 레이저의 기본 파장은 도핑 재료에 따라 변경되고, 약 1㎛의 기본 파장을 갖는 레이저광이 얻어진다. 기본적 파장에 관한 고조파들은 비선형 광학 원소를 이용하여 얻어질 수 있다. 여기서, 다음은 약 10 내지 1000㎐의 반복 주파수를 갖는 펄스 레이저 광이 이용되고, 그 레이저 광은 100 내지 400mJ/㎠에서 광학 시스템에 의해 농축되며, 결정 반도체막(105)은 90 내지 95%의 오버래핑비를 갖는 레이저 처리에 영향을 받는다. 또한, 결정화 반도체막(105)은 레이저 광 대신에 강한 광으로 조사될 수 있고, 또는, 동시에 레이저 광 및 강한 광으로 조사될 수 있다.
연속적으로 발진할 수 있는 고체 레이저를 이용하는 경우, 10W의 출력을 갖는 연속적인 발진의 YVO4 레이저로부터 조사된 레이저 광은 비선형 광학 원소에 의해 고조파로 전환된다. 또한 YVO4 결정 및 비선형 광학 원소가 고조파를 조사하기 위해 공진기에 놓이는 방법이 있다. 바람직하게, 레이저 광은 광학 시스템에 의해 조사 표면상에 직사각형 모양 또는 타원형 모양으로 형성되고, 처리된 물질로 방출된다. 이때 에너지 밀도는 약 0.01 내지 100MW/㎠(바람직하게는 0.1 내지 10MW/㎠)인 것이 요구된다. 반도체막은 약 0.5 내지 2000㎝/s의 속도로 레이저 광에 관하여 상대적으로 이동되고, 그에 의해 반도체막은 레이저 광으로 조사된다.
이어서, 결점들을 정정하기 위한 처리 직후, 결정 반도체막(105)에 포함된 금속 원소를 감소시키기 위해, 촉매가 되는 금속 원소는 불소를 포함하는 에칭액으로 에칭함으로써 감소 또는 제거될 수 있다. 또한, 에칭에 의해 표면상에 불균형이 야기되는 경우, 그 표면은 강한 광을 조사함으로써 평탄해 질 수 있다.
반도체막의 표면은 유기물을 제거하기 위해 오존-함유 용액으로 세정되고, 그것에 의해 매우 얇은 산화막이 표면상에 형성된다. 미량의 불순물 원소(붕소 또는 인)은 반도체막에 첨가되도록 매우 얇은 막을 통과하는 것이 허용되어(채널 도핑), TFT의 임계값이 제어된다. 또한, 채널 도핑 후 불순물 요소를 활성화시키기 위해서, 반도체막은 강한 광으로 조사될 수 있다. 또한, 유사한 세정이 니켈을 추가하기 전에 수행되고, 채널 도핑은 매우 얇은 산화막을 형성한 후 수행된다.
다음으로, 실리콘 산화막(106a)(두께: 100 내지 200㎚)이 결정 반도체막(105) 상에 형성된다(도 1d). 실리콘 산화막(106a)을 제조하는 방법에 어떠 특정 제한은 없다. 예를 들어, 실리콘 산화막(106a)은 TEOS(Tetraethyl ortho silicate) 및 O2를 혼합함으로써 형성되고, 방전이 40Pa의 반응 압력, 300℃ 내지 400℃의 기판 온도, 및 0.5 내지 0.8W/㎠의 높은 주파수(13.56㎒) 전력 밀도의 조건 하에서 수행되도록 허용한다.
이어서, 레지스트 마스크(107)가 실리콘 산화막(106a) 상에 형성된다. 실리콘 산화막(106a)은 레지스트 마스크(107)를 이용하여 패터닝되고, 그에 의해 TFT의 반도체 층이 되도록 한 부분을 덮는 실리콘 산화물로 이루어진 절연층(106b)이 형성된다. 그 후, 희가스 원소가 게터링 위치들(108)을 형성하기 위해 반도체막(105)에 첨가된다(도 2a). 여기서, 희가스 원소가 이온 도핑 또는 이온 주입에 의해 첨가되고, 반도체막(105)에 첨가된 희가스 원소의 농도는 1×1020 내지 5×1021/㎤로 설정된다. 이때, 반도체막(105)은 레지스트 마스크(107)가 남아있는 동안, 희가스 원소로 도핑될 수 있다. 대안으로, 반도체막(105)은 레지스트 마스크(107)를 제거한 후, 희가스 원소로 도핑될 수 있다. 희가스 원소의 도핑 후, 레지스트 마스크(107)는 제거된다. 희가스 원소에 첨가하여, 주기율 표의 XV족 또는 XⅢ족 원소가 첨가된다. 도 2a에서, 희가스 원소는 단지 반도체막(105)에만 첨가된다. 그러나, 실제로, 도 14a 내지 도 14c에 도시된 바와 같이 금속 원소의 농도 분포는 희가스 원소의 추가 처리들의 조건들에 의존하여 제어될 수 있다. 도 14a는 반도체막의 얕은 부분에서 피크를 갖는 농도 분포(120)를 얻기 위한 조건 하에서 추가된다. 도 14b는 반도체막의 중간 위치에서 피크를 갖는 농도 분포(121)를 얻기 위한 조건 하에서 추가된다. 이러한 경우, 희가스 원소는 또한 저지층(102)에 추가된다. 도 14c는 반도체막의 깊은 위치에서 피크를 갖는 농도 분포(122)를 얻기 위한 조건 하에서 첨가된다. 이러한 경우, 희가스 원소는 또한 저지층(102) 및 기판(101)에 첨가된다. 도 14b 및 도 14c에 도시된 바와 같이, 저지층(102) 및 기판(101)에 희가스 원소를 첨가함으로써 스트레스(stress)가 완화될 수 있다.
이어서, 게터링이 수행된다(도 2b). 게터링이 질소 대기에서, 1 내지 24시간 동안, 450℃ 내지 800℃에서 수행될 경우(예를 들어, 14시간 동안, 550℃), 금속 원소가 게터링 위치들(108)로 분리할 수 있다. 게터링 때문에, 절연층(106b)으로 덮여진 반도체막에 포함된 금속 원소는 제거되거나, 또는 금속 원소의 농도 가 감소된다. 또한, 열처리 대신에 강한 광을 갖는 조사가 수행될 수 있다. 게터링을 위한 가열 수단, 할로겐 램프, 할로겐화물(halide) 램프로부터 조사된 광, 금속 할로겐화물 램프, 및 고압 수은 램프로부터 조사된 광을 이용하는 RTA 방식을 이용하는 경우, 반도체막의 가열 온도가 400℃ 내지 550℃가 되도록 강한 광이 방출되는 것이 바람직하다. 가열 온도가 너무 높으면, 반도체막 내의 변형(strain)이 제거되고, 게터링 위치들(니켈 실리사이드)로부터 니켈을 방출하는 기능 및 니켈을 인트래핑(entrap)하는 기능이 제거되며, 게터링 효율에서의 감소를 초래한다.
게터링 후, 게터링 사이트들(108)은 앞서 언급된 마스크를 이용하여 제거되고, 그것에 의해 감소된 금속 원소를 갖는 영역으로 구성된 바람직한 모양을 갖는 반도체 층(109)이 형성되며, 실리콘 산화물로 이루어진 절연층(106b)이 제거된다(도 2c). 절연층(106b)이 제거될 때, 반도체 층(109)의 표면이 또한 약간 에칭되는 것이 바람직하다. 도 36은 게터링 후에 FPM(불소산, 과산화수소 용액, 순수 물의 혼합 용액)으로 에칭되는 니켈 실리사이드를 도시하는 광학 현미경 사진을 도시한다. 도 36으로부터, 많은 에치 피트들이 반도체 층의 주변에서 관측되므로, 니켈이 게터링에 의해 반도체 층의 주변에 분리되기 쉽다는 것이 기대된다. 도 36에서의 광학 현미경 사진은 50㎚의 두께를 갖는 기초 절연막을 형성함으로써 얻어지고, 50㎚ 두께를 갖는 폴리실리콘 막(니켈 첨가 후 결정화된 막)은 유리 기판 상에 형성되며, 아르곤은 10keV의 가속 전압 및 1×1015/㎠의 도즈량으로 선택적으로 첨가되고, 4시간 동안 550℃로 게터링을 수행하며, 후속하여 FPM 처리를 수행한다.
레지스트 마스크가 형성될 때, 희가스 원소가 도핑을 수행하기 위해 실리콘 산화막을 통과하도록 허용하여 게터링 위치들을 형성하는 것이 또한 가능하다. 이러한 경우에, 레지스트 마스크가 도핑 후에 제거되고, 게터링이 수행되며, 실리콘 산화물이 제거된다. 그 후, 단지 반도체막에 첨가된 희가스 원소를 갖는 영역들(게터링 사이트들) 만이 반도체 층을 형성하기 위해 선택적으로 제거된다. 대쉬 용액(dash solution), 사토 용액(sato soluion), 세코 용액(seco solution) 등이 이용되면, 비결정질에 첨가된 희가스 원소를 갖는 영역들은 결정 반도체막인(거기에 첨가된 어떠한 희가스 원소도 갖지 않는) 영역에 관하여 선택적으로 에칭될 수 있다.
그 후, 반도체층(109)의 표면은 불소산을 포함하는 에칭액으로 세정된 후, 게이트 절연막이 될 그 주요 성분으로서 실리콘을 포함하는 절연막(110)이 형성된다(도 2d). 반도체층(109)의 표면의 세정과 게이트 절연막(110)의 형성은 그들을 대기 중에 노출하지 않고 연속으로 실행된다. 더욱이, 활성화 처리는 표면을 세정하기 전 또는 후에 첨가될 수 있고, 채널 도핑에 의해 첨가된 불순물 요소가 활성화될 수 있다.
그 후, 절연막(110)의 표면은 세정되고, 게이트 전극이 형성된다. 그 후, n-형 또는 p-형을 제공하는 불순물 요소는 반도체층(109)에 적절히 첨가되고, 그에 의해 소스 영역과 드레인 영역이 형성된다. 필요하다면, 가볍게 도핑된 드레인(lightly doped drain: LDD) 영역이 형성될 수 있다. n-형 또는 p-형을 제공하는 불순물 요소가 첨가된 후, 열 처리, 강한 광으로 조사, 또는 레이저 광으로 조사가 불순물 요소를 활성화하도록 실행될 수 있다. 특히, 실내 온도에서 300℃로의 대기에서 전면 또는 후면으로부터 YAG의 제 2 또는 제 3 고조파로 조사함으로써 불순물 요소를 활성화하도록 실행되는 것이 매우 효과적이다.
그 후, 층간 절연막의 형성, 수소 첨가, 소스 영역 및 드레인 영역에 도달하는 접촉홀들의 형성, 소스 전극 및 드레인 전극의 형성 등이 실행되고, 그에 의해 TFT가 완성된다.
이렇게 형성된 TFT는 화소부 또는 구동 회로에서 스위칭 요소를 구성하는 TFT로서 이용되고, 각종 전자 장비에 장착된다.
상술한 구성을 갖는 본 발명은 다음의 실시예들에 의해 상세히 설명될 것이다.
실시예들
[실시예 1]
여기서, 화소부와 동일 기판상의 화소부의 주변에 제공된 구동 회로의 TFT들(n-채널 TFT 및 p-채널 TFT)을 동시에 제조하는 방법이 도 3a-3c 내지 도 6을 참조하여 설명될 것이다.
우선, 본 실시에에서, 코닝사(Corning Co.)에 의해 제조된 #7059 및 #1737과 같은 바륨 붕규산 유리 또는 알루미노보로실리케이트 유리로 만들어진 기판(200)이 이용된다. 그것이 약한 투과성을 갖는 한 기판(200)에 특별한 제한은 없으며, 석영 기판이 이용될 수 있다. 더욱이, 본 실시예에서 처리 온도를 견디는 열 저항을 갖는 플라스틱 기판이 이용될 수 있다.
그 후, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막과 같은 절연막으로 구성된 베이스 막(201)이 기판(200)상에 형성된다. 본 실시예에서, 베이스 막(201)은 2층 구조를 갖지만, 그러나, 베이스 막(201)은 절연막의 단일층 막 또는 2개 이상의 절연막들의 다층 구조로 구성될 수 있다. 베이스 막(201)의 제 1 층으로서는, 실리콘 산화질화막(201a)이 플라즈마 CVD에 의해 반응 가스로서 SiH4, NH3, N2O를 이용하여, 10 내지 200nm(바람직하게, 50 내지 100nm)의 두께로 형성된다. 본 실시예에서, 50nm 두께의 실리콘 산화질화막(201a)(구성비, Si=32%, O=27%, N=24%, H=17%)이 형성된다. 그 후, 베이스 막(201)의 제 2 층으로서, 실리콘 산화질화막(201b)이 반응 가스로서 SiH4와 N2O를 이용하여, 50 내지 200nm의 두께로 형성된다. 본 실시예에서, 100nm의 두께를 갖는 실리콘 산화질화막(201b)(구성비, Si=32%, O=59%, N=7%, H=2%)이 형성된다.
그 후, 반도체 층들(202 내지 206)이 베이스 막(201)상에 형성된다. 반도체 층들(202 내지 206)은 알려진 수단(스퍼터링, LPCVD, 플라즈마 CVD, 등)에 의해 비정질 구조를 갖는 반도체막을 형성하고, 결정질 반도체막을 얻기 위해 알려진 결정화(레이저 결정화, 열 결정화, 니켈과 같은 촉매를 이용한 열 결정화, 등)를 실행하며, 결정 반도체막을 원하는 형태로 패터닝함으로써 얻어진다. 반도체 층들(202 내지 206)은 25 내지 80nm(바람직하게, 30 내지 60nm)의 두께로 형성된다. 결정 반도체막을 위한 재료에 특별한 제한은 없다. 바람직하게, 결정 반도체막은 실리콘 또는 실리콘 게르마늄(SixGe1-x(X=0.0001 내지 0.20)) 합금으로 구성될 수 있다. 본 실시예에서, 55nm의 두께를 갖는 비정질 실리콘막은 플라즈마 CVD에 의해 형성되었고, 니켈을 포함하는 용액은 비정질 실리콘막상에 유지되었다. 비정질 실리콘막은 열 처리에 의해 수소제거(500℃, 1시간)되고, 결정화되며(550℃, 4시간), 결정화를 강화할 목적으로 레이저 어닐링되기 쉽고, 그에 의해 결정 실리콘막이 형성되었다. 실시예에서 설명된 바와 같이, 실리콘 산화막으로 만들어진 마스크가 형성된 후, 희가스 원소가 마스크를 이용하여 선택적으로 첨가되었고, 게터링이 실행되었으며, 결정질 실리콘막이 패터닝되었고, 그 후, 마스크는 제거되었다. 희가스 원소가 첨가될 때, 이온 도핑은 아르곤과 미량의 수증기를 포함하는 원료 가스를 이용하여 실행된다. 그러므로, 결정 실리콘막으로 만들어진 반도체 층들(202 내지 206)이 형성되었다. 반도체 층들(202 내지 206)이 패터닝된 상태는 본 실시예에서 도 1c에 대응한다. TFT의 임계값을 제어하기 위해서, 미량의 불순물 원소(붕소 또는 인)의 도핑은 산화막의 형성 후에 적절히 실행될 수 있다.
그 후, 반도체 층들(202 내지 206)의 표면들은 버퍼 불소산과 같은 불소산 형 에칭액으로 세정되었고, 그 후, 그 주요 성분으로서 실리콘을 포함하는 절연막(207)이 플라즈마 CVD 또는 스퍼터링에 의해 40 내지 150nm의 두께로 형성되었다. 본 실시예에서는, 실리콘 산화질화막(구성비: Si=32%, O=59%, N=7%, H=2%)이 플라즈마 CVD에 의해 115nm의 두께로 형성되었다. 말할 필요도 없이, 게이트 절연막이 될 절연막은 실리콘 산화질화막에 한정되지 않으며, 실리콘을 포함하는 다른 절연막은 단일층 또는 다층 구조로서 이용될 수 있다.
그 후, 도 3a에 도시된 바와 같이, 20 내지 100nm 두께의 제 1 도전막(208)과 100 내지 400nm 두께의 제 2 도전막(209)이 게이트 절연막(207)상에 적층되었다. 본 실시예에서, TaN 막(두께: 30nm)으로 만들어진 제 1 도전막(208)과 W 막(두께: 370nm)으로 만들어진 제 2 도전막(209)이 적층되었다. TaN 막은 질소 대기에서 타깃으로서 Ta를 이용하여, 스퍼터링에 의해 형성되었다. W 막은 타깃으로서 W를 이용하여 스퍼터링에 의해 형성되었다. 대안으로, W 막은 또한 WF6를 이용하여 열 CVD에 의해 형성될 수 있다.
본 실시예에서, 제 1 도전막(208)은 TaN으로 이루어졌고, 제 2 도전막(209)은 W로 만들어졌다. 그러나, 본 발명은 거기에 특히 한정되지 않는다. 제 1 도전막(208)과 제 2 도전막(209)의 어느 하나는 Ta, W, Ti, Mo, Al, Cu, Cr, 및 Nd로 구성되는 그룹으로부터 선택된 원소, 또는 합금 재료 또는 주요 성분으로서 그 원소를 포함하는 화합물 재료로 만들어진 단일층 또는 다층으로 구성될 수 있다. 인과 같은 불순물 원소로 도핑된 다결정질 실리콘 막과 같은 반도체막이 이용될 수 있다. 더욱이, AgPdCu 합금이 이용될 수 있다. 더욱이, 다음의 조합들이 이용될 수 있다: 탄탈(Ta) 막으로 이루어진 제 1 도전막과 텅스텐(W) 막으로 이루어진 제 2 도전막; 티타늄 질화물(TiN)막으로 이루어진 제 1 도전막과 W 막으로 이루어진 제 2 도전막의 조합; 탄탈 질화물(TaN)막으로 이루어진 제 1 도전막과 Al막으로 이루어진 제 2 도전막의 조합; 탄탈 질화물(TaN)막으로 이루어진 제 1 도전막과 Cu 막으로 이루어진 제 2 도전막의 조합이 이용될 수 있다.
다음에, 레지스트 마스크들(210 내지 215)은 포토리소그래피(photolithography)에 의해 형성되고, 전극들 및 배선들을 형성하기 위한 제 1 에칭 처리가 실행된다. 제 1 에칭 처리는 제 1 및 제 2 에칭 조건들하에서 실행된다. 본 실시예에서, 제 1 에칭 조건하에서, 에칭은 1Pa의 압력하에서 코일형 전극에 공급된 500W의 RF(13.56MHZ) 전력을 각각 갖는 25/25/10(sccm)의 가스 유량비로 에칭 가스로서 CF4, Cl2, O2를 이용하여, 유도 결합된 플라즈마(ICP) 에칭법에 의해 플라즈마를 발생함으로써 실행된다. 기판측상의 전극 영역은 12.5cm×12.5cm의 크기를 가지며, 코일형 전극(여기서는, 코일이 제공된 석영 디스크)은 25cm 직경을 갖는 디스크 형태를 가진다. 에칭 가스로서, Cl2, BCl3, SiCl4, 또는 CCl4와 같은 염소형 가스, 또는 CF4, SF6, NF3, 또는 O2의 불소형 가스가 적절히 이용될 수 있다. 여기서, 마쓰시타 덴키 가부시키가이샤에 의해 제조된 ICP를 이용하는 드라이 에칭 장치(모델 E645-?ICP)가 이용되었다. 150W의 RF(13.56MHZ) 전력이 또한 기판측(샘플 단계)에 공급되었고, 그에 의해, 실질적으로 음의 자기 바이어스 전압이 인가되었다. 제 1 에칭 조건하에서, W 막이 에칭되고, 제 1 도전층의 단부들은 테이퍼(taper)된다. 제 1 에칭 조건하에서 W에 대한 에칭 속도는 200.39nm/분이고, 제 1 에칭 조건하에서 TaN에 대한 에칭 속도는 80.32nm/분이며, TaN에 대한 W의 선택비는 약 2.5이다. 더욱이, W의 테이퍼 각도는 제 1 에칭 조건하에서 약 26°이다.
그 후, 에칭 조건은 레지스트 마스크들(210 내지 215)를 제거하지 않고 제 2 에칭 조건으로 변경되었고, 에칭은 1Pa의 압력하에서 코일형 전극에 공급된 500W의 RF(13.56MHZ) 전력을 각각 갖는 30/30(sccm)의 가스 유량비로 에칭 가스로서 CF4, Cl2를 이용하여, 플라즈마를 발생시킴으로써 약 30초 동안 실행된다. 20W의 RF(13.56MHZ) 전력은 또한 기판측(샘플 단계)에 공급되고, 그에 의해 실질적으로 음의 자기 바이어스 전압이 인가된다. CF4와 Cl2의 혼합물을 이용하는 제 2 에칭 조건하에서, W 막과 TaN 막은 같은 정도로 에칭된다. 제 2 에칭 조건하에서 W에 대한 에칭 속도는 58.97nm/분이고, 제 2 에칭 조건하에서 TaN에 대한 에칭 속도는 66.43nm/분이다. 게이트 절연막 위에 잔류물을 남기지 않고 에칭을 행하기 위해, 에칭 시간이 약 10 내지 20%의 비율로 증가될 수 있다.
상기한 제 1 에칭 처리에 있어서, 레지스트 마스크의 형상을 적당히 형성함으로써, 제 1 도전층들과 제 2 도전층들의 단부들이 기판측에 인가된 바이어스 전압의 효과로 인해 테이퍼된다. 테이퍼 부분들의 각도는 15°내지 45°로 설정될 수 있다.
따라서, 제 1 형상 도전층들(216 내지 221)(제 1 도전층들(216a 내지 221a)과 제 2 도전층들(216b 내지 221b)로 구성됨)은 제 1 에칭 처리에 의해 형성된다. 도시하지 않았지만, 제 1 형상 도전층들(216 내지 221)들로 덮여 있지 않은 게이트 절연막으로 될 절연막(207)의 영역들은 약 10 내지 20mm로 얇게 에칭된다.
이후, 제 1 도핑 처리가 레지스트 마스크들(210 내지 215)을 제거하지 않고 행해지며, n-형 불순물 원소가 반도체층에 첨가된다(도 3b). 도핑 처리는 이온 도핑 또는 이온 주입으로 행해질 수 있다. 이온 도핑은 도즈량 1×1013 내지 1×1015/cm2 및 가속 전압 60 내지 100 keV로 실행된다. 본 실시예에 있어서, 이온 도핑은 도즈량 5×1014/cm2 및 가속 전압 80 keV로 실행되었다. n-형 불순물 원소로서는, XV족에 속하는 원소, 통상적으로 인(P) 또는 비소(As)가 이용된다. 본 명세서에는, 인(P)이 이용되었다. 이 경우에, 도전층들(216 내지 221)은 n-형 불순물 원소에 대해 마스크로서 기능하고, 고농도 불순물 영역들(222 내지 233)은 자기 정렬 방식으로 형성되었다. n-형 불순물 원소는 3×1019/cm3 내지 1020/cm3의 농도 범위에서 고농도 불순물 영역들(222 내지 233)에 첨가된다.
이후, 제 2 에칭 처리가 레지스트 마스크들을 제거하지 않고 행해진다. 여기서, 에칭은 1.3Pa의 압력하에서 코일형 전극에 공급된 700W의 RF(13.56 MHZ) 전력으로, 각각 가스 유량비 24/12/24(sccm)로, 에칭 가스로서 SF6, Cl2, O2를 이용하여, 플라즈마를 발생시킴으로써 25초동안 실행된다. 10W의 RF(13.56MHZ) 전력은 또한 기판측(샘플 단계)에 공급되고, 그것에 의하여 실질적으로 음의 자기 바이어스 전압이 인가된다. 제 2 에칭 처리에서 W에 대한 에칭 속도는 227.3nm/분이고, 제 2 에칭 처리에서 TaN에 대한 에칭 속도는 32.1nm/분이며, TaN에 대한 W의 선택비는 7.1이고, 절연막(207)인 SiON에 대한 에칭 속도는 33.7nm/분이며, TaN에 대한 W의 선택비는 6.83이다. 따라서, 에칭 가스로서 SF6을 이용하는 경우, 절연막(207)에 대한 선택비는 높고, 그 결과 막의 감소가 억제될 수 있다. 더욱이, 구동 회로의 TFT에 있어서, 신뢰성은 채널 길이 방향에서의 테이퍼 부분의 폭이 길면 길수록 더 높아진다. 그러므로, 테이퍼 부분들이 형성되었을 경우, SF6을 포함하는 에칭 가스로 드라이 에칭을 실행하는 것이 효과적이다.
W의 테이퍼 각은 제 2 에칭 처리에서 70°로 된다. 제 2 도전층들(234b 내지 239b)은 제 2 에칭 처리에 의해 형성된다. 한편, 제 1 도전층들은 간신히 에칭되고, 제 1 도전층들(234a 내지 239a)이 형성된다. 도시하지 않았지만, 실제로, 제 1 도전층들의 폭은 제 2 에칭 처리전의 상태에 비해 약 0.15㎛(즉, 전체 선폭의 약 0.3㎛)만큼 감소한다.
제 2 에칭 처리에서, CF4, Cl2, 및 O2가 에칭가스로서 이용될 수 있다. 이 경우, 에칭은 1Pa의 압력으로 코일형 전극에 공급된 500W의 RF(13.56) 전력으로, 각각 가스 유량비 25/25/10(sccm)으로 플라즈마를 발생함으로써 행해질 수 있다. 20W의 RF(13.56 MHZ) 전력이 또한 기판측(샘플 단계)에 공급되고, 그로 인하여 실질적으로 부의 자기 바이어스 전압이 인가된다. CF4, Cl2, 및 O2를 이용하는 경우에 W에 대한 에칭 속도는 124.62nm/분이고, 이 경우 TaN에 대한 에칭 속도는 20.67nm/분이며, TaN에 대한 W의 선택비는 6.05이다. 그러므로, W막이 선택적으로 에칭된다.
이후, 레지스트 마스크들이 제거된 후, 제 2 도핑 처리가 도 3c에 도시된 바와 같은 상태를 얻기 위해 행해진다. 도핑이 불순물 원소에 대해 마스크들로서 제 2 도전층들(234b 내지 239b)을 이용하여 행해지므로 불순물 원소가 제 1 도전층들의 테이퍼 부분들 하에 반도체 층에 첨가된다. 본 실시예에 있어서, 플라즈마 도핑이 인(P)을 불순물 원소로 이용하여, 도즈량 1.5x1014/cm2, 가속 전압 90keV, 이온 전류 밀도 0.5㎂/cm2, 인산(PH3) 5% 수소 희석 가스 및 가스 유량 30(scmm)의 조건하에서 행해졌다. 따라서, 제 1 도전층들을 덮는 저농도 불순물 영역들(241 내지 254)이 자기 정렬 방식으로 형성된다. 저농도 불순물 영역들(241 내지 254)에 첨가된 인(P)의 농도는 1×1017 내지 1×1019/cm3이고, 제 1 도전층들의 테이퍼 부분들의 막 두께에 의존하는 농도 기울기를 갖는다. 제 1 도전층들의 테이퍼 부분들을 중첩하는 반도체 층들에 있어서, 불순물 농도(P 농도)가 제 1 도전층들의 테이퍼 부분들의 단부들로부터 내측을 향해 점차 감소된다. 더욱이, 불순물 원소는 또한 고농도 불순물 영역들(222 내지 233)에 첨가되고, 그럼으로써 고농도 불순물 영역들(255 내지 266)이 형성된다.
이후, n-채널 TFT들의 활성층이 될 반도체 층들은 레지스트 마스크들(267 내지 269)로 덮이고, 제 3 도핑 처리가 행해진다. 제 3 도핑 처리로 인해, p-형 불순물 영역(270 내지 273)(고농도 불순물 영역들(270a 내지 273a) 및 저농도 불순물 영역들(270b 내지 273b))이 p-채널 TFT들의 활성층이 될 반도체 층들에 형성되고, 여기서 상기 언급된 n-형에 반대되는 도전성(p-형)을 제공하는 불순물 원소가 첨가된다. 도핑이 불순물 원소가 테이퍼 부분들을 통과하도록 하여 허용함으로써 수행되기 때문에, p-형 저농도 불순물 영역들(270b 내지 273b)은 n-형 저농도 불순물 영역들(241 내지 254)의 것과 유사한 농도 기울기를 가진다(도 4a). p-형을 제공하는 불순물 원소는 불순물 원소에 대해 마스크로서 제 1 도전층들(234a, 236b)을 이용하여 첨가되고, 그럼으로써 p-형 불순물 영역들이 형성된다. 본 실시예에 있어서, p-형 불순물 영역들(270 내지 273)은 도즈량 1×1015/cm2, 가속 전압 30keV의 조건하에 디보레인(B2H6)을 이용하여 이온 도핑에 의해 형성된다. 제 1 도핑 처리 및 제 2 도핑 처리에 있어서, 인은 각각 상이한 농도들로 불순물 영역들(270a 내지 273a)에 첨가된다. 그러나, 붕소의 농도가 이들 영역들 중 어디에서나 6×1019 내지 6×1020/cm3가 되도록 도핑 처리를 실행함으로써, 이들 영역들은 p-채널 TFT들의 소스 영역들과 드레인 영역들로서 기능한다. 그러므로, 문제가 없다.
더욱이, 필름의 감소를 방지하기 위한 조건이 제 2 에칭 처리에 이용되는 경우에, 예를 들면, SF6가 에칭 가스로서 이용되는 경우에, 붕소의 도핑은 용이하게 이루어진다. 그러므로, 절연막(207)을 얇게 하기 위한 에칭(CHF3 가스를 이용한 반응성 이온 에칭(RIE))이 제 3 도핑 처리전에 행해질 수 있다.
그 후, 레지스트 마스크(274)가 형성되고, 제 3 에칭 처리가 행해진다. 제 3 에칭 처리에 있어서, 제 1 도전층들의 테이퍼 부분들만이 선택적으로 에칭된다. 제 3 에칭 처리는 에칭 가스로서 W에 대해 높은 선택비를 갖는 Cl3를 이용하여 ICP 에칭 장치에서 행해진다. 본 실시예에 있어서, 에칭은 1.2Pa의 압력하에서 코일형 전극들에 공급되는 350W의 RF(13.56MHZ) 전력으로 Cl3의 가스 유량비 80으로 플라즈마를 발생함으로써 30초동안 행해졌다. 50W의 RF(13.56MHZ) 전력은 또한 기판측(샘플단)에 공급되고, 그럼으로써 실실적으로 음의 자기 바이어스 전압이 인가된다. 제 3 에칭으로 인해, 제 1 도전층들(237c 내지 239c)이 형성된다(도 4b).
제 3 에칭 처리로 인해, 화소부에서, 농도 기울기를 갖는 저농도 불순물 영역들(LDD 영역들)(247 내지 254)이 제 1 도전층들(237c 내지 239c)을 중첩하지 않도록 형성된다. 구동 회로에 있어서, 저농도 불순물 영역들(게이트-드레인 중첩 LDD(GOLD)영역들)(241 내지 246)은 제 1 도전층들(234a 내지 236a)을 중첩한 그대로 있다. 따라서, TFT의 구성은 각 회로에 의존하여 변한다.
더욱이, 제 1 도전층(237c)과 제 2 도전층(237b)으로 구성된 전극은 다음 공정에서 형성될 샘플링 회로 내의 n-채널 TFT의 게이트 전극이 될 것이다. 유사하게, 제 1 도전층(238c)과 제 2 도전층(238b)으로 구성된 전극은 다음 프로세스에서 형성될 화소 부분 내의 n-채널 TFT의 게이트 전극이 될 것이다. 제 1 도전층(239c)과 제 2 도전층(239b)으로 구성된 전극은 다음 프로세스에서 형성될 화소 부분 내의 저장 커패시터의 한 전극이 될 것이다.
본 발명에서, 제 3 에칭 처리는 제 3 도핑 처리 후에 수행된다. 그러나, 제 3 도핑 처리는 제 3 에칭 처리 후에 수행된다.
그 후, 레지스트 마스크(274)가 제거되고, 제 1 층간 절연 막(275)이 형성된다. 제 1 층간 절연 막(275)으로서, 실리콘을 포함하는 절연 막이 플라즈마 CVD 또는 스퍼터링에 의해 10 내지 200nm 두께로 형성된다. 제 1 층간 절연 막(275)은, 접촉 홀들이 두께가 감소된 절연 막 내에 형성될 때 반도체 층들의 과한 에칭을 방지하기 위한 에칭 스토퍼(stopper)로서의 기능을 갖는다. 본 발명의 실시예에서, 두께 50nm의 실리콘 산화막이 플라즈마 CVD에 의해 형성되었다. 말할 필요도 없이, 제 1 층간 절연막(275)이 실리콘 산화막에 제한되지 않으며, 실리콘을 포함하는 절연 막의 단일 층 또는 다중-층 구조가 이용될 수 있다.
다음으로, 도 4c에 도시된 바와 같이, 각각의 반도체 층에 첨가된 불순물 원소들이 활성화된다. 활성화 프로세스는 엑시머 레이저 또는 YAG 레이저로 뒷 표면을 조사함으로써 수행된다. 뒷 표면으로부터의 조사에 의해 절연막을 통해 게이트 전극들을 중첩하는 불순물 영역들이 활성화될 수 있다. 더욱이, 레이저 광이 반사판을 이용하여 조사될 수 있다. 이 경우에, 고체 레이저(전형적으로, YAG 레이저)를 이용하는 것이 바람직하다. 반사판을 이용하는 경우에서, 도 8에 개략적으로 도시된 바와 같이, 선형 YAG 층의 제 2 고조파 또는 제 3 고조파가 거울 표면을 갖는 반사판(504)을 이용하여 기판(501)의 반대 표면과 앞 표면으로부터 동시에 조사된다. YAG 레이저는 가시광이다. 그러므로, YAG 레이저는, 기판이 광 투과성을 갖는 기판에 의해 흡수되지 않고 비정질 실리콘에 의해 흡수된다. 특히, 낮은 집중 불순물 영역들이 본 발명의 실시예에서와 같이 게이트 전극들 하에 제공되는 경우에, 절연막을 통해 게이트 전극들을 중첩하는 불순물 영역들을 활성화하는 것이 매우 어렵다. 도 8에 도시된 반사판(504)을 이용하는 활성화 방법에 의해, 채널 형성 영역(505) 또는 불순물 영역(506) 내에 포함된 불순물 원소가 활성화될 수 있다. 도 8에서, 참조 번호 502는 베이스 막을 나타내고, 503은 고농도 불순물 영역들을 나타내며, 507은 원통 렌즈를 설명한다. 신속한 열 어널링(RAT)은 또한 YAG 레이저 어널링 대신에 적용될 수 있다.
본 실시예에서, 제 1 층간 절연막이 위에 설명된 활성화 전에 형성된다. 그러나, 제 1 층간 절연막은 위에 설명된 활성화 후에 형성된다.
그 후, 실리콘 질화막으로 이루어진 제 2 층간 절연막(276)이 형성되고, 열처리(300°C 내지 550°C, 1 내지 12 시간들)가 수행되고, 이에 의해, 반도체 층들이 수소화된다. 본 실시예에서, 열처리는 질소 분위기에서 410°C로 1시간 동안 수행되었다. 이 공정에서, 반도체 층들의 댕글링 본드들(dangling bonds)이 제 2 층간 절연막(276)에 포함된 수소로 종결된다. 제 1 층간 절연막의 존재에 상관없이 , 반도체 층들은 수소화될 수 있다. 수소화에 대한 다른 수단으로서, 플라즈마 수소화(플라즈마로 여기된 수소를 이용하여)가 수행될 수 있다.
그 후, 유기 절연 물질로 이루어진 제 3 층간 절연막(277)이 제 2 층간 절연막(276) 상에 형성된다. 본 발명의 실시예에서, 1.6㎛의 두께를 갖는 아크릴 수지 막이 형성된다. 그 후, 패터닝이 수행되어 각 불순물 영역(257, 258, 261 내지 263, 265, 270a, 271a, 272a, 273a)에 도달하는 접촉 홀들을 형성한다. 본 실시예에서, 복수의 에칭 처리들이 수행되었다. 본 실시예에서, 제 3 층간 절연막이 에칭 스토퍼로서 제 2 층간 절연막을 이용하여 에칭되었으며, 제 2 층간 절연막은 에칭 스토퍼로서 제 1 층간 절연막을 이용하여 에칭되었고, 제 1 층간 절연막은 에칭되었다.
그 후, 불순물 영역들(257, 258, 261 내지 263, 265, 270a, 271a, 272a, 273a)에 전기적으로 연결된 전극들(278 내지 286)과 불순물 영역(265)에 전기적으로 연결된 화소 전극(287)들이 형성된다. 주성분으로서 Ag 또는 Al을 함유하는 막, 그것에 대하여 층막 등과 같은 반사력이 우수한 물질이 이들 전극들과 화소 전극들을 위해 이용된다.
위에서 설명된 바와 같이, p-채널 TFT(305)와 n-채널 TFT(306)로 구성된 논리 회로 부분(303)과, p-채널 TFT(307)와 n-채널 TFT(308)로 구성된 샘플링 회로 부분(304)과, 저장 커패시터(310)와 n-채널 TFT(309)로 이루어진 화소 TFT를 갖는 화소 부분(302)을 포함하는 구동 회로(301)가 동일한 기판 상에 형성될 수 있다. 본 명세서에서, 이러한 기판이 편의상 활성 매트릭스 기판으로 참조된다(도 5).
본 발명의 실시예에서, TFT의 구성은 각 회로에 따라 변화된다.
저전력 소비가 화소 부분의 n-채널 TFT(309)에 요구되므로, n-채널 TFT(309)가 충분히 낮은 OFF 전류값을 갖는 TFT 구성을 갖는 것이 바람직하다. 더욱이, 본 실시예에서, 저농도 불순물 영역들(249 내지 252)은 농도 기울기를 갖고, 게이트 전극들(238b, 238c)을 중첩하지 않는다. 더욱이, n-채널 TFT(309)의 게이트 전극의 단부가 게이트 절연막을 통해 저농도 불순물 영역과 채널 형성 영역 사이의 인터페이스와 실질적으로 매칭된다. 더욱이, 각각의 저농도 불순물 영역들(249 - 252)의 농도 분포에서, 불순물 농도가 채널 형성 영역들(292 및 293)로부터의 거리에 따라 증가된다.
본 발명의 실시예에서, n-채널 TFT(309)는 두 개의 채널 형성 영역들이 소스 영역과 드레인 영역 사이에 형성되는 이중 게이트 구조를 갖는다. 그러나, 본 실시예는 이중 게이트 구조에 제한되지 않는다. 하나의 채널 형성 영역이 형성되는 단일 게이트 구조나 3개의 채널 형성 영역들이 형성되는 3중 게이트 구조가 이용될 수 있다.
더욱이, 저장 커패시터(310)의 한 전극으로서 기능하는 불순물 영역들(253,254,265 및 266)에서, n-형을 제공하는 불순물 원소가 각각 첨가된다. 저장 커패시터(310)는, 유전체로서 절연막(207), 전극들(239b 및 239c), 및 반도체 층으로 구성된다. 본 실시예에서, 불순물 영역들은 전극들(239b 및 239c)을 중첩하지 않는다. 그러나, 이들이 서로를 중첩한다면, 용량은 더욱 증가될 것이다. 본 발명은 저장 커패시터가 본 실시예에서 형성되는 구조에 제한되지 않는다. 또한, 용량성 배선을 이용하는 커패시터와 같은 알려진 구조를 이용하는 것이 가능하다.
더욱이, 샘플링 회로 부분(304), 전형적으로, 아날로그 스위치 회로의 n-채널 TFT(308)는 바람직하게는 낮은 OFF 전류값을 갖는다. 본 실시예에서, 저농도 불순물 영역들(247 및 248)은 농도 기울기를 갖고, 게이트 전극들(237b 및 237c)을 중첩하지 않는다. 더욱이, 각각의 저농도 불순물 영역들(247 및 248)의 농도 분포에서, 불순물 농도가 채널 형성 영역(291)으로부터 거리에 따라 증가한다. ON 전류값 또는 신뢰성이 중요하다고 간주되면, 저농도 불순물 영역들은 게이트 전극들을 중첩할 것이다.
더욱이, ON 전류값 또는 신뢰도가 p-채널 TFT(307)에서 중요하게 간주되기 때문에, 저농도 불순물 영역들(272b 및 273b)은 게이트 전극들(236a 및 236b)을 중첩한다. 더욱이, 각각의 저농도 불순물 영역들(272b 및 273b)의 농도 분포에서, 불순물 농도가 채널 형성 영역(290)으로부터 거리에 따라 증가한다. 더욱이, p-채널 TFT(307)의 게이트 전극의 단부는 게이트 절연막을 통해 저농도 불순물 영역들(272b, 273b)과 고농도 불순물 영역들(272a, 273a) 사이의 인터페이스와 실질적으로 매칭된다.
더욱이, ON 전류값 또는 신뢰도는 논리 회로부분의 p-채널 TFT(305)내에서 중대한 것으로 간주된다. 그러므로, 저농도 불순물 영역들(270b 및 271b)은 게이트 전극들(234a 및 234b)을 중첩한다. 각각의 저농도 불순물 영역들(270b 및 271b)의 농도 분포에서, 불순물 농도는 채널 형성 영역(288)으로 부터의 거리에 따라 증가된다.
더욱이, 유사하게 n-채널 TFT(306)는 저농도 불순물 영역들(272b 및 273b)이 게이트 전극들(235a 및 235b)을 중첩하는 구성을 갖는다. 더욱이, 각각의 저농도 불순물 영역(272b 및 273b)의 농도 분포에서, 불순물 농도는 채널 형성 영역(289)으로 부터의 거리에 따라 증가한다.
그러므로, 본 실시예에서, 높은 신뢰도를 갖는 TFT(306)을 포함하는 구동 회로 및 감소된 OFF 전류값을 갖는 화소 TFT(309)를 갖는 화소부는 동일한 기판 상에서 동시에 형성될 수 있다.
본 실시예에서, 많은 양의 희가스 원소가 첨가된다. 그러므로, 희가스 원소는 또한 베이스 막 및 기판에 첨가된다. 희가스 원소 이외에 첨가에서, 수소, 산소 또는 습기가 베이스 막 및 기판에 또한 첨가된다. 그러나, 도핑 후에 열처리 등으로 인해 분산되기 쉽다. 다른 한편으로, 희가스 원소는 비교적 높은 온도에서 열처리 등에 의해 분산되거나 또는 심지어 없어질(leave) 것이다. 희가스 원소는 베이스 막 및 기판의 마스크(106b)에 의해 덮이는 것과 다른 영역들, 즉, 반도체 층들(202 내지 206)이 침착된 영역 이외의 영역들에 첨가된다.
[실시예 2]
이 실시예에서, 실시예 1에 제조된 활성 매트릭스 기판을 이용하는 활성 매트릭스 액정 디스플레이 디바이스를 제조하기 위한 공정이 설명될 것이다. 상기 설명은 도 6을 참조로 하여 이루어질 것이다.
우선, 도 5의 상태를 갖는 활성 매트릭스 기판이 실시예 1에 따라 얻어진 후에, 마찰 공정(rubbing process)을 수행하기 위해 도 5의 활성 매트릭스 기판 상에서 배향막(orientation film)(401)이 형성된다. 이 실시예에서, 배향막(401)의 형성 전에, 아크릴 수지 필름과 같은 유기 수지 막이 원하는 위치에서의 기판들 사이의 틈을 유지하기 위한 원주형 스페이서(columnar spacer)를 형성하기 위해 패터닝(pattering)된다. 또한 원주형 스페이서 대신에, 구형 스페이서가 전체 표면상에 분포될 수도 있다.
다음으로, 마주보는 기판(400)이 준비된다. 착색된 층(402) 및 차광층(403)이 각각의 화소에 대응하여 배열된 컬러 막이 이 마주보는 기판(400)에 제공된다. 또한, 차광층(404)은 구동 회로의 부분에 제공된다. 이 컬러 필터를 커버하기 위한 레벨링 막(404) 및 차광층(403)이 제공된다. 다음으로, 투명한 도전막으로 구성된 카운터 전극(405)이 화소부에 형성되고, 그 후에 배향막(406)은 마찰 공정을 수행하기 위해 마주보는 기판(406)의 전체 표면상에 형성된다.
그 후에, 화소부 및 구동 회로가 형성된 활성 매트릭스 기판 및 마주보는 기판은 실링 부재(sealing member)(407)를 이용함으로써 서로 부착된다. 충전재(filler)는 실링 부재(407)와 혼합되고, 두 개의 기판들은 이러한 충전재 및 원주형 스페이서에 의해 동일한 간격을 가지고 서로 점착된다. 그 이후에, 액정 재료(408)는 두 기판들 사이의 공간으로 주입되고, 그 후에 실링 부재에 의해 완벽하게 캡슐화된다(encapsulated)(도시되지 않음). 알려진 액정 물질은 액정 물질(408)로서 이용될 수 있다. 그러므로, 활성 매트릭스 액정 디스플레이 장치는 도 6에 도시된 바와 같이 완료된다. 만일 필요하다면, 활성 매트릭스 기판 또는 마주보는 기판은 미리 정해진 모양으로 잘려진다. 또한 편광(polarization) 플레이트 등은 알려진 기술을 이용하여 적합하게 제공된다. FPC는 공지된 기술을 이용하는 활성 매트릭스 액정 디스플레이 디바이스에 점착된다.
이와 같이 얻어진 액정 모듈의 구조는 도 7의 상면도를 이용하여 설명될 것이다. 동일한 참조 부호는 도 6에 이러한 대응하는 부분들에 대하여 이용된다.
도 7a의 평면도는 활성 매트릭스 기판 및 마주보는 기판(411)이 실링 부재(407)를 통해 서로 점착되는 상태를 도시한다. 활성 매트릭스 상태에서, 화소부, 구동기 회로 및 연성 인쇄 회로(flexible printed circuit: FPC)가 점착된 외부 입력 단말(409), 각각의 회로들의 입력부를 갖는 외부 입력 단말(409)을 접속하기 위한 배선(410) 등등이 형성된다. 또한, 컬러 필터 등은 마주보는 기판(400)에 형성된다.
차광층(403a)은 마주보는 기판 측에 제공되어 게이트 배선 측 구동기 회로(301a)와 겹쳐진다. 또한, 차광층(403b)은 마주보는 기판측에 제공되어 소스 배선측 구동기 회로(301b)와 겹쳐진다. 화소부(302) 상의 마주보는 기판 측에 제공되는 컬러 필터(402)에서, 차광층 및 각각의 컬러들(빨간색(R), 녹색(G), 파란색(B))에 대한 착색된 층들은 각각의 화소에 대응하여 제공된다. 실질적으로, 컬러 디스플레이는 3 컬러, 즉, 빨간색(R)에 대한 착색층, 녹색(G)에 대하여 착색층, 파란색(B)에 대하여 착색층을 이용하여 형성된다. 각각의 컬러들에 대한 착색층들은 임의로 배열된다.
여기에서 컬러 디스플레이에 대하여, 컬러 필터(402)는 마주보는 기판에 제공된다. 그러나, 본 발명은 특히 이러한 경우에 제한되지 않으며, 활성 매트릭스 기판 제조시, 컬러 필터는 활성 매트릭스 기판에 형성된다.
또한, 컬러 필터에서, 차광층은 근접하는 화소들 사이에 제공되어, 디스플레이 영역을 제외한 부분이 차단된다. 차광층(403a 및 403b)은 구동기 회로를 커버하는 영역에 제공된다. 그러나, 액정 디스플레이 장치가 그것의 디스플레이 부분으로서 전자 장치에 결합되면, 구동기 회로를 커버하는 영역은 커버로 커버된다. 그러므로, 컬러 필터는 차광층 없이 구성될 수 있다. 활성 매트릭스 기판의 제조시, 차광층은 활성 매트릭스 기판에 형성된다.
또한, 차광층의 제공 없이, 컬러 필터를 포함하는 착색층들은 마주보는 기판 및 카운터 전극 사이에 적합하게 배열되어 차광이 다수의 층들로 얇은 판을 이루는 박막층에 의해 제조되도록 한다. 그러므로, 디스플레이 영역을 제외한 부분(화소 전극들 사이의 틈들) 및 구동기 회로는 차광될 수도 있다.
또한, 베이스 막으로 구성된 FPC 및 배선은 이방성(anisotropic) 도전성 수지를 이용하여 외부 입력 단말에 점착된다. 더욱이, 강화된 플레이트(reinforced plate)는 기계적 강도의 증가를 제공한다.
상기 제작된 액정 모듈은 다양한 전기 장치들의 디스플레이 부분으로서 이용될 수 있다.
[실시예 3]
본 실시예는 마스크가 될 절연막(106a) 형성 이후에 공정에서의 부분이 실시예 1과 다르다. 본 실시예에서, 레지스트 마스크가 제거된 후에 희가스 원소가 첨가된다. 남은 공정들은 실시예 1의 것들과 동일하고, 그러므로 도 2a 내지 도 2d의 것과 동일한 참조 번호가 도 9a 내지 9d에서 이용된다.
우선, 도 1d와 동일한 상태가 실시예에 따라서 얻어진다. 그 후에, 레지스트 마스크는 실시예에 따라 형성되고, 실리콘 산화막은 실리콘 산화막으로 만들어진 마스크를 형성하도록 패터닝된다. 레지스트 마스크가 제거된 후에, 희가스 원소가 첨가된다(도 9a)
만일 남은 공정들이 실시예 3에 따라서 처리된다면, 도 9b 내지 9d의 상태들이 얻어진다. 만일 남은 공정들이 실시예 1에 따라서 처리된다면, 도 6에 도시된 활성 매트릭스 기판이 얻어진다.
본 실시예는 실시예 2와 결합될 수 있다.
[실시예 4]
본 실시예는 레지스트 마스크의 형성 후의 공정에서 실시예 1과 다르다.
본 실시예에서, 레지스트 마스크가 형성된 후, 희가스(rare gas) 원소가 실시예 1에서와 같이 실리콘 산화막으로 만들어진 절연막을 에칭하지 않고, 실리콘 산화막으로 만들어진 절연막(106a)을 통과하도록 허용됨에 의해 첨가된다(도10a). 도 20은 SIMS 분석을 행함으로써 얻어진 니켈의 농도 프로파일을 도시한다. 도 20은 희가스 원소(여기서, Ar)가 절연막(두께: 0.9㎛)을 통과하도록 허용됨으로써 첨가된 직후 니켈의 농도를 도시한다. 니켈은 1×1018 내지 1×1019/cm3의 농도로 반도체막에 존재한다. 희가스 원소는 4×1015/cm2의 도즈량 및 90kV의 가속 전압의 조건하에서 도핑 가스로서 100% Ar 가스를 이용하여 첨가된다.
그 후, 게터링은 실리콘 산화로 만들어진 절연막(106a)을 제거하지 않고 행해진다(도10b). 여기서, 게터링은 4시간 동안 550℃에서 행해진다. 도 21은 SIMS 분석을 행함으로써 얻어진 결과를 도시한다. 도 21은 반도체막의 니켈이 낮아진 검출 한계에 대해 게터링함으로써 제거되었음을 도시한다.
그 후에, 절연막(106a)은 제거된다(도10c).
이전 공정에서 희가스 원소의 첨가에 의해 비정질로 만들어진 부분들(게터링 위치들)(108)이 선택적으로 에칭된다(도 10d).
에칭액으로서, 대쉬 솔루션(dash solution), 사토 솔루션(sato solution), 세코 솔루션(seco solution) 등이 이용될 수 있다. 세코 솔루션은 크롬을 함유하고 있어, 산업상 목적에 적합하지 않다.
상술한 공정에서, 결정 실리콘으로 만들어진 반도체층(109)만이 남겨질 수 있다.
본 실시예는 실시예 2와 결합될 수 있다.
[실시예 5]
도 11a 내지 11e는 결정화 및 게터링이 동시에 행해지는 실시예를 도시한다.
우선, 저지층(blocking layer)(602) 및 비정질 반도체막(603)이 실시예에 따라 기판(601) 상에 형성된다. 그 후에, 니켈 함유층(604)이 형성된다. 여기서, 니켈의 박막이 스퍼터링에 의해 형성되었다.
그 후에, 그 주성분으로서 실리콘을 함유하는 절연막이 형성되고, 레지스트 마스크(606)가 그 위에 형성된다. 그 후에, 절연막(605)이 레지스트 마스크(606)를 이용하여 에칭함으로써 선택적으로 제거되고, 그것에 의하여 절연막으로 만들어진 마스크(605)가 형성된다.
희가스 원소가 절연막으로 만들어진 레지스터 마스크(606) 및 마스크(605)를 이용하여 비정질 반도체막(603)에 첨가된다. 도 11c에서, 선택적으로 첨가된 희가스 원소를 갖는 영역들이 불순물 영역들(607)로서 도시되었다.
그 후에, 열처리 또는 강한 광의 조사가 결정화 및 게터링을 수행하기 위해 행해진다. 열처리는 4 내지 24 시간 동안 500℃ 내지 650℃(예컨대, 4시간 동안 550℃)에서 행해질 수 있다. 열처리로 인해, 절연막으로 만들어진 마스크(605)와 접촉하고 있는 비정질 반도체막이 니켈의 기능에 의해 결정화된다. 이러한 열처리에서, 비정질 반도체막에서의 니켈은 결정화와 동시에 이동하고, 거기에 첨가된 희가스 원소를 갖는 불순물 영역들(607)에 게터링된다. 니켈은 도 11d에서 화살표로 나타내어진 방향으로 이동한다. 첨가된 희가스 원소를 갖는 영역들은 거의 결정화되지 않는다. 본 발명의 발명가들의 실험에서, 희가스가 첨가되는 경우에, 결정도는 인(phosphorus)을 첨가하는 경우와 비교하여, 열처리가 행해진다 할지라도 쉽게 회복되지 않는다. 도 22와 23은 비교 결과를 도시한다. 도 22는 희가스 원소가 각 조건들(조건 1 = 80kV의 가속 전압 및 1.5×1015/cm2의 도즈량으로 인의 도핑; 조건 2 = 80kV의 가속 전압 및 1.5×1015/cm2의 도즈량으로 인의 도핑; 90kV의 가속 전압 및 2×1015/cm2의 도즈량으로 인의 도핑; 조건 3 = 80kV의 가속 전압 및 1.5×1015/cm2의 도즈량으로 인을 도핑하고, 90kV의 가속 전압 및 4×1015/cm2의 도즈량으로 인의 도핑; 및 조건 4 = 90kV의 가속 전압 및 4×1015/cm2의 도즈량으로 아르곤의 도핑) 하에서 첨가된 직후의 라만(Raman) 스펙트럼을 도시한다. 도 23은 열처리가 질소 대기에서 4시간 동안 550℃ 에서 행해진 직후 라만 스펙트럼을 도시한다.
그 후에, 불순물 영역들(609)이 마스크(606)를 이용하여 제거되고, 그것에 의해 결정 반도체막으로 만들어진 반도체층(610)이 얻어질 수 있다.
본 실시예에서, 결정화 및 게터링이 동시에 행해지므로, 처리량이 상당히 향상된다.
저지층(602), 비정질 반도체막(603), 니켈 함유층(604), 및 그 주성분으로서 실리콘을 포함하는 절연막이 CVD에 의해 대기에 노출되지 않고 계속적으로 형성될 수 있다.
본 실시예는 실시예 1 또는 2와 자유롭게 결합될 수 있다.
[실시예 6]
도 12a 내지 12f는 금속 원소가 마스크를 이용하여 선택적으로 첨가되는 실시예를 도시한다.
우선, 베이스막(저지층)(902) 및 비정질 구조를 갖는 반도체막(903)이 본 실시예 또는 실시예 1에 따라 기판(901) 상에 형성된다. 그 후에, 그 주성분으로서 실리콘을 함유하는 절연막이 형성된다. 베이스 막(902), 반도체막(903) 및 절연막이 그 대기에 노출되지 않고 계속해서 형성되며, 불순물이 여기에 혼합되지 않아 바람직하다.
그 후에, 레지스터 마스크(906)가 형성되고, 절연막이 에칭에 의해 선택적으로 제거되어, 절연막으로 만들어진 마스크(905)가 형성된다(도 12a).
금속 함유층(907)은 본 실시예 또는 실시예 1에 따라 형성된다(도 12b). 그 후에, 결정화가 실시예 또는 실시예 1에 따라 행해져, 결정 구조를 갖는 반도체막(908)이 얻어진다(도 12c). 이러한 결정화에서, 결정은 도 12에서의 화살표들에 의해 나타내어진 방향으로 발생한다. 마스크(905)로 커버되지 않은 영역들에서, 니켈은 고농도로 포함된다.
희가스 원소가 본 실시예에 따라 마스크(905)를 이용하여 첨가되고, 그에 의해 불순물 영역들(909)이 형성된다(도 12d).
그 후에, 게터링이 본 실시예(도 12d)에 따라 행해진다. 이때에, 결정 구조를 갖는 반도체막의 영역(910)(즉, 불순물 영역들(909)과 다른 영역)에서, 금속 원소가 게터링에 의해 감소된다.
그 후에, 불순물 영역들(909)이 마스크(905)를 이용하여 제거되고, 그 후에, 마스크(905)가 반도체막(911)을 형성하기 위해 제거된다(도 12f).
본 실시예는 실시예 1 또는 2와 자유롭게 결합될 수 있다.
[실시예 7]
본 실시예에서, 희가스 원소를 선택적으로 첨가하기 위한 마스크는 반도체막을 패터닝하기 위해 이용된 마스크와 상이하다. 도 13a 내지 13d는 본 실시예의 공정을 개략적으로 도시한다.
도 1d에서와 동일한 상태가 본 실시예에 따라 얻어진다.
그 후에, 본 실시예의 레지스트 마스크보다 큰 레지스트 마스크(1107)가 형성되고, 실리콘 산화막이 마스크(1106b)를 형성하기 위해 마스크(1107)를 이용하여 에칭된다. 희가스 원소는 게터링 위치들을 형성하기 위해 마스크(1106b)를 이용하여 선택적으로 첨가된다.
마스크(1107)가 제거된 후, 게터링이 행해진다. 게터링은 본 실시예에 따라 행해질 수 있다.
그 후에, 마스크(1107b)가 제거되고, 그에 의해 레지스트 마스크(1111)가 형성된다. 레지스트 마스크(1111)가 반도체막을 패터닝하기 위해 이용되고, 마스크(1107)의 내측 상에 제공된다.
마스크(1111)로 커버된 영역과 다른 반도체막의 영역들이 제거된다. 게터링이 행해지는 경우, 금속 원소는 희가스 원소가 첨가되는 영역들의 경계로 분리되기 쉽다. 그러므로, 희가스 원소가 첨가되는 영역들의 부근에 반도체막이 또한 제거된다. 이와 같이, 결정 구조를 가진 반도체막(1109)이 형성된다.
다음 공정들에서, 반도체막(1109)을 커버하는 절연막(1110)이 본 실시예에 따라 형성될 수 있다. 다음에, 활성 매트릭스 기판이 실시예 1에 따라 제조된다.
결과적으로 얻어진 활성 매트릭스 기판상의 TFT는 우수한 전기적 특성을 가지고 있다. 도 25는 TFT(L/W = 7 ㎛/8 ㎛, 구동 회로의 n-채널 TFT, 115 nm의 게이트 절연막의 막 두께)의 전압/전류 특성이 전기적 특성으로서 도시되어 있다. 도 25에서, 상기 TFT의 임계값(Vth)은 1.222 V이었고, S-값은 0.175 V/dec이었으며, 전계 효과 이동도(μFE)는 179.9 cm2/Vs이었고, ON 전류값은 (소스 영역과 드레인 영역간의 전압차) 14 V일 때 2.34×10-4이었으며, OFF 전류 값은 Vds = 14 V일 때 3.7×10-12 이었다. 이들 값은 만족스러운 TFT 특성값들을 나타낸다.
본 실시예는 실시예 1 내지 6 중 어느 하나의 실시예와 결합될 수 있다.
[실시예 8]
실시예 1은 화소 전극이 반사성을 갖는 금속 재료로 이루어지는 예시적인 반사형 디스플레이 장치를 나타낸다. 본 실시예에서, 예시적인 투과형 디스플레이 장치가 도 15에 도시되어 있고, 여기서 화소 전극은 광 투명도를 가진 도전막으로 만들어진다.
층간 절연막(800)을 형성하는 공정까지의 공정들은 실시예 1의 공정들과 동일하다. 그러므로, 이들 공정은 여기서 생략된다. 층간 절연막(800)이 실시예 1에 따라 형성된 후, 광 투명도를 가진 도전막으로 이루어진 화소 전극(801)이 형성된다. 광 투명도를 가진 도전막으로서, ITO(인듐 틴 옥사이드 합금), IN2O3(ZnO), 아연 산화물(ZnO) 등이 이용될 수 있다.
그 후, 접촉 홀들이 층간 절연막(800)에 형성된다. 다음에, 화소 전극(801)을 중첩하는 접속 전극(802)들이 형성된다. 접속 전극(802)들은 접촉 홀들을 통해 드레인 영역들에 접속된다. 또한, 다른 TFT의 소스 영역 또는 드레인 영역이 또한 접속 전극(802)에 동시에 형성된다.
여기서, 모든 구동 회로들이 하나의 기판 상에 형성된 실시예가 도시된다. 하지만, 여러 IC들이 구동 회로의 일부분에 이용될 수 있다.
활성 매트릭스 기판이 위에서 설명한 바와 같이 형성된다. 액정 모듈이 활성 매트릭스 기판을 이용하여 실시예 2에 따라 제조되고, 후광(804)과 광 안내 판(805)이 제공된 후 커버(806)가 배치되고, 이에 의해 도 15에 도시된 바와 같은, 활성 매트릭스형 액정 디스플레이 장치가 완성된다. 상기 커버(806)와 액정 모듈은 접착제 또는 유기 수지에 의해 서로 부착된다. 또한, 프레임을 둘러싸기 위해 프레임과 기판 사이에 유기 수지를 충진함으로써 기판이 반대 기판에 부착될 수 있다. 상기 장치는 투과형이므로, 편광판(803)이 활성 매트릭스 기판과 상기 반대 기판 모두에 부착된다.
본 실시예는 실시예 1 내지 7 중 어느 하나와 결합될 수 있다.
[실시예 9]
본 실시예에서, 도 16a 및 도 16b에는 전자 발광(EL) 소자가 제공된 발광 디스플레이 장치의 제조예가 도시되어 있다.
도 16a는 EL 모듈의 평면도이고, 도 16b는 도 16a의 라인 A-A'을 따라 취해진 단면도이다. 화소부(702), 소스측 구동 회로(701), 게이트측 구동 회로(703)는 절연 표면을 가진 기판(700)(예컨대, 유리 기판, 결정 유리 기판, 플라스틱 기판 등) 상에 형성된다. 화소부와 구동 회로들은 본 실시예에 따라 얻어질 수 있다. 또한, 참조 부호 718 및 719는 각각 밀봉제(sealant)와 DLC 막을 나타낸다. 상기 화소부와 상기 구동 회로부들은 밀봉제(718)로 커버되고, 상기 밀봉제(718)는 보호막(719)으로 커버된다. 이러한 층 구조는 또한 접착제를 이용하여 커버 부재(720)로 커버된다. 상기 커버 부재(720)는 열 또는 외부 힘으로 인한 변형에 견디기 위해 기판(700)의 재료와 동일한 재료(예컨대, 유리)로 제조되는 것이 바람직하며, 분사기에 의해 도 16에 도시된 바와 같이, 오목 형상(깊이 3 내지 10 ㎛)으로 형성된다. 상기 커버 부재(720)에 건조제(721)를 수용하기 위해 오목부(깊이 50 내지 200 ㎛)가 제공되는 것이 바람직하다. 또한, 멀티 챔퍼링에 의해 상기 EL 모듈을 제조하는 경우에, 상기 기판과 커버 부재는 서로 부착된 후에, 그것의 단부들이 서로 정렬되도록 CO2 레이저 등으로 분리될 수 있다.
참조 부호 708은 소스측 구동 회로(701) 및 게이트측 구동 회로(703)에 입력되는 신호를 전송하기 위한 배선을 나타내며, 이것은 외부 입력 단자가 되는 연성 인쇄 회로(FPC)(709)로부터 비디오 신호와 클럭 신호를 수신한다. 상기 FPC만이 도시되어 있지만, 상기 FPC에는 인쇄 배선 기판(PWB)이 제공될 수 있다. 본 명세서의 발광 장치는 발광 장치 그 자체뿐만 아니라 FPC 또는 PWB가 제공된 발광 장치를 포함한다.
다음에, EL 모듈의 단면 구조가 도 16b를 참조하여 설명된다. 절연막(710)이 기판(700) 상에 형성되고 화소부(702)와 게이트측 구동 회로(703)가 상기 절연막(710) 상에 형성된다. 상기 화소부(702)는 전류 제어 TFT(711)를 포함하는 복수의 화소와 상기 전류 제어 TFT(711)의 드레인에 전기적으로 접속된 화소 전극(712)으로 구성된다. 상기 게이트측 구동 회로(703)는 n-채널 TFT(713)과 p-채널 TFT(714)가 결합된 CMOS 회로로 형성된다.
상기 TFT(711, 713, 및 714를 포함)들은 본 실시예 또는 실시예 1에 따라 제조될 수 있다.
상기 화소 전극(712)은 EL 소자의 양극으로서 기능한다. 뱅크(715)들이 화소 전극(712)의 양측 상에 형성되고, 상기 EL 소자의 EL 층(716) 및 음극(717)이 화소 전극(712) 상에 형성된다.
상기 EL 층(716)(광을 방출하여 캐리어 이동을 허용함)은 발광층, 전하 이송 층 또는 전하 주입 층을 자유롭게 조합함으로써 형성될 수 있다. 예컨대, 저분자형 유기 EL 재료 또는 고분자형 유기 EL 재료가 이용될 수 있다. 또한, EL 층으로서, 단일항(singlet) 여기에 의해 광(형광)을 방출하는 발광 재료(단일항 화합물)로 제조된 박막, 또는 삼중항 여기에 의해 광(인광)을 방출하는 발광 재료(삼중항 화합물)로 제조된 박막이 이용될 수 있다. 또한, 실리콘 카바이드 등과 같은 비유기 재료가 전하 전송 층 및 전하 주입 층에 이용될 수 있다. 유기 EL 재료 및 비유기 재료를 위해 알려진 재료들이 이용될 수 있다.
음극(717)은 또한 모든 화소들에 공통인 배선의 기능을 하며, 접속 배선(708)을 통해 FPC(709)에 전기적으로 접속된다. 또한, 화소부(702)와 게이트측 구동 회로(703)에 포함된 모든 소자들은 음극(717), 밀봉제(718) 및 보호막(719)으로 커버된다.
밀봉제(718)로서, 가시광에 대해 가능한 한 투명 또는 반투명한 재료를 이용하는 것이 바람직하다. 또한, 밀봉제(718)는 습기 및 산소를 전송할 것 같지 않은 재료로 제조되는 것이 바람직하다.
또한, 발광 소자가 밀봉제(718)로 완전히 커버된 후에 DLC 막 등으로 제조된 보호막(719)이 도 16에 도시된 바와 같이 밀봉제(718)의 적어도 표면(노출된 표면)상에 제공된다. 상기 보호막(719)은 반대 표면을 포함하는 기판의 전체 표면 상에 제공될 수 있다. 여기서, 외부 입력 단자(RPC)가 제공되어야 하는 부분 상에 보호막이 형성되지 않도록 주의해야 한다. 상기 보호막은 마스크를 이용하여 형성되는 것으로부터 방지될 수 있고, 또는 CVD 장치에 의해 마스킹 테이프로서 이용되는 테플론과 같은 테이프로 외부 입력 단자부를 커버함으로써 보호막이 형성된느 것을 방지할 수 있다.
상기 EL 소자는 위에서 언급한 구조에서 밀봉제(718)와 보호막(719)으로 밀봉되며, 이에 의해 상기 EL 소자는 외부로부터 완전히 차단되고, 습기 및 산소와 같은 EL 층의 산화로 인한 열화를 촉진하는 물질이 외부로부터 유입되는 것을 방지할 수 있다. 따라서, 매우 신뢰성이 높은 발광 장치가 얻어질 수 있다.
또한, 화소 전극을 음극으로서 형성하고 EL 층과 보호 전극을 적층할 수 있으며, 이에 의해 도 16a 및 도 16b에서의 방향과 반대 방향으로 광이 방출되는 구조가 얻어진다. 도 17에는 그 예가 도시되어 있다. 그 평면도는 동일하므로 여기서는 생략한다.
이하, 도 17에 도시된 단면 구조에 대해서 설명한다. 기판(100)으로서, 유리 기판 또는 석영 기판뿐만 아니라 반도체 기판 또는 금속 기판이 이용될 수 있다. 절연막(1010)이 기판(1000) 상에 형성된다. 화소부(1002)와 게이트측 구동 회로(1003)가 상기 절연막(1010) 상에 형성된다. 상기 화소부(1002)는 전류 제어 TFT(1011)를 포함하는 복수의 화소과 상기 전류 제어 TFT(1011)의 드레인에 전기적으로 접속된 화소 전극(1012)으로 구성된다. 또한, 게이트측 구동 회로(1003)는 n-채널(1013) 및 p-채널 TFT(1014)가 조합되는 CMOS 회로로 구성된다.
상기 화소 전극(1012)은 EL 소자의 음극으로서 기능한다. 또한, 뱅크(1015)들이 화소 전극(1012)의 양측에 형성되고, 상기 EL 소자의 EL층(1016) 및 양극(1017)은 화소 전극(1012) 상에 형성된다.
양극(1017)은 모든 화소들에 공통인 배선으로서 기능하며, 접속 배선(1008)을 통해 FPC(1009)에 전기적으로 접속된다. 또한, 화소부(1002)와 게이트측 구동 회로(1003)에 포함된 모든 소자들은 양극(1017), 밀봉제(1018) 및 DLC 등으로 이루어진 보호막(1019)으로 커버된다. 또한, 커버 부재(1021) 및 기판(1000)은 접착제로 서로 부착된다. 또한, 상기 커버 부재(1021)에는 건조제(1021)를 수용하기 위해 오목부가 제공된다.
밀봉재(1018)로서, 가시광에 대해 가능한 한 투명 또는 반투명한 재료를 이용하는 것이 바람직하다. 또한, 밀봉제(1018)는 습기 및 산소를 전송할 것 같지 않은 재료로 제조되는 것이 바람직하다.
도 17에서, 상기 화소 전극은 음극으로서 형성되고, 상기 EL 층과 양극이 적층된다. 그러므로, 발광 방향은 도 17에서 화살표로 나타내어진 바와 같다.
본 실시예는 실시예 1 내지 8 중 어느 하나의 실시예와 결합될 수 있다.
[실시예 10]
도 18은 실시예 1과는 상이한 실시예를 도시한다.
먼저, 절연 표면을 가진 기판(11) 상에 도전막이 형성된 다음에, 패터닝되고, 이에 의해 주사선(12)들이 형성된다. 상기 주사선(12)은 광으로부터 형성될 활성층을 보호하기 위한 광 저지층들로서 기능한다. 여기서, 석영 기판이 기판(11)으로서 이용되었고, 폴리실리콘 막(두께: 50 nm)과 텅스텐 실리사이드(W-Si) 막(두께: 100 mm)의 층 구조가 상기 주사선(12)들로서 이용되었다. 상기 폴리실리콘 막은 텅스텐 실리사이드로 인한 오염으로부터 기판(11)을 보호한다.
다음에, 상기 주사 전극(12)들을 커버하는 절연막(13a, 13b)이 100 내지 1000 nm(일반적으로, 300 내지 500 nm)의 두께로 형성된다. 여기서, CVD에 의해 형성된 실리콘 산화막(두께: 100 nm)과 LPCVD에 의해 형성된 실리콘 산화막(두께: 280 nm)이 적층되었다.
비정질 반도체막이 10 내지 100 nm의 두께로 형성되었다. 여기서, 비정질 실리콘 막(두께: 69 nm)이 LPCVD에 의해 형성되었다. 다음에, 결정 실리콘막의 불필요한 부분을 제거하기 위해 비정질 반도체막을 결정하는 기술로서 본 실시예 또는 실시예 1에서 설명된 기술을 이용하여 결정화, 게터링 및 패터닝이 행해졌으며, 이에 의해 반도체 층(14)이 형성된다.
다음에, 저장 커패시터를 형성하기 위해, 마스크가 형성되고, 반도체 층(14)의 일부분(저장 커패시터가 형성될 영역)이 인으로 도핑된다.
다음에, 마스크가 제거되고, 반도체 층(14)을 커버하는 절연막이 형성된다. 그 후, 상기 마스크가 형성되고, 저장 커패시터가 형성될 영역 상의 절연막이 선택적으로 제거된다.
상기 마스크가 제거되고, 열 산화가 행해지며, 이에 의해 절연막(게이트 절연막)(15)이 형성된다. 열산화로 인해, 게이트 절연막(15)의 최종 두께는 80 nm가 되었다. 다른 영역보다 얇은 절연막이 저장 커패시터가 형성될 영역 상에 형성되었다.
다음에, 저농도에서 TFT의 채널 영역이 되는 영역에 p-형 또는 n-형 불순물 원자를 첨가하는 채널 도핑이 전체 표면 상에서 또는 선택적으로 행해졌다. 이 채널 도핑의 목적은 TFT의 임계 전압을 제어하는 것이다. 여기서, 붕소가 이온 도핑에 의해 첨가되었으며, 여기서 디보레인(B2H6)이 매스 분리 없이 플라즈마로 여기되었다. 물론, 이온 주입(매스 분리가 행해짐)이 이용될 수도 있다.
다음에, 마스크가 절연막(15) 및 절연막(13a,13b) 상에 형성되고, 주사선(12)에 도달하는 접촉 홀이 형성된다. 상기 접촉 홀의 형성 후에 마스크가 제거된다.
도전막이 형성된 후, 패터닝이 수행되며, 이에 의해 게이트 전극들(16)과 용량성 배선(17)이 형성된다. 여기서, 인과 텅스텐 실리사이드(두께:150 nm)로 도핑된 실리콘 막(두께: 50 nm)의 층 구조가 이용되었다. 저장 커패시터는 유전체로서 절연막(15), 용량성 배선(17) 및 반도체 층의 일부분으로 구성된다.
인이 게이트 전극(16)과 용량성 배선(17)을 마스크로서 이용하여, 자기 정렬 방식으로 저 농도로 첨가된다. 인이 저농도로 첨가된 영역들에서의 인의 농도는 1×1016 내지 5×1018 원자/cm3, 일반적으로 3×1017 내지 3×1018 원자/cm3가 되도록 규정된다.
다음에, 마스크가 형성되고, 인이 고농도로 첨가되며, 이에 의해 소스 영역 또는 드레인 영역이 되는 고농도 불순물 영역들이 형성된다. 고농도 불순물 영역들에서 인의 농도는 1×1020 내지 1×1021(일반적으로, 3×1019 내지 3×1020/cm3)로 되도록 규정된다. 게이트 전극(16)들을 중첩하는 반도체 층(14)의 영역들은 채널 형성 영역들이 되며, 마스크로 커버된 영역들은 LDD 영역들로서 기능하는 저농도 불순물 영역들이 된다. 불순물 원소의 첨가 후에, 상기 마스크는 제거된다.
다음에, 화소의 기판과 동일한 기판상에 형성되는 구동 회로에서 이용되는 p-채널 TFT를 형성하기 위해, n-채널 TFT가 되는 영역이 마스크로 커버되고, 소스 영역 또는 드레인 영역을 형성하기 위해 붕소가 첨가된다.
상기 마스크가 제거된 후, 게이트 전극(16)과 용량성 배선(17)을 커버하는 보호막(passivation film)(18)이 형성된다. 여기서, 실리콘 산화막이 70 nm의 두께로 형성되었다. 다음에, 반도체 층에서 각각의 농도로 첨가된 n-형 또는 p-형 불순물 원소들이 열처리 또는 강한 광에 의한 조사에 의해 활성화된다. 여기서, 활성화는 반대 표면으로부터의 YAG 레이저에 의한 조사에 의해 수행되었다. YAG 레이저 대신에 엑시머 레이저가 이용될 수 있다.
다음에, 유기 수지 재료로 제조된 층간 절연막(19)이 형성된다. 여기서, 40 nm의 두께를 가진 아크릴 수지가 이용되었다. 다음에, 반도체 층에 도달하는 접촉 홀이 형성되고, 전극(20)과 소스 라인(21)이 형성된다. 본 실시예에서, 상기 전극(20)과 소스 라인(21)은 스퍼터링에 의해 Ti 막(두께: 100 nm), Ti를 함유한 알루미늄 막(두께: 300 nm), 및 Ti 막(두께:150 nm)을 연속적으로 형성함으로써 3층 구조로 구성되었다.
수소화가 행해진 후, 아크릴 수지로 제조된 층간 절연막(22)이 형성된다. 다음에, 광 투명도를 가진 도전막(두께: 100 nm)이 층간 절연막(22) 상에 형성되고, 이에 의해 광 저지층(23)이 형성된다. 다음에, 층간 절연막(24)이 형성된다. 전극(20)에 도달하는 접촉 홀이 형성된다. 다음에, 100 nm의 두께를 가진 투명 도전막(여기서, 인듐 틴 산화(ITO) 막)이 형성된 후에 패터닝되며, 이에 의해 화소 전극(25)이 얻어진다.
본 실시예는 단시 예시를 위해 설명되며, 본 발명은 본 실시예의 공정에 한정되지 않음을 이해해야 한다. 예컨대, 각각의 도전막으로서, 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 및 실리콘(Si)으로부터 선택된 원소 또는 이들 원소들을 조합함으로써 얻어진 합금 막(일반적으로, Mo-W 합금, Mo-Ta 합금)이 이용될 수 있다. 또한, 각각의 절연막으로서, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 유기 수지 재료(폴리이미드, 아크릴 수지, 폴리아미드, 폴리이미드아미드, 벤조사이클로부틴(BCB) 등)로 제조된 막이 이용될 수 있다.
본 실시예에서, 희가스 원소는 또한 절연막들(13a 및 13b)에 첨가된다. 그러나 희가스는 반도체층(14)이 제공되는 영역들 이외의 영역들에 첨가된다.
본 실시예는 실시예 1 내지 9 중 어느 하나의 실시예와 결합될 수 있다.
[실시예 11]
실시예 1에서, 상부 게이트형 TFT가 예시되었다. 본 실시예는 도 19a 및 도 19b에 도시된 하부 게이트형 TFT에 또한 적용 가능하다.
도 19a는 화소부의 확대된 화소를 도시한 평면도이다. 도 19a에서, 점선 A-A'을 따라 취해진 부분은 도 19b의 화소부의 단면 구조에 대응하다.
도 19a 및 도 19b에 도시된 화소부에서, 화소 TFT 부는 n-채널 TFT로 구성된다. 게이트 전극(52)들이 기판(51) 상에 형성되고, 실리콘 질화물로 제조된 제 1 절연막(53a) 및 실리콘 산화물로 제조된 제 2 절연막(53b)이 제공된다. 제 2 절연막(53b) 상에서, 활성층으로서의 소스 영역 또는 드레인 영역(54 내지 56), 채널 형성 영역(57,58), 및 상기 소스 영역 또는 드레인 영역과 상기 채널 형성 영역 사이의 LDD 영역(59,60)이 형성된다. 상기 채널 형성 영역(57,58)은 절연층(61,62)에 의해 보호된다. 접촉 홀들이 상기 절연층(61,62) 및 활성층을 커버하는 제 1 층간 절연막(63)에 형성된 후에, 배선(64)이 소스 영역(54)에 접속되고, 배선(65)이 드레인 영역(56)에 접속된다. 보호막(66)이 상기 제 1 층간 절연막(66) 상에 형성된다. 제 2 층간 절연막(67)이 또한 보호막(66) 상에 형성된다. 또한, 제 3 층간 절연막(68)이 제 2 층간 절연막(67) 상에 형성된다. ITO, SnO2 등으로 제조된 투명 도전막으로 제조된 화소 전극(69)이 배선(65)에 접속된다. 참조 부호 70은 화소 전극(69)에 인접한 화소 전극을 나타낸다.
본 실시예에서, 활성층이 위에서 언급한 실시예에 따라 형성된다.
본 실시예에서, 채널 정지형 하부 게이트형 TFT가 일예로서 설명되었다. 하지만, 본 실시예는 이 TFT에 특별히 한정되지 않는다.
본 실시예에서, 화소부에서 화소 TFT의 게이트 라인은 이중 게이트 구조를 갖는다. 하지만, OFF 전류의 변화를 감소시키기 위해, 삼중 게이트 구조와 같은 다중 게이트 구조가 이용될 수 있다. 또한, 개구비를 개선하기 위해, 단일 게이트 구조가 이용될 수 있다.
또한, 화소 부분의 커패시터부는 유전체로서 제 1 및 제 2 절연막들, 용량성 배선(71) 및 드레인 영역(56)으로 구성된다.
도 19a 및 도 19b에 도시된 화소부는 일예이며, 상기 화소부는 위에서 언급한 구조에 특별히 한정되지 않는다.
본 실시예는 실시예 1 내지 10 중 어느 하나의 실시예와 결합될 수 있다.
[실시예 12]
본 실시예에 있어서, 실시예 1과 상이한 처리에 의한 활성 매트릭스 기판의 예가 도 30a 내지 도 30c, 내지 도 32에 도시되어 있다.
본 실시예에서, 베이스 막(1601)(실리콘 산화질화막(1601a)과 실리콘 산화질화막(1601b)의 적층)이 기판(1600) 상에 제공된다. 반도체층들(1602 내지 1606)이 베이스 막(1601) 상에 형성되고, 절연막(1607)이 그 위에 형성된다. 제 1 도전막(1608)과 제 2 도전막(1609)을 절연막(1607) 상에 적층하는 공정은 실시예 1의 처리와 동일하다. 또한, 반도체층은 실시예에 따라 형성될 수도 있다. 따라서, 그 상세한 설명은 여기서 생략될 것이다. 도 30a는 도 3a에 도시된 것과 동일한 상태를 도시한다.
이어서, 제 1 에칭 처리가 실시예 3과 동일한 방법으로 수행되어, 제 1 및 제 2 도전층들로 이루어진 제 1 형상 도전층들(1616 내지 1621)(제 1 도전층들(1616a 내지 1621) 및 제 2 도전 층들(1616b 내지 1621b))이 형성된다(도 30b). 여기 기술된 공정들은 실시예 1과 동일하다.
본 실시예에서, 제 1 에칭 처리 후에, 레지스트 마스크를 제거하지 않고 제 2 에칭 처리가 수행된다. 여기서, 에칭은 각각 24/12/24(sccm)의 가스 유량비로 1.3Pa의 압력 하에서 코일형 전극에 공급된 700W의 RF(13.56MHZ) 전력으로 에칭 가스로서 SF6, Cl2, 및 O2를 이용하여 플라즈마를 발생시킴으로써 25초 동안 수행된다. 또한, 10W의 RF(13.56MHZ) 전력이 기판측(샘플 단)에도 공급되어, 실제로 음의 자기-바이어스 전압(negative self-bias voltage)이 인가된다. 제 2 에칭 처리에 대한 에칭 속도는 227.3㎚/분이고, TaN에 대한 에칭 속도는 32.1㎚/분이고, TaN에 대한 W의 선택 비율은 7.1이고, 절연막(1607)인 SiON에 대한 에칭 속도는 33.1㎚/분이며, TaN에 대한 W의 선택 비율은 6.83이다. 에칭 가스로서 SF6을 이용하는 경우에, 절연막(1607)에 대한 선택 비율이 높기 때문에, 막의 축소가 억제될 수 있다. 또한, 구동 회로의 TFT에 있어서, 채널 길이 방향으로 테이퍼부(taper portion)의 폭이 길어짐에 따라, 신뢰성이 증가된다. 따라서, SF6을 포함하는 에칭 가스를 이용하여, 드라이 에칭을 수행하여 테이퍼부를 형성하는 것이 효과적이다.
W의 테이퍼 각도는 제 2 에칭 처리에서 70도가 된다. 제 2 도전층들(1622b 내지 1627b)이 제 2 에칭 처리에서 형성된다. 한편, 제 1 도전층들은 거의 에칭되지 않고, 제 1 도전층들(1622a 내지 1627a)이 형성된다. 또한, 제 2 에칭 처리시, 에칭 가스로서 CF4, Cl2 및 O2를 이용하는 것도 가능하다.
레지스트 마스크가 제거된 후에, 도 30c에 도시된 상태를 얻기 위해 제 1 도핑 처리가 수행된다. 도핑은, 불순물 원소가 제 1 도전층들의 테이퍼부들 아래의 반도체층들에 첨가되지 않는 방식으로, 마스크로서 불순물 원소에 대해 제 1 도전층들(1622a 내지 1627a)을 이용하여 수행된다. 본 실시예에서는, 30sccm의 가스 유량비와 포스핀(PH3) 5% 수소 희석된 가스의 조건하에서 불순물 원소로서 인(P)을 이용하여 플라즈마 도핑이 수행되었다. 따라서, 저-농도 불순물 영역들(n-- 영역들)(1628)이 자기 정렬 방식으로 형성된다. 저-농도 불순물 영역들(1628)에 첨가된 인(P)의 농도는 1×1017 내지 1×1019㎠이다.
또한, 불순물 원소가 제 1 도전층들의 테이퍼부들 아래의 반도체층들에 첨가되도록 제 1 도핑 처리가 수행될 수 있다. 이 경우에, 농도 기울기(concentration gradient)가 제 1 반도체층의 테이퍼부들의 막 두께에 따라 제공된다.
레지스트 마스크들(1629 내지 1632)이 형성된 후에, 제 2 도핑 처리가 수행되어, n-형 불순물 원소가 반도체 층들에 첨가된다(도 31a). p-채널 TFT들의 활성층들인 반도체층들은 마스크들(1629 및 1630)로 커버된다. 이온 도핑 또는 이온 주입에 의해 도핑이 수행될 수 있다. 여기서, n-형을 제공하는 불순물 원소가, 포스핀(PH3) 5% 수소 희석 가스로 이온 도핑함으로써 인을 이용하여 첨가된다.
제 2 도핑 처리로 인해, 논리 회로부에서 n-채널 TFT인 반도체층(1603)에는, 도전층(1623)이 인에 대해 마스크로서 기능하고, 그에 의해 고농도 불순물 영역들(n+ 영역들)(1643, 1644)이 자기-정렬 방식으로 형성된다. 또한, 제 2 도핑 처리동안, 불순물 원소가 또한 테이퍼부들 아래의 영역들에 첨가되어, 저-농도 불순물 영역들(n- 영역들)(1633, 1634)이 형성된다. 따라서, 나중에 형성될 논리 회로부의 n-채널 TFT에는 게이트 전극을 중첩하는 영역(GOLD 영역)만이 제공된다. 저-농도 불순물 영역들(n- 영역들)(1633, 1634)에 있어서, 불순물 농도(P 농도)는 제 1 도전층의 테이퍼부들의 종단들로부터 제 1 도전층의 테이퍼부들을 중첩하는 반도체층의 내부로 점차적으로 감소된다.
또한, 제 2 도핑 처리로 인해, 샘플링 회로부에서 n-채널 TFT인 반도체층(1605)에는 고-농도 불순물 영역들(1645, 1646)이 마스크(1631)로 커버되지 않은 영역들에 형성되고, 저-농도 불순물 영역들(n-- 영역들)(1635, 1636)이 마스크(1631)로 커버된 영역들에 형성된다. 따라서, 샘플링 회로부의 n-채널 TFT에는 게이트 전극을 중첩하지 않는 저-농도 불순물 영역(LDD 영역)만이 제공된다.
또한, 제 2 도핑 처리로 인해, 화소부에서 n-채널 TFT인 반도체층(1606)에는 고-농도 불순물 영역들(1647 내지 1650)이 마스크(1632)로 커버되지 않은 영역들에 형성되고, 저농도 불순물 영역들(n-- 영역들)(1637 내지 1640)이 마스크(1632)로 커버된 영역들에 형성된다. 따라서, 화소부의 n-채널 TFT에는 게이트 전극을 중첩하지 않는 저농도 불순물 영역(LDD 영역)만이 제공된다. 또한, 화소부에서 커패시터부인 영역에는 고농도 불순물 영역(1650)이 자기-정렬 방식으로 형성되고, 테이퍼부들 아래의 영역들에는 저농도 불순물 영역들(n-영역들)(1641, 1642)이 형성된다.
제 2 도핑 처리로 인해, n-형을 제공하는 불순물 원소가 3×1019 내지 1×1021/㎤ 범위의 농도로 고농도 불순물 영역들(1643 내지 1650)에 첨가된다.
제 2 도핑 처리 전후에 희가스 원소가 첨가될 수도 있다. 이 경우에, 후속 열처리 후에 게터링이 더 수행될 수 있다. 또한, 이 경우에, 모든 반도체층들의 종단들에 첨가될 희가스 원소를 허용하는 마스크가 제 2 도핑 처리시 이용되는 것이 바람직하다.
마스크들(1629 내지 1632)을 제거한 후에, n-채널 TFT들의 활성층들인 반도체층들이 레지스트 마스크들(1651 내지 1653)로 커버되어, 제 3 도핑 처리가 수행된다(도 31b). p-형 불순물 원소가 테이퍼부들을 통과함으로써 첨가되고, 그에 의해 저농도에서의 p-형 불순물 원소를 포함하는 영역들(게이트 전극들을 중첩하는 COLD 영역들(1654b 내지 1657b))이 형성된다. 제 3 도핑 처리로 인해, 저 농도로 n-형 불순물 원소를 포함하고 고 농도로 p-형 불순물 원소를 포함하는 영역들(1654a 내지 1657a)이 형성된다. 영역들(1654a 내지 1657a)은 저 농도의 인을 포함한다. 그러나, 붕소의 농도가 6×1019 내지 6×1020/㎤가 되도록 도핑 처리를 수행함으로써, 이들 영역들은 p-채널 TFT들의 소스 영역들과 드레인 영역들로서 기능한다. 그러므로 문제는 없다.
본 실시예에서, 제 1 도핑 처리, 제 2 도핑 처리, 및 제 3 도핑 처리는 이러한 순서로 수행된다. 그러나, 본 발명은 그것에 특별히 제한되는 것은 아니다. 처리들의 순서는 자유롭게 변경될 수 있다.
그 후, 레지스트 마스크들(1651 내지 1653)이 제거되고, 제 1 층간 절연막(1658)이 형성된다. 제 1 층간 절연막(1658)은 플라즈마 CVD 또는 스퍼터링에 의해 10 내지 200㎚의 두께를 갖는 실리콘을 포함하는 절연막으로 형성된다.
그 후, 도 31c에 도시된 바와 같이, 각각의 반도체 층들에 첨가된 불순물 원소들이 활성화된다. 이 활성화는 반대 표면으로부터 엑시머 레이저 또는 YAG 레이저로 조사함으로써 수행된다. 반대 표면으로부터의 조사에 의해, 절연막을 통해 게이트 전극들을 중첩하는 불순물 영역들이 활성화될 수 있다.
또한, 본 실시예에서, 상기 언급된 활성화 이전에 제 1 층간 절연막이 형성되는 경우가 도시되어 있다. 그러나, 제 1 층간 절연막은 상기 언급된 활성화 이후에 형성될 수도 있다.
그 후, 실리콘 질화막으로 이루어진 제 2 층간 절연막(1659)이 형성되고, 1 내지 12 시간 동안 300℃ 내지 550℃로 열처리가 수행되어, 반도체층들이 수소화된다. 본 실시예에서 열처리는 질소 대기에서 1시간 동안 410℃에서 행하여졌다. 이러한 공정에서, 반도체층의 댕글링 본드들은 제 2 층간 절연막(1659)에 포함된 수소로 종결된다. 제 1 층간 절연막의 존재와 상관없이, 반도체층들은 수소화될 수 있다. 수소화를 위한 또 다른 수단으로서 플라즈마 수소화(플라즈마로 여기된 수소를 이용)가 수행될 수도 있다.
다음으로, 유기 절연 재료로 만들어진 제 3 층간 절연막(1660)이 제 2 층간 절연막(1659)상에 형성된다. 본 실시예에서, 1.6㎛의 두께를 갖는 아크릴 수지막이 형성되었다. 다음으로, 각각 고농도 불순물 영역에 도달하는 접촉 홀들을 형성하기 위해서 패터닝이 수행된다. 본 실시예에서, 복수의 에칭 처리들이 처리되었다. 본 실시예에서, 제 3 층간 절연막은 에칭 스토퍼로서 제 2 층간 절연막을 이용하여 에칭되었고, 제 2 층간 절연막은 에칭 스토퍼로서 제 1 층간 절연막을 이용하여 에칭되었으며, 제 1 층간 절연막이 에칭되었다.
다음으로, 각각 고농도 불순물 영역들에 전기적으로 접속된 전극들(1661-1669) 및 고농도 불순물 영역(1649)에 전기적으로 접속된 화소 전극(1670)이 형성된다. 주성분으로서 Al 또는 Ag을 포함하는 막과 같은 반사성이 우수한 재료, 그것의 적층막 등이 상기 전극들 및 화소 전극들에 이용된다.
전술한 바와 같이, n-채널 TFT(1706) 및 p-채널 TFT(1705)로 구성된 논리 회로부(1703)와, n-채널 TFT(1708) 및 p-채널 TFT(1707)로 이루어진 샘플링 회로부(1704), n-채널 TFT(1709) 및 저장 커패시터(1710)로 이루어진 화소 TFT를 갖는 화소부(1702)를 포함하는 구동 회로(1701)가 동일 기판에 형성될 수 있다(도 32).
본 실시예에서, n-채널 TFT(1709)는 소스 영역 및 드레인 영역 사이에 2개의 채널 형성 영역들이 형성되는 이중 게이트 구조를 갖는다. 그러나, 본 실시예는 이중 게이트 구조에 국한되지 않는다. 하나의 채널 형성 영역이 형성되는 단일 게이트 구조나, 3개의 채널 형성 영역들이 형성되는 삼중 게이트 구조가 이용될 수도 있다.
본 실시예에서, 제 2 도핑 처리 때문에, 고농도 불순물 영역들이 자기 정렬 방식이나 마스크로 각각의 회로에 적합하도록 변화될 수 있다. n 채널 TFT(1706, 1708, 및 1709)는 LDD(Lightly Doping Drain) 구조를 갖는다. 본 구조에서, 저농도로 첨가된 불순물 원소를 갖는 영역이 고농도로 불순물 원소를 첨가함으로서 형성된 소스/드레인 영역 및 채널 형성 영역 사이에 제공된다. 이 영역은 LDD 영역이라 불리운다. 또한, n 채널 TFT(1706)는 게이트 절연막을 통해서 게이트 전극을 중첩하는 LDD 영역이 배치되는 소위 GOLD(Gate-drain Overlapped LDD) 구조를 갖는다. 또한, n-채널 TFT(1708, 1709)에는 게이트 전극을 중첩하지 않는 영역(LDD영역)만이 제공된다. 본 명세서에서, 절연막을 통해 게이트 전극을 중첩하는 저농도 불순물 영역(n- 영역)은 GOLD영역이라 불리우고, 게이트 전극을 중첩하지 않는 저농도 불순물 영역(n－ 영역)은 LDD 영역이라 불리워진다. 채널 방향으로 게이트 전극을 중첩하지 않는 영역(LDD 영역)의 폭은 제 2 도핑 처리에 이용된 마스크를 적절하게 변화시킴으로써 임의로 설정될 수 있다. 또한, 제 1 도핑 처리의 조건이 변화되어서 불순물 원소가 테이퍼부들 아래의 영역들에 또한 첨가되면, n-채널 TFT(1708, 1709)에는 게이트 전극을 중첩하는 영역(GOLD 영역) 및 게이트 전극을 중첩하지 않는 영역(LDD 영역) 모두가 제공될 수 있다.
본 실시예는 실시예 1 내지 실시예 12중 어느 한 실시예와 결합될 수 있다.
[실시예 13]
본 발명을 실시함으로써 제조된 구동기 회로부 및 화소부는 다양한 모듈(활성 매트릭스 액정 모듈, 활성 매트릭스 EL 모듈, 활성 매트릭스 EC 모듈)에 활용될 수 있다. 즉, 본 발명을 실시함으로써 전자 장치들 모두가 완성된다.
이러한 전자 장치들로서 다음과 같은 것이 제공될 수 있다. 즉, 비디오 카메라, 디지털 카메라, 머리 장착형 디스플레이(고글형 디스플레이), 자동차 네비게이션 시스템, 프로젝터, 카 스테레오, 개인용 컴퓨터, 휴대용 정보 단말기(이동 컴퓨터나, 이동 전화나, 전자북 등) 등이다. 이것들의 대한 예들이 도 33a 내지 도 33f, 도 34a 내지 도 34d, 도 35a 내지 도 35c에 도시되어 있다.
도 33a는 본체(2001), 영상 입력부(2002), 디스플레이부(2003), 키보드(2004)를 포함하는 개인용 컴퓨터이다.
도 33b는 본체(2001), 디스플레이부(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105), 영상 수신부(2106)를 포함하는 비디오 카메라이다.
도 33c는 본체(2201), 카메라부(2202), 영상 수신부(2203), 조작 스위치(2204), 디스플레이부(2205)를 포함하는 모바일 컴퓨터이다.
도 33d는 본체(2301), 디스플레이부(2302), 암부(2303)를 포함하는 고글형 디스플레이이다.
도 33e는 본체(2401), 디스플레이부(2402), 스피커부(2403), 기록매체(2404), 및 조작 스위치(2405)를 포함하는, 프로그램을 기록하는 기록 매체(이하, 기록 매체라 한다)를 이용한 플레이어이다. 이 장치는 기록 매체를 위해 DVD(digital versatile disc), CD 등을 이용하고, 음악 감상, 영화 감상, 게임, 및 인터넷 이용을 수행할 수 있다.
도 33f는 본체(2501), 디스플레이부(2502), 뷰 파인더(2503), 조작 스위치(2504), 영상 수신부(도시하지 않음)를 포함하는 디지털 카메라이다.
도 34a는 프로젝션 시스템(2601), 스크린(2602)을 포함하는 프론트형 프로젝터이다. 본 발명은 전체 시스템을 완성하기 위해 프로젝션 시스템(2601)의 일부를 형성하는 액정 모듈(2808)에 적용될 수 있다.
도 34b는 본체(2701), 프로젝션 시스템(2702), 미러(2703), 스크린(2704)을 포함하는 후방형 프로젝터이다. 본 발명은 전체 시스템을 완성하기 위하여 프로젝션 시스템(2702)의 일부를 형성하는 액정 모듈(2808)에 적용될 수 있다.
도 34c는 도 34a 및 도 34b 각각에서 프로젝션 시스템(2601, 2702)의 구조의 예를 도시하는 도면이다. 프로젝션 시스템(2601, 2702) 각각은, 광학 광원 시스템(2801), 미러들(2802, 2804 내지 2806), 다이크로익 미러(2803), 프리즘(2807), 액정 모듈(2808), 위상차 플레이트(2809), 프로젝션 광학 시스템(2810)을 포함한다. 프로젝션 광학 시스템(2810)은 프로젝션 렌즈를 갖는 광학 시스템을 포함한다. 본 예는 3-플레이트형의 예를 도시하고 있지만, 이 예에 국한되지 ㅇ낳고, 예컨대 단일 플레이트형이 이용될 수도 있다. 또한, 조작자는 도 34c의 화살표로 나타내어진 광학 경로에서 광학 렌즈, 편광 기능을 갖는 필름, 위상차를 조절하는 필름이나 IR 필름 등을 적절하게 배치할 수도 있다.
도 34d는 도 34c에서 광학 광원 시스템(2801)의 구조의 예를 도시하는 도면이다. 본 예에서, 광학 광원 시스템(2801)은, 반사기(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광자 변환 소자(2815), 시준기 렌즈(2816)를 포함한다. 도 34d에 도시된 광학 광원 시스템은 단지 한 예일 뿐이고 그 구조는 본 예에 국한되지 않는다. 예를 들면, 조작자는 광학 렌즈, 편광 기능을 갖는 필름, 위상차를 조절하는 필름이나 IR 필름 등을 적절하게 배치할 수 있다.
도 34a 내지 도 34d에 도시된 프로젝터들은 투과형 광전자 장치들을 이용한 경우들이고, 반사형 광전자 장치 및 EL 모듈의 적용 가능한 예는 도시하지 않았다.
도 35a는 본체(2901), 음성 출력부(2902), 음성 입력부(2903), 디스플레이부(2904), 조작 스위치(2905), 안테나(2906), 영상 입력부(CCD, 영상 센서 등)(2907) 등을 포함하는 이동 전화기이다.
도 35b는 본체(3001), 디스플레이부(3002, 3003), 기록 매체(3004), 조작 스위치(3005), 안테나(3006) 등을 포함하는 휴대용 북(전자북)이다.
도 35c는 본체(3101), 지지부(3102), 디스플레이부(3103) 등을 포함한 디스플레이이다.
전술한 바와 같이. 본 발명의 적용 가능한 범위는 매우 크며, 본 발명은 다양한 분야의 전자 장치들에 적용될 수 있다. 본 예의 전자 장치들은 실시예 1 내지 12에서의 구성들의 임의의 조합을 활용하여 달성될 수 있음을 유의한다.
본 발명에 따르면, 열처리에 의해서 결정화가 행하여지고 열처리 이외의 방법에 의해 활성화가 행해지는 경우에 고온에서의 열처리의 횟수는 2회(결정화 및 게터링)가 가능하다. 결정화가 강한 광의 조사에 의해 행해지고 활성화가 열처리 이외의 방법에 의해 행해지는 경우에 고온에서의 열처리의 횟수는 1회(게터링)가 가능하다.
또한, 고농도의 희가스 원소가 짧은 시간 동안에 반도체막에 첨가될 수 있다. 그러므로, 인을 이용한 게터링과 비교하면, 처리량이 현저히 향상된다.
또한, 인을 이용한 게터링과 비교하면, 희가스 원소의 첨가에 의한 본 발명의 게터링 능력은 높아지며, 희가스 원소는 고농도(예컨대, 1×1020∼5×1021/cm3)로 첨가될 수 있다. 그러므로, 결정화에 이용된 금속 원소의 첨가량은 증가될 수 있다. 보다 구체적으로는, 결정화에 이용된 금속 원소의 첨가량을 증대시킴으로서 결정화가 보다 짧은 시간에 행해질 수 있다. 또한, 결정화에 이용된 금속 원소의 첨가량을 증대시킴으로써 결정화 시간이 변화되지 않는 경우에, 결정화는 보다 저온에서 행해질 수 있다. 또한, 결정화를 위해 이용된 금속 원소의 첨가량을 증대시킴으로써, 자연적인 코어가 감소되고, 그에 의해 양질의 결정 반도체막이 형성될 수 있다.
다양한 다른 변경들이 본 발명의 범위 및 사상으로부터 벗어남이 없이 이 기술 분야의 당업자에 의해 명백해지고, 용이하게 실시될 수 있다. 따라서, 첨부된 청구항들의 범위는 본 명세서에 설명된 사항들에 국한되지 않고, 광범위하게 해석되어져야 한다.

Claims (52)

  1. 반도체 장치를 제조하는 방법에 있어서,
    비정질 구조를 가진 반도체막에 금속 원소를 첨가하는 단계,
    결정 구조를 가진 반도체막을 형성하기 위해 상기 비정질 구조를 가진 반도체막을 결정화하는 단계,
    불순물 영역을 형성하기 위해 결정 구조를 가진 상기 반도체막에 희가스 원소를 선택적으로 첨가하는 단계,
    결정 구조를 가진 상기 반도체막의 상기 금속 원소를 선택적으로 제거 또는 저감시키기 위해 상기 금속 원소를 상기 불순물 영역에 게터링하는 단계, 및
    상기 불순물 영역을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 희가스 원소에 더하여, H, H2, O, O2 및 P로 이루어진 그룹으로부터 선택된 한 종류 또는 복수 종류들의 원소들이 첨가되는, 반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 희가스 원소를 선택적으로 첨가하는 단계는 희가스 원소 및 수증기를 포함하는 분위기에서 이루어지는, 반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 결정화 이후, 결정 구조를 가진 상기 반도체막의 표면을 오존을 포함하는 용액으로 산화하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 결정화는 열처리에 의해 이루어지는, 반도체 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 결정화는 비정질 구조를 가진 상기 반도체막을 광으로 조사함으로써 이루어지는, 반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 결정화는 비정질 구조를 가진 상기 반도체막을 열처리 및 광으로 조사함으로써 이루어지는, 반도체 장치 제조 방법.
  8. 제 1 항에 있어서,
    상기 게터링은 열처리에 의해 이루어지는, 반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 게터링은 광으로 상기 반도체막을 조사함으로써 이루어지는, 반도체 장치 제조 방법.
  10. 제 1 항에 있어서,
    상기 게터링은 상기 반도체막을 열처리 및 광으로 조사함으로써 이루어지는, 반도체 장치 제조 방법.
  11. 제 6 항, 제 7 항, 제 9 항, 또는 제 10 항 중 어느 한 항에 있어서,
    상기 광은 할로겐 램프, 금속 할로겐화물 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 및 고압 수은 램프로 이루어진 그룹에서 선택된 램프로부터 방출되는, 반도체 장치 제조 방법.
  12. 제 1 항에 있어서,
    상기 금속 원소는 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 그룹으로부터 선택된 한 종류 또는 복수 종류들의 원소들인, 반도체 장치 제조 방법.
  13. 제 1 항에 있어서,
    상기 희가스 원소는 He, Ne, Ar, Kr 및 Xe로 이루어진 그룹으로부터 선택된 한 종류 또는 복수 종류들의 원소들인, 반도체 장치 제조 방법.
  14. 제 1 항에 있어서,
    상기 반도체막을 결정화한 후 및 상기 희가스 원소를 선택적으로 첨가하기 전에 결정 구조를 가진 상기 반도체막 상에 제 1 마스크를 형성하는 단계; 및
    상기 금속 원소를 게터링한 후 및 상기 불순물 영역을 제거하기 전에 결정 구조를 가진 상기 반도체막 상에 제 2 마스크를 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  15. 제 1 항에 있어서,
    상기 금속 원소를 상기 반도체막에 첨가하기 전에 비정질 구조를 가진 반도체막 상에 제 1 마스크를 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  16. 제 1 항에 있어서,
    상기 반도체막은 상기 반도체막을 가열함으로써 결정화되는, 반도체 장치 제조 방법.
  17. 반도체 장치를 제조하는 방법에 있어서,
    금속 원소를 포함하고, 실리콘의 결정화를 촉진하는 물질을 비정질 실리콘을 포함하는 반도체막에 제공하는 단계,
    결정화 촉진을 위해 상기 물질을 제공한 후에 상기 반도체막을 가열함으로써 상기 반도체막을 결정화하는 단계,
    상기 결정화된 반도체막의 제 1 부분을 제 1 마스크로 덮는 단계,
    상기 제 1 마스크에 따라 상기 결정화된 반도체막의 제 2 부분에 희가스 원소를 선택적으로 첨가하는 단계,
    상기 결정화된 반도체막의 상기 제 1 부분의 상기 금속 원소가 상기 제 2 부분으로 이동하도록 상기 희가스 원소를 첨가한 후, 상기 결정화된 반도체막을 가열하는 단계,
    상기 가열 후, 상기 결정화된 반도체막의 상기 제 1 부분의 선택된 부분을 제 2 마스크로 덮는 단계, 및
    상기 제 2 마스크에 따라 활성층을 형성하기 위해 상기 결정화된 반도체막의 상기 제 2 부분 및 상기 제 1 부분의 일부를 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  18. 반도체 장치를 제조하는 방법에 있어서,
    비정질 구조를 가진 반도체막을 형성하는 단계,
    금속 원소를 비정질 구조를 가진 상기 반도체막에 첨가하는 단계,
    결정 구조를 가진 반도체막을 형성하기 위해 비정질 구조를 가진 상기 반도체막을 결정화하는 단계,
    결정 구조를 가진 상기 반도체막 위에 절연막을 형성하는 단계,
    상기 절연막 위에 레지스트 마스크를 형성하는 단계,
    마스크를 형성하기 위해 상기 레지스트 마스크를 사용함으로써 상기 절연막을 패턴화하는 단계,
    상기 레지스트 마스크를 제거하는 단계,
    불순물 영역을 형성하기 위해 상기 마스크를 사용하여 희가스 원소를 결정 구조를 가진 상기 반도체막에 선택적으로 첨가하는 단계,
    상기 금속 원소를 상기 불순물 영역에 게터링하는 단계, 및
    상기 불순물 영역을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
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  35. 반도체 장치를 제조하는 방법에 있어서,
    비정질 구조를 가진 반도체막을 형성하는 단계,
    금속 원소를 비정질 구조를 가진 상기 반도체막에 첨가하는 단계,
    결정 구조를 가진 반도체막을 형성하기 위해 비정질 구조를 가진 상기 반도체막을 결정화하는 단계,
    결정 구조를 가진 상기 반도체막 위에 절연막을 형성하는 단계,
    상기 절연막 위에 레지스트 마스크를 형성하는 단계,
    불순물 영역을 형성하기 위해 상기 레지스트 마스크를 사용하여 희가스 원소를 결정 구조를 가진 상기 반도체막에 선택적으로 첨가하는 단계,
    상기 레지스트 마스크를 제거하는 단계,
    상기 금속 원소를 상기 불순물 영역에 게터링하는 단계,
    상기 절연막을 제거하는 단계, 및
    상기 불순물 영역을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
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  52. 반도체 장치를 제조하는 방법에 있어서,
    비정질 구조를 가진 반도체막을 형성하는 단계,
    금속 원소를 비정질 구조를 가진 상기 반도체막에 첨가하는 단계,
    결정 구조를 가진 반도체막을 형성하기 위해 비정질 구조를 가진 상기 반도체막을 결정화하는 단계,
    결정 구조를 가진 상기 반도체막 위에 절연막을 형성하는 단계,
    상기 절연막 위에 레지스트 마스크를 형성하는 단계,
    마스크를 형성하기 위해 상기 레지스트 마스크를 사용하여 상기 절연막을 패턴화하는 단계,
    불순물 영역을 형성하기 위해 상기 레지스트 마스크 및 상기 마스크를 사용하여 희가스 원소를 결정 구조를 가진 상기 반도체막에 선택적으로 첨가하는 단계,
    상기 레지스트 마스크를 제거하는 단계,
    상기 금속 원소를 상기 불순물 영역에 게터링하는 단계, 및
    상기 불순물 영역을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
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