KR100543102B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

본 발명은 소스/드레인 영역들 각각이 제 1 도전층(n+ 층)과, 제 1 도전층보다 높은 저항을 갖는 제 2 도전층(n- 층)과, 진성 또는 실질적으로 진성 반도체층(i 층)으로 이루어진 적층 구조를 가지는 결정성 반도체층들을 포함하는 하부 게이트형 반도체 장치에 관한 것이다. 여기서, n- 층은 LDD 영역으로 작용하고, i 층은 평면상 오프셋 영역으로 작용한다. 반도체 장치는 신뢰성이 높고 재현성이 우수하며, 대량 생산에 적합한 간단한 공정에 의해 제조된다.

Description

반도체 장치 및 그 제조 방법
발명의 분야
본 발명은 결정 구조를 가지는 반도체 박막들을 포함하는 반도체 장치와 그의 제조 방법에 관한 것이다. 특히, 본 발명은 역스태거 구조를 갖는 박막 트랜지스터들(이후, "TFT"라고 함)의 구성에 관한 것이다. 또한, 본 발명은 TFT를 갖는 반도체 회로들, 전기광학 장치들, 및 전자 장치들의 구성에 관한 것이다.
여기서, "반도체 장치"라 함은 반도체 특성들을 기본으로 하여 작용하는 임의의 모든 장치를 말하는 것이고, TFT, 반도체 회로들, 전기광학 장치들, 및 전자 장치들은 모두 반도체 장치의 범주에 속한다.
발명의 배경
TFT는 활성 매트릭스형 액정 장치들(이후, "AMLCD"라 함)에서 스위칭 소자들로서 사용되어 왔다. 현재에는, 비정질 실리콘막들의 활성층들을 포함하는 TFT 회로들을 구비한 장치들이 높은 비율로 시장을 점유하고 있다. 특히, 간단한 공정들로 제조될 수 있는 역스태거 구조들이 TFT를 구성하는데 많이 이용되고 있다.
그러나, 최근에 고품질 AMLCD가 개발됨에 따라, TFT는 보다 우수한 동작 특성들(특히 높은 동작 속도에 대해)이 요구된다. 이와 같은 상황들에서, 비정질 실리콘 TFT는 동작 속도가 높지 않고, 비정질 실리콘막들을 포함하는 고품질 장치들을 생산하는 것이 어렵기 때문에, 종종 만족스럽지 않다.
따라서, 비정질 실리콘 TFT 대신에 다결정 실리콘 TFT가 매우 각광을 받게 되었고, 활성층들로서 다결정 실리콘 막들을 포함하는 TFT가 활발히 연구 개발되고 있다. 현재에는, 몇 가지 다결정 실리콘 TFT 장치들이 시판되고 있다.
다결정 실리콘 막들의 활성층들을 포함하는 역스태거형 TFT 구조들과 관련한 많은 보고서들이 나와 있다. 예를 들면, "Fabrication of Low-Temperature Bottom-Gate Poly-Si TFTs on Large-Area Substrate By Linear-Beam Excimer Laser Crystallization and Ion Doping Method: H. Hayashi, et al., IEDM 95, pp. 829-832, 1995"이 그것이다.
이 보고서에는 다결정 실리콘 막들을 포함하는 역스태거 구조들의 전형적인 예(도 4)가 설명되어 있다. 그러나, 이와 같은 형태의 역스태거 구조들(즉, 소위 채널 스톱형)에는 여러 가지 문제점들이 있다.
먼저, 이들 구조들에서, 전체 두께가 50 ㎚ 정도인 활성층들은 매우 얇다. 그러므로, 채널 형성 영역과 드레인 영역의 접합에서 충돌 이온화(Impact Ionization)가 발생하여, 핫 캐리어 주입으로 인한 구조들의 열화가 심각해진다. 이 이유들로, 이들 구조들에는 대형의 LDD 영역(Light Dopped Drain region; 적게 도핑된 드레인 영역)이 형성되어야 한다.
이와 관련하여, 가장 심각한 문제는 어떻게 LDD 영역을 제어하는가이다. LDD 영역에서는 불순물의 농도와 영역의 길이를 매우 정확하게 제어할 필요가 있다. 특히, 영역의 길이 제어가 문제가 된다. 현재에는, LDD 영역의 길이는 마스크 패터닝에 의해 정해진다. 그러나, 미세 TFT에서, LDD 영역을 마스킹하는 데에 약간의 패터닝 오차만으로도 TFT 특성들에 심각한 차이들을 생성할 것이다.
또 다른 심각한 문제점은 LDD 영역에서 판의 저항력이 활성층들의 두께의 변화에 의존하여 크게 변한다는 점이다. 게다가, 게이트 전극들의 테이퍼(taper) 각도의 변화가 종종 LDD 영역의 기능에 변화를 일으키기도 한다.
또한, LDD 영역은 패터닝을 필요로 하는데, 이는 작업 처리량을 낮추면서 생산 공정을 복잡하게 한다. 상기에 언급한 보고서에 기술된 역스태거 구조의 생산은 적어도 6개의 마스크들(소스/드레인 전극들을 형성하는 단계까지)을 필요로 한다고 여겨진다.
상기에서 언급한 바와 같이, 채널 스톱형 역스태거 구조는 반드시 채널 형성 영역의 양측에 횡으로 평면상의 LDD 영역을 형성할 필요가 있지만, 재생 가능한 LDD 영역은 형성하기 매우 어렵다는 문제가 있다.
본 발명의 목적은 대량 생산에 응용할 수 있는 매우 간단한 공정으로 신뢰성과 재현 가능성이 높은 반도체 장치들을 제조하는 기술을 제공하는 것이다.
본 발명의 일 측면은, 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 반도체 막을 갖는 반도체 장치로서, 반도체 막들을 결정 구조를 가지며,
소스 영역과 드레인 영역 각각은 적어도 제 1 도전층, 제 1 도전층보다 높은 저항의 제 2 도전층, 및 채널 형성 영역의 도전형과 같은 도전형의 제 3 반도체층을 포함하는 적층 구조를 가지고, 그 층들은 게이트 절연막 쪽으로 그 순서대로 적층된다.
이 측면의 구성의 일 실시예에서, 결정 구조를 갖는 반도체 막은 용융 결정화 막들(fusion crystallized films)에 특유의 입계 분포(grain boundary distribution)를 갖는다.
다른 실시예에서, 제 1 및 제 2 도전층들을 구성하는 불순물의 농도 프로파일은 제 1 도전층으로부터 제 2 도전층까지 연속적으로 변한다.
또 다른 실시예에서, 제 2 도전층은 5 x 1017 내지 1 x 1019 atoms/㎤의 범위 내에서 연속적으로 변하는 불순물을 함유한다.
또 다른 실시예에서, 채널 형성 영역과 제 2 도전층 사이에는, 두께가 서로 다른 2개의 오프셋 영역들이 존재한다.
또 다른 실시예에서, 채널 형성 영역과 제 2 도전층 사이에는, 두께가 채널 형성 영역의 두께보다 큰 오프셋 영역이 존재한다.
본 발명의 다른 측면은, 절연 표면을 갖는 기판상에 형성된 게이트 전극; 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 반도체 막으로서, 반도체는 결정 구조를 갖는, 상기 반도체 막; 소스 영역과 드레인 영역 상에 각각 형성된 소스 전극과 드레인 전극을 갖는 반도체 장치이며,
소스 영역과 드레인 영역 각각은 적어도 제 1 도전층, 제 1 도전층보다 높은 저항의 제 2 도전층과, 채널 형성 영역의 도전형과 같은 도전형의 제 3 반도체층을 포함하는 적층 구조를 가지며, 이 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되며,
소스 전극 및/또는 드레인 전극은 채널 형성 영역 상의 게이트 전극과 중첩한다.
발명의 또 다른 측면은, 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 반도체 막을 갖는 반도체 장치로서, 반도체 막은 결정 구조를 가지며,
소스 영역과 드레인 영역 각각은 적어도 제 1 도전층, 제 1 도전층보다 높은 저항의 제 2 도전층, 및 채널 형성 영역의 도전형과 같은 도전형의 제 3 반도체층을 포함하는 적층 구조를 가지며, 이 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되며,
HRD 구조는 각각이 상이한 두께를 갖는 두 개의 오프셋 영역들을 포함하고, 제 2 도전층은 채널 형성 영역과 제 1 도전층 사이에 형성된다.
이 측면의 구성의 일 실시예에서, 상이한 두께를 각각 갖는 2개의 오프셋 영역들 중 하나는 평면 방향의 오프셋으로 있으며, 도전형과 두께 모두가 채널 형성 영역의 도전형과 두께와 같은 반도체 층으로 형성되는 반면에, 나머지 한 개의 오프셋 영역은 두께 방향의 오프셋으로 있으며, 도전형은 채널 형성 영역의 도전형과 같지만 두께는 채널 형성 영역의 두께보다 큰 반도체 층으로 형성된다.
본 발명의 또 다른 측면은, 반도체 장치를 제조하는 방법이며;
절연 표면을 갖는 기판상에 게이트 전극, 게이트 절연층, 및 비정질 반도체 막을 형성하는 단계와,
비정질 반도체 막을 결정 구조를 갖는 반도체 막으로 변하게 하기 위해 비정질 반도체 막을 레이저빔들에 또는 레이저빔과 등가인 강한 광에 노출시키는 단계와,
도전층들을 형성하기 위해 15족에서만 또는 13족 및 15족에서 선택된 불순물을 결정 구조를 갖는 반도체 막에 첨가하는 단계와,
도전층 상에 소스 전극과 드레인 전극을 형성하는 단계와,
채널 형성 영역을 형성하기 위해 막에 대해 마스크들로서 작용하는 소스 전극과 드레인 전극을 통해 결정 구조를 갖는 반도체 막을 에칭하는 단계를 포함한다.
본 발명의 또 다른 측면은, 반도체 장치를 제조하는 방법이며;
절연 표면을 갖는 기판상에 게이트 전극, 게이트 절연층, 및 비정질 반도체 막을 형성하는 단계와,
비정질 반도체 막을 결정 구조를 갖는 반도체 막으로 변하게 하기 위해 비정질 반도체 막에 레이저빔들 또는 레이저빔과 등가인 강한 광을 조사하는 단계와,
도전층들을 형성하기 위해 15족에서만 또는 13족 및 15족에서 선택된 불순물을 결정 구조를 갖는 반도체 막에 첨가하는 단계와,
도전층들 상에 소스 전극과 드레인 전극을 형성하는 단계와,
채널 형성 영역을 형성하기 위해 막에 대해 마스크들로서 작용하는 소스 전극과 드레인 전극을 통해 결정 구조를 갖는 반도체 막을 에칭하는 단계와,
영역에 대해 마스크들로서 작용하는 소스 전극 및 드레인 전극을 통해, 임계 전압 제어를 위한 불순물을 채널 형성 영역에만 첨가하는 단계를 포함한다.
본 발명의 또 다른 측면은, 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 반도체 막을 갖는 하부 게이트형 반도체 장치로서, 반도체 막은 결정 구조를 가지며,
반도체 막은 용융 결정화 막들에 특유의 입계 분포를 가지며,
소스 영역 및 드레인 영역 각각은 적어도 제 1 도전층과, 제 1 도전층보다 높은 저항의 제 2 도전층과, 채널 형성 영역의 도전형과 같은 도전형의 제 3 반도체 층을 포함하는 적층 구조를 가지며, 그 층들은 게이트 절연막 쪽으로 상기 순서대로 적층된다.
본 발명의 또 다른 측면은, 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 반도체 막을 갖는 하부 게이트형 반도체 장치로서, 반도체 층들 전부는 결정 구조를 갖고;
반도체 층들은 용융 결정화 막들에 특유의 입계 분포를 가지며,
소스 영역 및 드레인 영역 각각은 적어도 제 1 도전층과, 제 1 도전층보다 높은 저항의 제 2 도전층과, 채널 형성 영역의 도전형과 같은 도전형의 반도체 층을 포함하는 적층 구조를 가지며, 그 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되며,
제 1 및 제 2 도전층들을 구성하는 불순물의 농도 프로파일은 제 1 도전막으로부터 제 2 도전막까지 연속적으로 변한다.
발명의 또 다른 측면은, 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 하부 게이트형 반도체 장치로서, 반도체층들 전부는 결정 구조를 갖고;
반도체 층들은 용융 결정화 막들에 특유의 입계 분포를 가지며,
소스 영역 및 드레인 영역 각각은 적어도 제 1 도전층과, 제 1 도전층보다 높은 저항의 제 2 도전층과, 채널 형성 영역의 도전형과 같은 도전형의 반도체 층을 포함하는 적층 구조를 가지며, 그 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되며,
제 2 도전층은 5 x 1017 내지 1 x 1019 atoms/㎤의 범위 내에서 연속적으로 변하는 불순물을 함유한다.
발명의 또 다른 측면은, 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 하부 게이트형 반도체 장치로서, 반도체층들 전부는 결정 구조를 갖고;
반도체 층들은 용융 결정화 막들에 특유의 입계 분포를 가지며,
소스 영역 및 드레인 영역 각각은 적어도 제 1 도전층과, 제 1 도전층보다 높은 저항의 제 2 도전층과, 채널 형성 영역의 도전형과 같은 도전형의 반도체 층을 포함하는 적층 구조를 가지며, 그 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되며,
각각 상이한 두께를 갖는 2개의 오프셋 영역들이 채널 형성 영역 및 제 2 도전층 사이에 존재한다.
발명의 또 다른 측면은, 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 하부 게이트형 반도체 장치로서, 반도체층들 전부는 결정 구조를 갖고;
반도체 층들은 용융 결정화 막들에 특유의 입계 분포를 가지며,
소스 영역 및 드레인 영역 각각은 적어도 제 1 도전층과, 제 1 도전층보다 높은 저항의 제 2 도전층과, 채널 형성 영역의 도전형과 같은 도전형의 반도체 층을 포함하는 적층 구조를 가지며, 그 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되며,
두께가 채널 형성 영역의 두께보다 큰 오프셋 영역이 채널 형성 영역과 제 2 도전층 사이에 존재한다.
발명의 또 다른 측면은, 하부 게이트형 반도체 장치로서,
절연 표면을 갖는 기판상에 형성된 게이트 전극과,
모두가 결정 구조를 갖는 반도체 층으로 된 소스 영역, 드레인 영역, 및 채널 형성 영역과,
소스 영역과 드레인 영역 상에 각각 형성된 소스 전극과 드레인 전극을 포함하며,
반도체 층들은 용융 결정화 막들에 특유의 입계 분포를 가지며,
소스 영역 및 드레인 영역 각각은 적어도 제 1 도전층과, 제 1 도전층보다 높은 저항의 제 2 도전층과, 채널 형성 영역의 도전형과 같은 도전형의 반도체 층을 포함하는 적층 구조를 가지며, 그 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되며,
소스 전극 및/또는 드레인 전극은 채널 형성 영역상의 게이트 전극과 중첩한다.
발명의 또 다른 측면은, 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 하부 게이트형 반도체 장치로서, 반도체층들 전부는 결정 구조를 갖고;
반도체 층들은 용융 결정화 막들에 특유의 입계 분포를 가지며,
소스 영역 및 드레인 영역 각각은 적어도 제 1 도전층과, 제 1 도전층보다 높은 저항을 갖는 제 2 도전층과, 채널 형성 영역의 도전형과 같은 도전형을 갖는 반도체 층을 포함하는 적층 구조를 가지며, 그 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되며,
상이한 두께를 각각 갖는 2개의 오프셋 영역들과 제 2 도전층을 포함하는 HRD 구조가 채널 형성 영역과 제 1 도전층 사이에 존재한다.
상기 구성의 일 실시예에서, 상이한 두께를 각각 갖는 2개의 오프셋 영역들 중 하나는 평면 방향의 오프셋으로 있으며, 채널 형성 영역의 도전형 및 두께와 동일한 도전형 및 두께의 반도체 층으로 형성되며, 다른 하나는 두께 방향의 오프셋으로 있으며, 도전형이 채널 형성 영역의 도전형과 동일하지만, 두께는 채널 형성 영역의 두께보다 큰 반도체 층으로 형성된다.
발명의 다른 측면은, 반도체 장치를 제조하는 방법으로서,
절연 표면을 갖는 기판상에 게이트 전극, 게이트 절연층, 및 비정질 반도체 막을 형성하는 단계와,
비정질 반도체 막을 결정 구조를 갖는 반도체 막으로 결정화하기 위해 비정질 반도체 막을 레이저빔들에 또는 레이저빔들의 세기와 등가의 세기의 강한 광에 노출시키는 단계와,
불순물을 함유하는 제 1 및 제 2 도전층들을 형성하기 위해 이온 주입 또는 이온 도핑을 통해 결정 구조를 갖는 반도체 막에 13족 및/또는 15족에서 선택된 불순물을 첨가하는 단계와,
불순물을 활성화시키기 위해 도전층들을 레이저빔들에 또는 레이저빔들의 세기와 등가의 세기의 강한 광에 노출시키는 단계와,
도전층들 상에 소스 전극과 드레인 전극을 형성하는 단계와,
채널 형성 영역을 형성하기 위해 막에 대해 마스크들로서 작용하는 소스 전극과 드레인 전극을 통해 결정 구조를 갖는 반도체 막을 에칭하는 단계를 포함하며,
제 1 및 제 2 도전층들의 두께들은 불순물의 농도 프로파일에 의해 제어된다.
발명의 또 다른 측면은, 반도체 장치를 제조하는 방법으로서,
절연 표면을 갖는 기판상에 게이트 전극, 게이트 절연층, 및 비정질 반도체 막을 형성하는 단계와,
비정질 반도체 막을 결정 구조를 갖는 반도체 막으로 결정화하기 위해 비정질 반도체 막을 레이저빔들에 또는 레이저빔들의 세기와 등가의 세기의 강한 광에 노출시키는 단계와,
불순물을 함유하는 제 1 및 제 2 도전층들을 형성하기 위해 이온 주입 또는 이온 도핑을 통해 결정 구조를 갖는 반도체 막에 13족 및/또는 15족에서 선택된 불순물을 첨가하는 단계와,
불순물을 활성화시키기 위해 도전층들을 레이저빔들에 또는 레이저빔들의 세기와 등가의 세기의 강한 광에 노출시키는 단계와,
도전층들 상에 소스 전극과 드레인 전극을 형성하는 단계와,
채널 형성 영역을 형성하기 위해 막에 대해 마스크들로서 작용하는 소스 전극과 드레인 전극을 통해 결정 구조를 갖는 반도체 막을 에칭하는 단계와,
영역에 대해 마스크들로서 작용하는 소스 전극 및 드레인 전극을 통해 임계 전압 제어를 위해 불순물을 채널 형성 영역에 첨가하는 단계를 포함하며,
제 1 및 제 2 도전층들의 두께들은 불순물의 농도 프로파일에 의해 제어된다.
다음 실시예들은 상기의 구성을 갖는 발명의 바람직한 실시예들을 예증하기 위한 것이지, 발명의 범위를 제한하기 위한 것은 아니다. 도 1 내지 도 29를 참조하여 설명하기로 한다.
[실시예 1]
도 1a 내지 도 3을 참조하여 본 발명의 전형적인 일 실시예를 설명하기로 한다. 먼저, 도 1a 내지 1d와 도 2a 내지 2c는 본 발명의 반도체 장치를 제조하는 방법을 설명한 것이다. 도면에 나타낸 바와 같이, 주로 실리콘을 포함하는 절연막의 하지막(undercoating film)(102)은 절연 표면을 갖는 기판을 준비하기 위해 유리 기판(101)상에 형성된다. 도전막의 게이트 전극(제 1 배선)(103)은 막(102)위에 형성된다.
게이트 전극(103)의 라인폭은 1 내지 10㎛(전형적으로 3 내지 5㎛)이다. 그것의 막 두께는 200 내지 500㎚(전형적으로 250 내지 300㎚)이다. 이 실시예에서, 3㎛의 라인폭을 갖는 게이트 전극을 형성하기 위해 250㎚의 두께를 갖는 알루미늄막(2 wt.% 스칸듐 함유)이 사용된다.
게이트 전극(103)으로서, 알루미늄 대신에, 탄탈, 텅스텐, 티타늄, 크롬, 몰리브덴, 도전성 실리콘, 금속 규화물 또는 이들의 적층물들도 사용할 수 있다. 알루미늄 막이 패터닝된다(게이트 전극을 형성하기 위한 제 1 패터닝).
다음에는, 게이트 전극(103)에 대해 양극 산화를 수행하여 두께가 50 내지 200 ㎚(전형적으로, 100 내지 150㎚)인 산화막(104)을 형성한다. 산화막(104)은 게이트 전극을 보호하기 위한 것이다. 이 실시예에서, 양극 산화는 3% 주석산을 함유하는 에틸렌 글리콜 용액(이는 암모니아로 중화되는)에서 80V의 전압과 5 내지 6 mA의 형성 전류로 실행된다. 이렇게 해서 성형된 산화막은 두께가 약 100 ㎚ 정도된다.
그런 다음에는, 실리콘 질화막(105)(두께가 0 내지 200㎚, 전형적으로 25 내지 100㎚, 바람직하게는 50㎚인)과 SiOxNy로 표시되는 실리콘 산화질화물 또는 실리콘 산화막(106)(두께가 150 내지 300㎚, 전형적으로 200㎚인)을 포함하는 게이트 절연층이 형성된다. 이 실시예에서, 게이트 절연층은 산화막(104)을 포함한다.
게이트 절연막이 형성된 후, 주로 실리콘을 포함하는 비정질 실리콘막(107)이 게이트 절연막 상에 형성한다. 이 실시예에서, 비정질 실리콘막이 형성되지만 이는 한정되지 않는다. 비정질 실리콘막 대신에, 임의의 다른 화합물의 반도체 막(예를 들어, 게르마늄 함유 비정질 실리콘막, 등)도 사용될 수 있다.
이 실시예에서, 채널 에칭 하부 게이트형 구조가 형성되기 때문에, 비정질 실리콘막(107)은 두꺼워야 한다. 그 두께는 100 내지 600 ㎚(전형적으로 200 내지 300㎚, 바람직하게는 250㎚) 사이이다. 이 실시예에서, 막(107)의 두께는 200 ㎚이다. 이후에 설명하겠지만, 이 단계에서 형성될 비정질 실리콘막의 최적 두께는 발명의 TFT에 형성될 오프셋 영역과 LDD 영역에 따라 결정될 것이다.
이 실시예에서, 비정질 실리콘막(107)은 감압열(low pressure thermal) CVD에 의해 형성된다. 그러므로, 막 형성 단계 동안 탄소, 산호 및 질소의 불순물들의 농도가 철저하고 엄밀하게 제어하는 것이 바람직하다. 이 단계에서 형성되는 막에 이들 불순물들이 너무 많이 잔류하면 막으로부터 형성될 결정성 반도체 막의 결정화의 균일성에 일부 나쁜 영향들을 미치게 된다.
이 실시예에서, 불순물 농도는 탄소와 질소가 5 x 1018 atoms/㎤ 미만(전형적으로 5 x 1017 atoms/㎤ 이하)이고 산소가 1.5 x 1019 atoms/㎤ 미만(전형적으로, 1 x 1018 atoms/㎤ 이하)이 되도록 제어된다. 이러한 제어 하에서, TFT의 채널 형성 영역에서 최종적으로 되는 불순물의 농도는 규정된 범위 내에 있게 된다.
이 단계들의 결과로서, 도 1a의 구조가 얻어지고, 레이저빔들에 노출되어 비정질 실리콘막(107)이 결정화된다(도 1b).
레이저빔들로서 펄스 발진 엑시머 레이저가 사용될 수 있고, 여기 기체로서 KrF(248 ㎚), XeCl(308 ㎚), ArF(193 ㎚) 등이 사용될 수 있다. 엑시머 레이저 대신에 Nd:YAG 레이저 하모닉 등을 포함하는 임의의 다른 여러 가지 레이저빔들이 사용될 수도 있다.
이 실시예에서와 같이, 두꺼운 비정질 실리콘막들에 대해, 파장이 긴 레이저빔들을 사용하여 막들의 전체적인 결정화와 균일화를 용이하게 하는 것이 바람직하다. 또한, 레이저빔들에 노출하는 동안 50 내지 500 ℃ 사이의 범위에 있는 온도에서 기판을 부가적으로 가열시키는 것이 바람직하다. 사용될 레이저빔들의 파장 주기를 고려하여, 막의 광흡수 효율이 증가하도록 결정화되는 비정질 반도체 막의 두께를 제어하는 것이 또한 바람직하다.
이 실시예에서, 펄스 발진 XeCl 엑시머 레이저빔들이 광학계에서 선형 빔들로 전환되고, 기판의 한단에서 다른 단에 이르기까지 비정질 실리콘막(107)에 주사되어, 막(107)의 전체 표면이 레이저빔들로 어닐링된다.
이 단계에서, 발진 주파수는 30 ㎒이고 주사 속도는 2.4 ㎜/sec이고 레이저 에너지는 300 내지 400 mJ/㎠이고 기판은 후면으로부터 400 ℃로 가열된다. 이 단계의 결과로서, 결정성 반도체 막(이 실시예에서, 결정성 실리콘막)(108)이 형성된다.
비정질 실리콘막과 유리 기판의 열흡수가 서로 다르기 때문에, 비정질 실리콘막의 상면이 레이저빔들에 노출되는 경우에는 비정질 실리콘막이 강하게 가열될 수 있다. 이렇게 하면, 비정질 실리콘막은 유리 기판이 버틸 수 있는 온도(650 ℃ 정도)보다 더 높은 온도로 가열된다.
이 실시예에서 형성된 것과 같은 레이저빔들에 노출하여 결정화된 반도체 막들(여기서 "용융 결정화 막들"이라 불리는 유형의 반도체 막들)은 레이저 결정화에 특유의 입계 분포(입계들의 존재 분포)를 갖는다. 알려진 이차 에칭 기술을 통하여 막에서 입계들을 관찰하면, 막은 수십 ~ 수백 ㎚의 입(grain) 크기를 갖는 결정입들의 집합로 알려진 것으로부터, 막에 존재하는 결정입들(crystal grains)과 입계들(grain boundaries)이 명확하게 판별될 수 있다.
한편, 임의의 다른 결정화 수단을 통하여 결정화된 반도체 막들은 입계 분포의 방식에서 용융 결정화 막들과 분명히 다르다. 이는, 레이저빔들을 이용한(또는, 세기가 레이저빔들과 등가인 강한 광을 이용한) 결정화에서, 결정화되는 반도체층들이 한 번 용융되는 반면, 임의의 다른 수단에 의하여 결정화되는 반도체층들에서는, 입들이 고상 성장의 방식으로 성장하기 때문이다. 그러므로, 본 발명의 결정화 매커니즘은 임의의 다른 방식들의 것과 상이하다.
다음에, 15족에서 선택된 원소(전형적으로, 인, 비소 또는 안티몬)는 이온 주입(질량 분리를 사용)이나 이온 도핑(질량 분리를 사용하지 않음)을 통하여 결정성 반도체 막에 첨가된다. 이 실시예에서, 인이 결정성 실리콘막(108)에 첨가되는데, 막(108)의 표면으로부터 깊이가 30 내지 100 ㎚(전형적으로, 30 내지 50 ㎚)가 되는 지점에서 인의 농도가 1 x 1019 내지 3 x 1021 atoms/㎤(전형적으로, 1 x 1020 내지 1 x 1021 atoms/㎤ )가 되도록 제어한다.
이 실시예에서, 상기와 같은 방식으로 형성되어 인의 농도가 높은 영역(109)을 n+ 층(또는 제 1 도전층)이라고 한다. 이 도전층의 두께는 30 내지 100 ㎚(전형적으로, 30 내지 50 ㎚)가 되도록 한다. 이 경우, n+ 층(109)은 이후에 소스/드레인 전극들의 일부로서 작용할 것이다. 이 실시예에서, n+ 층은 30 ㎚의 두께를 갖도록 형성된다.
n+ 층(109)의 아래에 형성될 영역(110)은 인의 농도가 낮고, 이를 n- 층(또는 제 2 도전층)이라고 한다. 이 경우, n- 층(110)의 저항은 n+ 층(109)보다 높고 n- 층(110)은 나중에 전계 완화(field relaxation)를 위한 LDD 영역으로서 작용하게 된다. 이 실시예에서, n- 층(110)은 30 ㎚의 두께를 갖는다. n- 층(110)의 아래에 형성되는 진성 또는 실질적으로 진성 영역(120)을 i 층이라고 한다. i 층(120)에는 채널 형성 영역이 형성된다(도 1c).
인 첨가 단계에서, 막(108)의 깊이 방향의 인의 농도 프로파일은 매우 중요하다. 이에 대해서는 도 4를 이용하여 설명하기로 한다. 도 4에 도시된 농도 프로파일은 80 KeV의 가속 전압과 20 W의 RF 전력에서 이온 도핑을 통하여 수행된 포스핀(PH3)을 첨가한 예이다.
도 4에서, 401은 결정성 실리콘막이고 402는 막에 첨가된 인의 농도 프로파일이다. 농도 프로파일은 RF 전력과 첨가된 이온의 종류들, 가속 전압 등의 규정 조건들에 따라 결정된다.
예시된 경우에서, 농도 프로파일(402)의 피크는 n+ 층(403)의 내부나 n+ 층(403)의 계면 주위에 있고, 인의 농도는 결정성 실리콘막(401)의 더 깊은 부분으로 갈수록(즉, 게이트 절연막에 더 가까운 부분에 갈수록) 감소된다. 여기에서, 인의 농도는 막의 내부 전체를 통해 연속적으로 변하며, 따라서 n- 층(404)는 항상 n+ 층(403)의 아래에 형성된다.
n- 층(404)의 내부에도, 인의 농도는 연속으로 감소된다. 이 실시예에서, 인의 농도가 1 x 1019 atoms/㎤ 이상인 영역이 n+ 층(403)이고, 인의 농도가 5 x 1017 내지 1 x 1019 atoms/㎤인 영역은 n- 층(404)이다. 그러나, 층들(403 및 404) 사이에는 뚜렷한 경계가 없고, 상기의 인의 농도 범위는 이 층들에 대해 대략적인 기준값을 나타내는 것이다.
인의 농도가 크게 감소하는 영역과 이 영역 아래의 층은 진성 또는 실질적으로 진성 영역(i 층)(405)을 구성한다. 진성 영역은 불순물이 고의적으로 첨가되지 않는 영역이다. 실질적으로 진성 영역은 불순물 농도(이 실시예에서 인의 농도)가 실리콘 막의 스핀 밀도보다 높지 않은 영역, 또는 불순물의 농도가 1 x 1014 내지 1 x 1017 atoms/㎤이고 한가지 전도성을 나타내는 영역을 말한다.
이와 같은 형태의 진성 또는 실질적으로 진성 영역은 n- 층(404) 아래에 형성된다. 그러나 i 층(405)은 기본적으로 도전성이 채널 형성 영역과 같은 반도체층으로 이루어진다. 다시 말하면, 채널 형성 영역이 약한 n형 또는 p형이면, i 층도 채널 형성 영역과 같은 형의 도전성을 나타낸다.
상기한 바와 같이, n+ 층을 형성하기 위한 이온 주입 또는 이온 도핑으로 n+ 층 아래에 n- 층이 형성된다. 그러나, n+ 층은 종래의 막형성 방법에 따라 형성되면 이와 같은 구성을 얻을 수 없다. 이온 첨가 조건들이 적당하게 이루어진 경우, n+ 층과 n- 층의 두께는 제어하기 쉽게 형성된다.
특히, n- 층의 두께는 나중에 형성되는 LDD 영역의 두께가 되므로 매우 정확히 제어되어야 한다. 이온 첨가 조건들이 적당히 주어지는 이온 도핑 등에서 막의 깊이 방향의 이온 농도 프로파일이 정확하게 제어될 수 있으며, 나중에 형성되는 LDD 영역의 두께가 제어하기 쉬워진다. 본 발명에서, n- 층(110)의 두께는 30 내지 200 ㎚(전형적으로, 50 내지 150 ㎚)가 되게 제어된다.
도 4에 나타낸 농도 프로파일은 한 번의 도핑 단계에서 얻은 것이다. 이와는 별도로, 도핑 단계를 여러 번 반복하여 n+ 층(403)과 n- 층(404)의 두께들을 제어할 수도 있다. 예를 들면, n+ 층(403)이 형성될 비교적 얕은 위치에 농도 프로파일의 피크를 이루도록 다량 도핑하는 것이 이와 동시에 n- 층(404)이 형성될 비교적 깊은 위치에 농도 프로파일이 피크를 이루도록 소량 도핑하는 것과 조합될 수 있다.
상기와 같이 n+ 층(109)과 n- 층(110)이 형성되면, 레이저빔들에 다시 노출되어 첨가된 불순물(인)이 활성화된다(도 1d).
레이저 어닐링과는 별도로, 이를 위하여 램프 어닐링(강한 광을 조사)이나 퍼니스 어닐링(전기 퍼니스에서 가열)이 또한 사용가능하다. 그러나, 퍼니스 어닐링에서는 유리 기판의 열저항을 고려해야 한다.
이 실시예에서, 층들이 XeCL 엑시머 레이저빔들로 레이저 어닐링된다. 이를 위해서, 처리 조건들이 상기의 결정화 단계와 기본적으로 동일하게 된다. 그러나, 레이저 에너지는 200 내지 350 mJ/㎠(전형적으로, 250 내지 300 mJ/㎠)이다. 레이저 어닐링 중에는 기판을 그 후면으로부터 300 ℃로 가열하여 인 활성화를 가속화한다.
레이저 활성화 단계에서, 인 첨가 단계에서 손상된 결정성 실리콘막(108)을 복구할 수 있다. 이 단계에서, 이온 첨가 단계에서 이온 충돌에 의해 비정질화된 막(108)의 영역이 재결정화된다.
인 활성화 단계 다음에는, 결정성 실리콘막이 패터닝되어 섬형 반도체층(111)을 형성한다. 이 단계에서, 최종적으로 생성될 TFT에서 캐리어 이동 방향에 대하여 수직인 방향으로 막(111)의 길이(이 길이는 채널폭(W)에 해당된다)를 1 내지 30 ㎛(전형적으로, 10 내지 20 ㎛)가 되도록 제어한다. 이렇게 하여 2차 패터닝 단계가 수행된다(도 2a).
도면에는 나타나 있지 않지만, 노출된 게이트 절연층의 일부가 에칭되어 콘택홀(도 2c의 영역(118)에서)을 형성하고, 이를 통하여 게이트 전극(제 1 배선)과 다음 단계에서 만들어질 전극들(제 2 배선)이 서로 전기적으로 접속된다. 이로써, 3차 패터닝 단계가 수행된다.
다음에는, 도전성 금속막(도시되어 있지 않음)이 형성된 후에 패터닝되어 소스 전극(112)과 드레인 전극(113)을 만든다. 이 실시예에서, Ti(50 ㎚)/Al(200 내지 300 ㎚)/Ti(50 ㎚)의 삼중 적층막이 형성된다. 이 단계에서, 전극들(112,113)을 게이트 전극과 전기적으로 접속시키기 위한 배선이 형성된다. 이렇게 하여 4차 패터닝 단계가 수행된다(도 2b).
이후에 다시 언급되는 바와 같이, 게이트 전극(103) 바로 위, 또는 소스 전극(112)과 드레인 전극(113)의 사이에 샌드위치되는 영역(114)(이 영역(114)은 "채널 에칭 영역"이라 불리며, 그 길이는 C1으로 표현됨)의 길이는 채널 형성 영역과 나중에 형성될 오프셋 영역의 길이를 결정할 것이다. 길이 C1은 2 내지 20 ㎛(전형적으로, 5 내지 10 ㎛)의 범위에 있다. 이 실시예에서, C1 = 4 ㎛이다.
다음으로, 섬형 반도체층(111)이 소스 전극(112)과 드레인 전극(113)을 마스크로 사용하여 자기 정합적으로 건식 에칭된다. 이 단계에서, 채널 에칭 영역(114)만이 에칭된다(도 2c).
이 에칭 단계에서, n+ 층(109)과 n- 층(110)이 완전히 제거되지만 진성 또는 실질적으로 진성 영역(i 층)만은 제거되지 않고 에칭되지 않은 채로 남는다. 본 발명에서, 두께가 10 내지 100 ㎚(전형적으로, 10 내지 75 ㎚, 바람직하게는 15 내지 45 ㎚)인 반도체층만이 이 에칭 단계에서 에칭되지 않은 상태로 남는다. 이 실시예에서, 두께가 30 ㎚인 반도체층이 이 단계에서 에칭되지 않고 남는다.
섬형 반도체층(111)이 (채널 에칭 단계에서) 에칭된 후, 그 상부에 실리콘 산화막 또는 실리콘 질화막의 보호막(115)이 형성되어 도 2c에 나타낸 구조를 갖는 역스태그형 TFT를 얻는다.
이 조건에서, 게이트 전극(103)의 바로 위에 위치하고 채널 에칭된 섬형 반도체층(111)의 영역이 채널 형성 영역(116)이다. 이 실시예의 구성에서, 게이트 전극의 폭은 채널 형성 영역의 길이에 해당하고, L1으로 나타낸 길이는 채널 길이이다. 게이트 전극(103)의 가장자리들의 외측에 위치한 영역(117)은 게이트 전극(103)의 전계 외부이며, 오프셋 영역이다. 영역들(117)의 길이는 X1로 나타낸다.
이 실시예에서, 게이트 전극(103)의 선폭(이는 L1에 대응한다) 100 ㎚ 두께의 산화막을 형성하는 양극 산화 감량을 고려하여 약 2.8 ㎛이고, 채널 에칭 영역(114)의 길이(C1)는 4 ㎛이다. 그러므로, 각 오프셋 영역의 길이(X1)는 약 0.6 ㎛이다.
드레인 영역(드레인 전극(113)과 접하는 반도체층)의 확대도가 도 3에 나와있다. 도 3에서, 103은 게이트 전극이고, 301은 채널 형성 영역이고, 302는 n+ 층(소스 또는 드레인 전극)이고, 303 및 304는 두께가 서로 다른 오프셋 영역들이고, 305는 n- 층(LDD 영역)이다.
도면에는 나와 있지 않지만, 소스 영역(소스 전극(112)과 접하는 반도체층)은 상기와 동일한 구조를 갖는다.
TFT 구조가 도 3에 그래프로 도시되어 있는데, 여기서 구조를 구성하는 영역들의 두께들 사이의 관계에 유의해야 한다. 본 발명의 가장 바람직한 구성에서, 구성 영역들은 두께가 n+ 층(302) < n- 층(305) < 오프셋 영역(i 층)(304)인 조건을 만족한다.
이는, n+ 층(302)이 전극으로만 역할을 하고 두께가 얇기 때문이다. 한편, n- 층(305)과 오프셋 영역(304)은 유효 필드 이완에 충분한 정도로 두껍게 형성되어야 한다.
이 실시예의 구성에서, 두 개의 오프셋 영역들(303,304)이 각각 두께가 다르고, LDD 영역(305)은 채널 형성 영역(301)과 n+ 영역(302) 사이에 존재한다. 여기에서, 영역(303)은 동일 평면 방향의 오프셋 영역으로서 마스크 정합에 의해 형성되어 마스크 오프셋 영역이라고 한다.
영역(304)은 막의 두께 방향의 오프셋 영역이며, i 층의 두께에 상응하는 두께를 갖는다. 이를 두께 오프셋 영역이라고 한다. 두께 오프셋 영역(304)의 두께는 100 내지 300 ㎚(전형적으로, 150 내지 200 ㎚)이다. 그러나, 채널 형성 영역의 두께보다는 두꺼워야 한다. 만약 그 두께가 채널 형성 영역의 두께보다 작다며, 두께 오프셋 영역(304)은 우수한 오프셋 능력을 갖지 못할 수 있다.
본 발명자들은 HRD(고저항 드레인) 구조로서 오프셋 +LDD를 포함하는 형태의 구조를 일반적인 LDD 구조들과 차별화한다. 이 실시예에서, HRD 구조는 마스크 오프셋 + 두께 오프셋 + LDD를 포함하는 삼단 구조이다.
이 경우, LDD 영역(305)은 두께와 내부의 불순물 농도에 의해 제어되므로 재현성이 높고 균일한 특성들의 장점을 갖는다. 이와 대조적으로, 종래의 패터닝에 의해 형성된 LDD 영역은 종래의 기술과 관련하여 상기에서 설명한 바와 같이 패터닝 오차에 의한 불균일한 특성들을 갖는 문제가 있다.
패터닝에 의해 제어되는 마스크 오프셋 영역(303)의 길이(X1)는 패터닝 오차와 유리 수축 오차의 영향을 받는다. 그러나, 영역(303) 다음에는 두께 오프셋 영역(304)과 LDD 영역(305)이 형성되므로 영역(303)의 길이에 대한 오차의 영향이 감소되어 영역(303)의 특성 변동(fluctuation)이 감소될 수 있다.
마스크 오프셋 영역(303)의 길이(X1)는 (C1 - L1)/2로 나타낼 수 있으며, 여기서, L1은 채널 길이이고 C1은 채널 에칭 영역의 길이이다). 따라서, 소스/드레인 전극들의 형성을 위한 패터닝 단계에서 원하는 오프셋 길이(X1)를 얻을 수 있다. 이 실시예의 구성에서, 오프셋 길이 X1는 0.3 내지 3 ㎛(전형적으로, 1 내지 2 ㎛)이다.
활성층들(섬형 반도체층들)로서 종래의 비정형 실리콘막들을 갖는 TFT의 종래 기술로는 도 2c에 도시된 구조를 갖는 역스태그형 TFT가 실현될 수 없다. 이는, 비정형 실리콘막을 포함하는 TFT의 경우, 소스/드레인 전극들이 게이트 전극과 중첩되지 않으므로 캐리어(전자 또는 정공) 이동도가 매우 낮기 때문이다.
비정형 실리콘막을 포함하는 TFT에서 소스/드레인 전극들이 게이트 전극과 중첩되게 구성하였다 하더라도, 이러한 TFT의 이동도(전계 효과 이동도)가 기껏해야 1 내지 10 ㎠/Vs 정도가 된다. 이와 반대로, 비정질 실리콘막을 포함하는 TFT가 본 발명의 제 1 실시예와 같이 구성되는 경우, 스위칭 장치들로 가능하기에는 이동도가 너무 낮다.
이러한 종래의 TFT와는 반대로, 본 발명에 TFT는 활성층들로서 결정성 실리콘막들을 포함하고, 내부의 캐리어 이동도가 매우 높다. 그러므로, 이 실시예의 구조를 가지면 만족스럽게 높은 캐리어 이동도를 얻을 수 있다. 다시 말하면, 활성층들로서 결정 구조를 갖는 반도체 막들을 이용하면 이 실시예의 TFT 구조를 실현할 수 있다.
이 실시예의 역스태그형 TFT가 HRD 구조를 가지기 때문에, 충돌 이온화에 의해 핫 캐리어 주입에 대한 높은 저항으로 높은 신뢰성을 갖는다. 또한, 이 실시예의 TFT에서, LDD 영역은 적절한 제어하에 형성되므로 다른 영역들을 지배한다. 그러므로 TFT의 특성들이 거의 변하지 않는다.
따라서, 이 실시예의 구조는 높은 전압 저항이 필요하지만 동작 이동도가 빠르지 않은 TFT에 적합하다.
이 실시예의 공정에서 알 수 있는 바와 같이, 도 2c의 구조를 갖는 역스태그형 TFT의 제조에 오직 4개의 마스크들만이 사용된다. 종래의 채널 스톱형 TFT가 6개의 마스크들을 필요로 하는 것과 비교하면, 이 실시예의 구조가 역스태그형 TFT의 작업 처리량과 생산성을 크게 개선시키다는 것을 의미한다.
상기에서와 같이, 이 실시예의 구조를 이용하면 신뢰도가 높고 대량 생산에 있어서 생산성이 높은 하부 게이트형 TFT를 얻을 수 있다.
이 실시예의 공정에 따라 제조되는 하부 게이트형 TFT(N-채널형 TFT)는 이동도가 10 내지 150 ㎠/Vs(전형적으로, 60 내지 120 ㎠/Vs)이고 임계 전압이 1 내지 4 V이다.
[실시예 2]
이후, 실시예 1과 다른 본 발명의 또 다른 실시예를 설명하기로 한다. 실시예 2에서 TFT를 제조하기 위한 기본 공정은 실시예 1과 동일하다. 실시예 2와 실시예 1의 차이점은 다음과 같다.
먼저, 실시예 1의 공정에 따라서 도 5a의 구조를 준비한다. 이 구조와 실시예 1의 구조의 차이는 소스 전극(501)과 드레인 전극(502) 사이에 형성되는 채널 에칭 영역(500)의 길이가 C2라는 점이다. 여기서, C2는 게이트 전극의 폭보다 좁고 2 내지 9 ㎛(전형적으로, 2 내지 4 ㎛)이다. 특히, 이 실시예는 게이트 전극이 소스/드레인 전극들과 중첩하는 것을 특징으로 한다.
도 5a의 구조는 실시예 1과 같이 채널 에칭 단계를 거친 후에 보호막들로 코팅된다. 이렇게 해서 도 5b의 구조를 만든다. 여기서, 영역(503)은 채널 형성 영역이고, 채널 길이는 L2(= C2)로 나타낸다. 마스크들을 적당히 설계하여, 중첩 영역들의 길이(Y2)이후, "마스크 중첩 영역들"이라 함)가 (E - L2)/2가 되도록 제어하며, 여기서, E는 게이트 전극의 폭이다.
도 5c는 드레인 영역의 확대도로서, TFT가 구동되는 동안 캐리어들이 채널 형성 영역(503)(두께: 50 ㎚), 마스크 중첩 영역(504)(두께: 160 ㎚), 및 LDD 영역(505)(두께: 50 ㎚)을 통과하고 n+ 층(506)(두께: 40 ㎚)과 드레인 전극(502)에 도달한다.
이 구조에서, 게이트 전극의 전계가 마스크 중첩 영역(504)을 커버하지만, LDD 영역(505) 쪽으로는 감쇄된다. 그러므로, 영역(504)은 LDD 영역과 실질적으로 같은 역할을 한다. 물론, LDD 영역(505)과 가장 근접한 영역(504)에는 전계의 영향이 미치지 않으므로, 이는 또한 오프셋 (두께 오프셋) 영역으로도 작용한다.
이 실시예에서, 마스크 중첩 영역을 갖는 HRD 구조는 실질적인 LDD + 두께 오프셋 + 불순물 희박 LDD 영역이 중첩된 구조로 이루어진다. 마스크 중첩 영역(504)이 얇은 HRD 구조에서, LDD 영역은 실질적으로 LDD + 불순물 희박 LDD 영역이 중첩된 구조로 이루어질 수 있다.
이 실시예의 구조에서, 중첩 영역(504)과 LDD 영역(505) 각각은 잘 제어되어 제어된 두께를 갖는다. 그러므로, 이 구조를 갖는 TFT의 특성들은 거의 변하지 않는다. 각 중첩 영역의 길이(Y2)는 패터닝 오차를 포함할 수도 있다. 그러나, 중첩 LDD, 두께 오프셋, 불순물 희박 LDD가 패터닝 오차에 의해 영향을 받지 않기 때문에 Y2의 길이 오차는 TFT의 특성들에 나쁜 영향을 거의 미치지 않는다.
이 실시예의 구조는 오프셋 성분이 감소되고 빠른 동작 이동도에 필요한 TFT 회로들에 적당하다.
이 실시예의 구조가 갖는 다른 장점은 충돌 이온화에 의해 채널 형성 영역에 축적된 소수 캐리어들이 기판의 플로테이션(floatation)없이 소스 전극으로 빠른 속도로 이동할 수 있다는 것이다. 그러므로, 이 실시예의 구조를 사용하면 동작이 빠르고 높은 전압 저항을 갖는 TFT를 실현시킬 수 있다.
[실시예 3]
이후, 실시예 1과 실시예 2와 다른 본 발명의 또 다른 실시예를 설명하기로 한다. 실시예 3에서 TFT를 제조하기 위한 기본 공정은 실시예 1과 동일하다. 실시예 3과 실시예 1의 차이점은 다음과 같다.
먼저, 실시예 1의 공정에 따라서 도 6a의 구조를 만든다. 이 구조와 실시예 1의 구조의 차이는 소스 전극(601)과 드레인 전극(602) 사이에 형성되는 채널 에칭 영역(600)의 길이가 C3라는 점이다. 여기서, C3는 게이트 전극의 폭과 같고 1 내지 10 ㎛(전형적으로, 3 내지 5 ㎛)이다.
도 6a의 구조는 실시예 1과 같이 채널 에칭 단계를 거친 후에 보호막들로 코팅된다. 이렇게 해서 도 6b의 구조를 만든다. 여기서, 영역(603)은 채널 형성 영역이고, 채널 길이는 L3(= C3)로 나타낸다.
도 6c는 드레인 영역의 확대도로서, TFT가 구동되는 동안 캐리어가 채널 형성 영역(603)(두께: 100 ㎚), 마스크 오프셋 영역(604)(두께: 150 ㎚), LDD 영역(605)(두께: 100 ㎚)를 통과하고 n+ 층(606)(두께: 50 ㎚)과 드레인 전극(602)에 도달한다. 이 실시예에서, HRD 구조는 오프셋 + LDD의 2단 구조를 갖는다.
이 실시예의 구조에서, 두께 오프셋 영역(604)과 LDD 영역(605)이 각각이 잘 제어되어 제어된 두께를 갖는다. 그러므로, 이 구조를 갖는 TFT의 특성들은 거의 변하지 않는다. 또한, 이 구조를 갖는 TFT의 전압 저항은 높게 나타난다.
[실시예 4]
이후, 실시예 1 내지 3과 다른 본 발명의 또 다른 실시예를 설명하기로 한다. 실시예 4에서 TFT를 제조하기 위한 기본 공정은 실시예 1과 동일하다. 실시예 4와 실시예 1의 차이점은 다음과 같다.
먼저, 실시예 1의 공정에 따라서 도 7a의 구조를 만든다. 이 구조와 실시예 1의 구조의 차이는 소스 전극(701)이나 드레인 전극(702) 중의 어느 하나가 게이트 전극과 중첩하고 나머지 하나는 게이트 전극과 중첩하지 않는다는 점이다.
이 실시예에서, 채널 에칭 영역(700)의 길이는 C4이고 1 내지 10 ㎛(전형적으로, 3 내지 6 ㎛)이다.
도 7a의 구조는 실시예 1과 같이 채널 에칭 단계를 거친 후에 보호막들로 코팅된다. 이렇게 해서 도 7b의 구조를 만든다. 여기서, 영역(703)은 채널 형성 영역이고, 채널 길이는 L4(= C4)로 나타낸다.
여기서, X4는 마스크 오프셋 영역(704)의 길이를 나타낸다. X4의 임계치는 실시예 1과 같고, 마스크 중첩 영역(705)의 길이의 임계치는 실시예 2와 같다.
이 실시예의 구조는 실시예 1의 HRD 구조와 실시예 2의 HRD 구조(또는 LDD 구조)를 결합한 것이다. 이 구조의 세부 사항은 실시예 1과 실시예 2를 참조한다.
이 실시예에서, 소스 영역은 실시예 2의 HRD 구조(또는 LDD 구조)를 가지고 드레인 영역은 실시예 1의 HRD 구조를 갖는 것이 바람직하다.
전계 농도는 드레인 영역에 인접한 채널 에지(접합부)에서 크다. 그러므로, 예를 들면, 이 실시예에서 드레인 영역이 실시예 1에서와 같은 저항 성분이 풍부한 HRD 구조를 갖는 것이 바람직하다. 이와 반대로, 이 실시예에서 소스 영역은 이렇게 높은 전압 저항을 가질 필요가 없다. 소스 영역에는 실시예 2와 같은 저항 성분이 빈약한 HRD(또는 LDD) 구조가 적합하다.
이 실시예에서, 소스/드레인 영역들 중의 어느 하나가 실시예 2의 구조와 결합된다. 제조자들은 실시예 1 내지 3과 같은 HRD 구조와 LDD 구조들 중에서 적절히 선택하여 여러 가지 형태의 소스/드레인 영역들을 구성하고 이렇게 해서 만든 소스/드레인 영역들을 포함하는 TFT 회로들의 최적 구조들을 설계하고 만들 수 있다. 이 경우, 32 = 9 가지의 다양한 패턴들을 얻을 수 있다.
[실시예 5]
이후, 도 8을 참조하여 실시예 1 내지 실시예 4 중 임의의 구성을 갖는 하부 게이트형 TFT를 포함하는 CMOS 회로(인버터 회로)의 구성을 설명하기로 한다. CMOS 회로는 상보적으로 형성되고 하나의 기판 상에 결합되어 있는 N 채널형 TFT와 P 채널형 TFT를 포함한다.
도 8에 도시되어 있는 CMOS 회로는 실시예 4의 구조를 포함하고, 801은 P 채널형 TFT의 소스 전극이고, 802는 N 채널형 TFT의 소스 전극이고, 803은 N/P TFT 모두에 대한 드레인 전극이다.
N 채널형 TFT는 모두 실시예 1의 공정에 따라 형성된 n+ 층들(804,805)과 n- 층들(806,807)을 포함한다. 한편, P 채널형 TFT는 p++ 층(808)(809)과 p- 층들(810,811)을 포함한다.
하나의 기판 상부에 CMOS 회로를 형성하는 것은 매우 쉽다. 본 발명의 경우, 도 2a의 구조를 실시예 1의 공정에 따라 먼저 준비한다.
N/P형과는 무관하게, 15족에서 선택된 원소를 이 구조의 전체 표면에 첨가한다. 이 구조에서 P 채널형 TFT를 만들기 위해서는, N 채널형 TFT가 될 영역을 레지스트 마스크 등으로 마스킹하고 13족에서 선택된 원소(전형적으로, 붕산, 인듐 또는 갈륨)를 첨가한다.
이 실시예에서는 P 채널형 TFT를 제조하기 위해 붕산이 첨가된다. 이 경우, 붕산의 양은 인의 농도보다 높게 하여 원하는 영역의 도전형이 역전되도록 해야 한다. n+ 층과 n- 층을 모두 p++ 층과 p- 층으로 완전히 변환시키기 위해서는, 붕산 첨가물의 농도 프로파일을 제어하여 붕산 깊이가 인 깊이보다 크게 해야한다.
따라서, 막에서 붕산의 농도 프로파일은 도 9와 같게 된다. 도 9에서, 900은 반도체 막이고, 901은 붕산을 첨가하기 전의 인의 농도 프로파일이고, 902는 붕산을 첨가한 후의 붕산의 농도 프로파일이고, 903은 p++ 층이고, 904는 p- 층이고, 905는 i 층이다.
이 경우, p++ 층은 두께가 10 내지 150 ㎚(전형적으로, 50 내지 100 ㎚)이고 p++ 층에서의 붕산 농도는 3 x 1019 내지 1 x 1022 atoms/㎤이 되도록 제어되지만, 전형적으로 3 x 1019 내지 3 x 1021 atoms/㎤이다.
한편, p- 층은 두께가 30 내지 300 ㎚(전형적으로, 100 내지 200 ㎚)이고 p- 층에서의 붕산 농도는 5 x 1017 내지 3 x 1019 atoms/㎤이 되도록 제어된다. 그러나, P 채널형 TFT가 본래 내구성이 크기 때문에 LDD 영역의 p- 층의 형성이 항상 필요한 것은 아니다. p- 층(904)의 두께가 특별하게 규정되는 이유는, p- 층이 붕산의 농도 프로파일을 연속적으로 변화시키는 붕산 첨가를 위한 이온 주입시에 항상 형성되기 때문이다.
이 실시예에서, N 채널형 TFT와 P 채널형 TFT는 모두 그들의 소스 영역들에 실시예 2의 HRD 구조(중첩 영역들을 포함)를 가지고, 그들의 드레인 영역들에는 실시예 1의 HRD 구조(마스크 오프셋 영역들을 포함)를 갖는다.
따라서, 도 8의 상측도에서 명확히 알 수 있는 바와 같이, P 채널형 TFT에서 소스 영역은 길이가 Yi인 중첩 영역을 갖고 드레인 영역은 길이가 Xi인 마스크 오프셋 영역을 갖는다. 한편, N 채널형 TFT에서 소스 영역은 길이가 Yj인 중첩 영역을 갖고 드레인 영역은 길이가 Xj인 마스크 오프셋 영역을 갖는다.
이 경우, 길이 Xi, Xj, Yi, Yj는 마스크 디자인에 따라서 자유롭게 변화시킬 수 있다. 따라서, 이들 길이를 각각 회로 구성의 필요에 따라 적당하게 결정할 수 있으며, N 채널형 TFT와 P 채널형 TFT에서 길이를 항상 통일시킬 필요는 없다.
도시된 바와 같은 구조를 갖는 CMOS 회로에서, 공통 드레인이 되는 영역의 전압 저항은 높다. 그러므로, 도시된 바와 같은 형태의 구조는 작동 전압이 높은 회로들을 구성하는 데에 유용하다.
도 8은 실시예 1 내지 4에 따른 TFT를 포함하는 CMOS 회로의 구성을 나타낸다. 물론, 도시되어 있는 구성과 다른 임의의 결합 형태도 가능하다. 한 개의 TFT에 대하여 아홉 가지의 결합 형태들이 가능하다. 그러므로, 한 개의 CMOS 회로의 구성을 패터닝하는 데에 92 = 81 가지의 변형 또는 개조를 할 수 있다. 이 중에서, 가장 최적의 결합 형태를 취하여 회로의 특성에 따라 채용할 수 있다.
이 실시예에서 설명한 바와 같이, 본 발명은 P 채널형 TFT에 쉽게 적용시킬 수 있다. 이 경우, 발명의 하부 게이트형 TFT(P 채널형 TFT)가 10 내지 100 ㎠/Vs (전형적으로, 50 내지 100 ㎠/Vs)의 이동도와 -1.5 내지 -5 V의 임계 전압을 구현한다.
[실시예 6]
이후, 본 발명의 TFT의 임계 전압을 제어하는 수단의 일 실시예를 설명하기로 한다.
임계 전압 제어를 위해서, 13족에서 선택된 원소(전형적으로, 붕산, 인듐, 갈륨)나 15족에서 선택된 원소(전형적으로, 인, 비소, 안티몬)를 채널 형성 영역에 첨가한다. 이 기술을 채널 도핑이라고 한다.
채널 도핑 기술은 본 발명에서 효과적으로 사용되며 이를 위해서 간단히 다음의 두 가지 방법을 사용하는 것이 바람직하다.
첫 번째 방법은 임계 전압 제어를 위한 불순물(예: 디보란, 포스핀 등)을 함유하는 기체를 비정질 실리콘막을 위해 형성 막 기체에 첨가하는 것을 포함한다. 이 방법에서, 형성된 막은 미리 정해진 양의 불순물을 함유한다, 이 방법은 불순물 첨가를 위한 임의의 부가 단계를 필요로 하지 않는다. 그러나, 이 방법에서는 N형 TFT와 P형 TFT의 불순물 농도가 서로 같다. 그러므로, 이 방법은 N형 TFT와 P형 TFT의 불순물 농도가 서로 다른 경우에는 사용할 수 없다.
두 번째 방법은 도 2c와 같은 (채널 형성 영역을 형성하기 위한) 채널 에칭 단계 이후에 소스/드레인 전극들을 마스크로 사용하여 채널 형성 영역(또는 채널 형성 영역과 마스크 오프셋 영역)에 선택적으로 불순물을 첨가하는 단계를 포함한다.
이를 위하여, 이온 주입, 이온 도핑, 플라스마 처리, (기체 분위기로부터 불순물 확산을 위한) 기체상 첨가, (고체막으로부터 불순물 확산을 위한) 고체상 첨가 등과 같은 방법이 가능하다. 채널 형성 영역이 얇기 때문에, 영역에 손상을 입히지 않는 기체상 첨가나 고체상 첨가 등을 이용하는 것이 바람직하다.
이온 주입에서, 보호막을 이용하여 TFT의 전체 표면을 커버하는 것이 바람직하며, 채널 형성 영역이 손상되는 것을 방지한다.
불순물이 막에 첨가된 후에, 레이저 어닐링, 램프 어닐링, 퍼니스 어닐링 또는 이들을 병용하여 활성화시킨다. 이 단계에서, 채널 형성 영역의 손상이 거의 완전히 복구된다.
이 실시예에서, 채널 형성 영역에 첨가되는 임계 전압 제어를 위한 불순물 농도는 1 x 1015 내지 5 x 1018 atoms/㎤(전형적으로, 1 x 1015 내지 5 x 1017 atoms/㎤)이다.
이 실시예가 적용된 발명의 N 채널형 TFT의 임계 전압은 1.5 내지 3.5 V이다. 그리고 동일하게 이 실시예가 적용된 P 채널형 TFT의 임계 전압은 -1.5 내지 -3.5 V이다.
이 실시예의 구성은 실시예 1 내지 5의 임의의 구성과 결합될 수 있다. 실시예 5의 CMOS 회로와 결합되는 경우, N형 TFT와 P형 TFT에서 불순물의 종류와 농도를 변화시킬 수 있다.
[실시예 7]
도 2c의 구조는 섬형 반도체층을 전체적으로 둘러싸는 소스 전극(112)과 드레인 전극(113)을 구비한다. 이 실시예는 도 2c의 구조와 부분적으로 다른 구조를 제공한다.
도 10a의 구조는 도 2c의 구조와는 기본적으로 같지만 부분적으로는 상이하다. 도 10a의 구조는 소스 전극(11)의 형태와 드레인 전극(12)의 형태가 도 2c와는 다른 것을 특징으로 한다. 특히, 도 10a의 구조에서, 소스 전극(11)과 드레인 전극(12)은 간격 "a"를 가지고 부분적으로 섬형 반도체 층의 내부(엄격히 말하자면, 소스/드레인 영역 내부)에 형성된다.
13으로 나타내는 영역은 채널 형성 영역(14)과 두께가 같고 폭이 간격 "a"와 같다. 도면에 도시되어 있지만, 간격 "a"는 1 내지 300 ㎛(전형적으로, 10 내지 200 ㎛)이다.
이 실시예의 구조를 제조하기 위한 공정을 이용하여 이 실시예의 특징을 설명하면 다음과 같다. 도 10b에 나타낸 바와 같이, 소스 전극(11)과 드레인 전극(12)이 여기에 형성된다. 이 때, 섬형 반도체층(15)의 에지(16)가 외부로 노출된다.
도 10b의 구조는 채널 에칭 단계에서 소스 전극(11)과 드레인 전극(12)을 마스크로 사용하여 섬형 반도체층(15)이 자기 정렬로 에칭된다. 이 때, 에지(16)도 에칭된다.
에칭의 결과로서, 도 10a의 구조가 얻어진다. 이렇게 해서 얻은 구조에서, 에지(16)의 두께는 채널 형성 영역(14)의 두께와 같다.
이 실시예에서, 섬형 반도체층의 돌출부들(13)이 다음의 두 가지 이유에 따라 형성된다.
(1) 돌출부들은 채널 에칭 단계에서 에칭 모니터링용으로 사용된다.
(2) 보호막과 층간 절연막을 형성하기 위한 다음 단계에서, 돌출부들은 섬형 반도체층의 높이 때문에 생기는 피복 오차를 줄이는 데에 유용하다.
에칭 모니터링을 위해서, 생산될 제품의 샘플을 만들어서 돌출부에서 채널 형성 영역의 에칭 정도를 검사한다.
이 실시예의 구조는 실시예 1 내지 6의 구조와 결합될 수 있다.
[실시예 8]
도 11a 내지 11c를 이용하여 실시예 5의 CMOS 회로(인버터 회로)의 회로 구성의 일 실시예를 설명하기로 한다.
도 11a는 도 8과 같은 구조를 갖는 CMOS 회로를 도시한 것이다. CMOS 회로는 전극(20)과, N형 TFT 반도체층(21)과, P형 TFT 반도체층(22)과, N형 TFT 소스 전극(23)과, P형 TFT 소스 전극(24)과, 공통 드레인 전극(25)으로 구성된다.
단자들 a, b, c, d는 도 11c에 도시한 인버터 회로의 단자들 a, b, c, d와 각각 대응된다.
도 11b는 CMOS 회로의 변형으로서, N형 TFT와 P형 TFT에 대하여 드레인 영역의 한 개의 동일한 반도체층이 형성된다. 도 11b의 참조 번호는 도 11a와 대응된다.
도 11b의 구조에서, 모든 TFT를 매우 높은 밀도로 형성할 수 있다. 그러므로, 이 구조는 대형의 집적 회로를 제조하는 데에 유용하다. 여기서, 공통의 반도체층이 PN 접합을 형성하지만 문제가 되지 않는다.
[실시예 9]
실시예 1에서, 비정질 실리콘막이 용융 결정화를 위한 레이저광, 특히 펄스 발진 엑시머 레이저광에 노출되어 결정화된다. 여기서, 레이저광 또는 세기가 레이저광에 등가인 강한 광을 이용하여 유리 기판을 변형시키지 않고도 비정질 실리콘막을 고상 결정 성장을 통하여 결정화시킬 수 있다.
강한 광 또는 레이저광을 발생시키는 광원으로서 할로겐 램프와 같은 IR 램프나, Ar 레이저와 같은 연속 발진 레이저가 이용된다. IR 램프나 연속 발진 레이저를 사용하는 RTA(rapid thermal annealing)는 비정질 실리콘막을 수초 내지 수십초 동안 가열시켜서 결정화하므로 작업 처리량을 크게 개선할 수 있다.
비정질 반도체(예: 실리콘)막을 IR 램프의 광이나 연속 발진 레이저광에 노출하면, 막에 의해 흡수된 광이 열로 바뀌어서 발생된 열이 막에 작용하여 결정핵을 형성한다. 이 막에서, 결정핵이 고체상으로 성장하여 막이 결정성 반도체 막이 된다.
할로겐 램프(피크 파장: 1.15 ㎛, 파장 범위: 0.4 내지 4 ㎛)를 사용하는 경우, 가열 시간은 10초 내지 60초이고, 보통은 15초 내지 30초이다. 여기에서, 비정질 반도체 막은 700 내지 1000 ℃로 가열된다. 이 경우, 반도체 막 전체가 700 내지 1000 ℃로 가열되어도, 유리 기판이 IR광을 흡수하지 않고 노출 시간이 짧기 때문에 하부의 유리 기판이 형상 변형점(650 내지 700) 이상으로 가열되지 않는다.
비정질 반도체 막이 IR 램프나 연속 발진 레이저광에 의해 결정화된 후에 얻어진 결정성 반도체 막을 레이저광으로 더 어닐링하여 막의 결정화도를 증가시키는 것이 바람직하다. 이 경우, 레이저광으로 어닐링하여 막에 첨가된 불순물을 활성화시킬 수 있다.
반도체 막을 결정화시키기 위하여 사용되는 이 실시예의 RTA 기술은 다른 실시예와 결합하여 수행할 수 있다.
[실시예 10]
이후, 실시예 1의 기본 공정을 참조하여 한 개의 기판 상에 집적된 구동 회로(주변 구동 회로)와 픽셀 매트릭스 회로로 구성되는 활성 매트릭스형 디스플레이 장치의 제조를 설명하기로 한다.
이 실시예에서, 구동 회로의 기본 구성은 (도 11b에 도시한 형태의) CMOS 회로로 구성된다. 구동 회로와는 별도로, D/A 변환기 회로, 메모리 회로, γ-보정 회로 등의 다른 정보 처리 회로들(이들은 구동 회로와 차별화된 것으로서 "논리 회로"라 함)도 본 발명의 TFT로 구성될 수 있다. 이들 논리 회로에 있어서, CMOS 회로는 기본 회로이다.
멀티 게이트 TFT가 픽셀 매트릭스 회로로서 사용할 수 있다. 이 실시예에서는 픽셀 매트릭스 회로용 이중 게이트 구조가 사용되지만 한정적인 것은 아니다. 이와는 별도로, 단일 게이트 구조나 삼중 게이트 구조도 사용할 수 있다.
실시예 1의 공정에 따라서, 레이저 조사를 통하여 비정질 실리콘막을 결정화하여 도 1b의 구조를 형성하였다. 이렇게 하여 도 12a의 구조를 얻는다.
도 12a에서, 30은 유리 기판이고, 31은 하부코팅막이고, 32는 CMOS 회로가 될 PTFT 게이트 전극이고, 33은 NTFT 게이트 전극이다. 여기서, 34와 35는 픽셀 TFT 게이트 전극으로서, 도면에 나와 있지는 않는 위치에서 서로 접속되어 있다. 게이트 전극(32 내지 35)용 물질로는 알루미늄막(2 wt.% Sc 함유)이 사용된다. 게이트 전극들이 열적으로나 물리적으로 손상되는 것을 방지하기 위하여, CMOS 회로의 게이트 전극(32)(33) 주위에 음극 산화를 통하여 알루미늄 산화막(3000)(3001)을 형성하고, 픽셀 TFT 게이트 전극(34)(35)도 음극 산화를 통하여 형성된 알루미늄 산화막(3002)으로 피복된다. 산화막(3001)(3002)은 실시예 1과 동일한 방식으로 형성된다.
게이트 전극의 물질로서 알루미늄 대신에 금속 규화물과 티타늄, 크롬 등과 같은 다른 금속을 사용할 수도 있다. 가령, 음극 산화를 할 수 있는 도전막으로서 탄탈(Ta)과 질화 탄탈(TaN)로 이루어진 적층막이나, 탄탈의 간단한 물질막을 이용할 수 있다. 이와 같은 형태의 전극 표면에는 음극 산화를 통하여 Ta2O5의 산화막을 형성한다. 탄탈(Ta)과 질화 탄탈(TaN)의 적층막은 알루미늄막보다 열저항이 크기 때문에 산화막을 음극 산화를 통하여 형성하지 않고 본 발명의 공정에 따라 직접 처리할 수 있다.
산화막(3000 내지 3002)의 상부에는 실리콘 질화막(36)과 실리콘 산화질화막(37)이 형성된다. 실리콘 산화질화막(37) 대신에 실리콘 산화막을 형성할 수도 있다. 픽셀 TFT와 CMOS 회로에서, 산화막(3000 내지 3002)의 상부에 형성된 실리콘 질화막(36)과 실리콘 산화질화막(37)의 적층물이 게이트 절연층으로서 작용한다.
실리콘 산화질화막(37)의 상부에는 실시예 1에서와 같이 레이저 결정화를 통화여 결정성 실리콘막(3003)을 형성한다.
다음에는, 도 12a의 구조에 인을 첨가하는데, 이 구조는 도 12b에서 나타낸 바와 같이 결정성 실리콘막(3003)에 n+ 층(38)과, n- 층(39), i 층(40)이 형성되어 있다. 이들 층에 대한 세부 사항은 실시예 1의 설명을 참조한다.
다음에, 13족에서 선택된 원소인 붕산을 이온 주입이나 이온 도핑을 통하여 CMOS 회로의 PTFT가 될 영역에 첨가하고, 이 영역을 제외한 영역은 레지스트 마스크(도시되어 있지 않음)로 마스킹한다. 이 실시예에서, 붕소의 첨가량은 이전 단계에서 첨가된 인의 양의 세 배가 되도록 하여 p++ 층(41)과 p- 층(42)을 형성한다. 이 단계에서, 진성 또는 실질적으로 진성 i 층(40)이 p- 층(42) 아래에 잔류하도록 도핑되는 이온의 종류와 이온 도핑의 가속 전압을 제어해야 한다. p++ 층(41)과 p- 층(42)의 세부 사항은 실시예 5의 설명을 참조하도록 한다(도 12c).
그런 다음에, 레이저광으로 어닐링을 수행하여 인과 붕산을 첨가하여 부분적으로 비정질화가 된 결정성 실리콘막(3003)의 결정화도를 개선한다. 레이저 어닐링은 막(3003)에 포함된 불순물(인과 붕산)을 활성화시킨다. 레이저 어닐링을 수행하기 전에, 막(3003)을 RTA를 통하여 탈수소화시켜서 레이저 어닐링 단계에서 수소 범핑이 일어나는 것을 방지할 수도 있다(도 12d).
그리고, 결정성 실리콘막(3003)을 에칭하여 섬형 반도체층(43)(44)을 형성한다. 이 단계에서, 막(3003)을 통과하는 콘택홀을 형성시켜서 이를 통하여 게이트 배선의 일부가 다음 단계에서 형성될 전극과 접속되도록 한다(2차 배선).
레이저 어닐링은 결정성 실리콘막의 섬형 반도체층(43)(44)을 형성한 후에 수행할 수도 있다.
다음에는, 반도체층(43)(44)의 상부에 얇은 도전막을 형성하고 패터닝하여 CMOS 회로용 소스 전극(45)(NTFT)(46)(PTFT)와 공통 드레인 전극(47)을 형성한다. 이와 같은 방식으로, 픽셀 TFT용 소스 전극(48)과 드레인 전극(49)을 형성한다. 50으로 나타낸 전극은 마스크로만 사용되며 마스크 전극이라고 한다(도 13a).
이렇게 구성된 도 13a의 구조는 에칭되어 채널 형성 영역(51-54)을 형성한다. 이 경우, 구동 회로는 마스크 오프셋 영역이 TFT의 드레인 영역에 인접하게 형성되고 중첩 영역이 두 개의 소스 영역과 인접하게 형성되도록 형성된다.
여기서, 픽셀 TFT는 마스크 오프셋 영역이 소스 전극(48)과 드레인 전극(49)에 인접하게 형성되고 중첩 영역이 마스크 전극(50)의 아래에 형성되도록 형성된다.
픽셀 TFT에서, 이미지 정보 입력을 위한 충방전 중에 소스/드레인 영역은 스위치된다. 그러므로, TFT의 양쪽 에지가 높은 전압 저항을 가지고 있어야 한다. 이 구조에 있어서, 마스크 전극(50)의 아래 영역에서 저항 성분의 농도가 너무 높으면 장치의 스위칭 동작이 늦어진다. 이 문제를 해결하기 위하여, 중첩 영역을 이 영역에 두어 캐리어 이동을 용이하게 하는 것이 바람직하다.
이 실시예는 가장 바람직하다고 여겨지는 일 실시예일 뿐, 이에 한정되는 것이 아니다. 제조자는 실시예 1의 구조와 결합한 최적의 구조를 택할 수 있고 실시예 1 내지 5의 구조의 이점을 취할 수 있다.
다음에는, 두께가 200 ㎚인 실리콘 산화질화막의 보호막(55)이 도 13b의 구조 상부에 형성되고 유기 수지막으로 이루어진 층간 절연막으로 피복된다. 유기 수지막(56)을 형성하기 위해서는 폴리이미드, 폴리아미드, 폴리이미드아미드 또는 아크릴 수지 중 어느 하나를 사용할 수 있다.
그리고 나서, 층간 절연막(56)을 통과하는 접촉홀을 형성하여 여기에 투명한 도전막(전형적으로, ITO)의 픽셀 전극(57)을 형성한다. 최종적으로, 픽셀 전극(57)을 수소화하여 도 13c에 나타낸 바와 같이 활성 매트릭스 기판을 완성한다.
다음에 통상의 셀구성 방법에 따라 내부에 형성된 활성 매트릭스 기판과 반대측 기판 사이에 액정층을 개재하여 활성 매트릭스형 액정 디스플레이 장치를 만든다.
이 실시예의 활성 매트릭스 기판을 제조하기 위해서는 다음의 일곱 가지 패터닝 단계가 필요하다:
(1) 게이트 전극 패터닝.
(2) 붕산 도핑된 영역 패터닝.
(3) 섬형 반도체층 패터닝.
(4) 게이트 접촉 패터닝.
(5) 소스/드레인 전극 패터닝.
(6) ITO 접촉 패터닝.
(7) ITO 패터닝.
상기와 같이, 활성 매트릭스 기판을 만드는 데에 마스크가 단지 몇개만이 필요하다. 그러므로, 이 기판으로 이루어진 디스플레이 장치의 생산성을 크게 증가시킬 수 있다. 또한, 원하는 회로를 자유롭게 설계하고 실시예 1 내지 5의 TFT를 이용하여 기판 상에 형성할 수 있다. 이 실시예의 기술에 따라서, 신뢰성과 재현성이 우수한 디스플레이 장치를 쉽게 실현시킬 수 있다.
도 14a는 이 실시예에 따른 픽셀 매트릭스 회로의 일부를 나타낸 상측도이고, 참조 번호는 상기와 같이 정의된다. 상기에 언급되지 않은 도면의 일부를 설명하면 다음과 같다.
도 14b는 A-A' 선을 따라 절취한 도 14a의 단면도이다. 도 13c에는 도시되어 있지 않지만, 게이트 배선과 동일한 알루미늄막으로 이루어진 캐패시티 배선(58)이 도 14b와 같이 게이트 배선에 평행하게 형성된다. 캐패시티 배선(58)의 표면에 음극 산화를 실시하여 상부에 산화막(3005)을 형성시킨다.
캐패시티 배선(58)은 드레인 전극(50)과 중첩된 영역(1401)(도면에서 점선에 의해 둘러싸인 영역(1401))에 보조 커패시턴스(CS)를 제공한다. 이 경우, 게이트 절연층(3005)(36)(37)은 보조 커패시턴스용 유전체이다. 보조 커패시턴스의 구성은 이 실시예에서 설명되고 있는 실시예에만 한정되지 않는다.
[실시예 11]
실시예 10은 레이저 조사를 통하여 결정화되는 반도체막을 이용하여 하나의 기판 상에 집적되는 구동 회로(주변부 구동 회로)와 픽셀 매트릭스 회로를 형성하는 방법을 제공한다. 이와 같은 실시예 10과는 달리, 실시예 11은 RTA를 통한 반도체 막의 결정화를 설명한다.
도 15a 내지 15d는 실시예 11의 공정을 설명하는 도면이다. 이 도면에서, 참조 번호는 도 12a 내지 12d의 참조 번호와 동일하다. 두께가 100 내지 600 ㎚인 비정질 실리콘막이 실리콘 산화질화막(37) 상에 형성된다. 실시예 11에서, 비정질 실리콘막의 두께는 200 ㎚이다. 비정질 실리콘막은 실시예 9에서와 같이 고체상 결정 성장을 위한 RTA를 통하여 결정화되어 결정성 실리콘막(3004)이 된다.
실시예 11의 결정화 단계에서는 할로겐 램프(피크 파장: 1.15 ㎛, 파장 범위: 0.4 내지 4 ㎛)가 사용된다. 램프로부터 폭이 10 ㎜인 선형 광이 방출되어 기판의 상부에 주사된다. 주사 속도에 따라서, 노출 시간이 10 내지 60초, 보통은 15 내지 30초로 제어된다. 할로겐 램프의 출력을 제어함으로써 비정질 실리콘막을 700 내지 1000 ℃로 가열된다. 실시예 11에서, 주사 속도는 0.5 ㎜/sec(노출 시간 20초에 해당)이고 할로겐 램프의 출력은 7.7 W인 조건하에 비정질 실리콘막이 약 920 ℃에서 가열되어 결정성 실리콘막(3004)으로 결정화된다.
RTA를 통한 결정화 후에, 결정성 실리콘막(3004)에 엑시머 레이저인 YAG 레이저와 같은 레이저광이나 레이저광과 등가인 세기를 갖는 강한 광을 조사하여 어닐링을 수행한다. 어닐링을 수행하면 결정성 실리콘막(3004)에 잔류하고 있는 비정질 성분을 부가로 결정화시켜 막(3004)의 결정화도를 향상시킨다.
전기 퍼니스에서 수행되는 고체상 결정화는 열시간이 소요되지만 RTA 결정화는 십초밖에 걸리지 않는다. 그러므로, RTA 결정화를 이용하면 장치의 생산성을 높이고 유기 기판에 대한 열적 손상을 줄일 수 있는 장점이 있다.
RTA 결정화 후, 결정성 실리콘막(3004)을 실시예 10과 같은 방법으로 처리한다. 간단히 말하면, 도 15b에서 나타낸 바와 같이, 인을 결정성 실리콘막(3004)에 첨가하여 n+ 층(38)과, n- 층(39), i 층(40)을 형성한다. 그리고 나서, 붕산을 첨가하여 도 15c와 같이 p++ 층(41)과 p- 층(42)을 형성한다.
다음에, 도 15d에서 나타낸 바와 같이, 결과물을 레이저광으로 어닐링하여 인과 붕산을 첨가하여 부분적으로 비정질화 된 결정성 실리콘막(3004)의 결정화도를 개선한다. 레이저 어닐링은 막(3004)에 함유된 불순물(인과 붕산)을 활성화시킨다. 이와 같은 레이저 어닐링 이전에, RTA를 통하여 결정성 실리콘막(3004)을 탈수소화하면 레이저 어닐링 단계에서 수소 범핑이 발생하는 것을 방지할 수 있다.
다음에는, 도 15d의 구조를 도 13a 내지 13c와 도 14a와 도 14b에 나타낸 실시예 10의 공정에 따라 처리하여 구동 회로와 픽셀 매트릭스 회로가 하나의 기판 상에 집적된 활성 매트릭스형 디스플레이 장치를 형성한다.
[실시예 12]
실시예 12는 실시예 10과 실시예 11과 다른 활성 매트릭스형 디스플레이 장치를 제조하는 공정에 관한 것이다.
실시예 12의 공정은 레이저광을 이용한 용융 결정화나 RTA를 통한 고체상 결정화 이후에 형성된 결정막의 결정화도를 개선하기 위한 레이저 어닐링이 수반되지 않는 것을 특징으로 한다. 다시 말하면, 실시예 12에서 형성된 결정막은 막에 인을 첨가하는 다음 단계를 직접 거치지 않는다. 여기에서, 인의 첨가는 실시예 10과 같은 방식으로 수행된다.
특히, 실시예 12의 공정은 보호막(55)이 도 16과 같이 형성된 후에 채널 형성 영역의 결정화도가 개선되는 것을 특징으로 한다(이 단계에서, 첨가된 불순물이 활성화되고 막이 재결정화된다). 이 공정에서, 채널 형성 영역(51-54)은 실리콘 산화질화막의 보호막(55)을 통하여 자기 정렬로 레이저광에 노출된다.
도 16에 나타낸 구조의 레이저 어닐링은, 인과 붕산의 불순물이 소스/드레인 영역으로 확산되는 것을 방지할 수 있고 필요한 레이저광(레이저 에너지)의 세기가 절반 정도로 감소된다는 이점을 갖는다.
실시예 12는 도면에 나타낸 구조에만 제한되지 않는다. 제조자는 원하는 회로의 설계를 위하여 실시예 1 내지 4에 따른 구조들의 장점을 취하면서 실시예 1 내지 4의 TFT 구조와 결합시킨 최적의 구조를 선택할 수 있다. 실시예 12는 다른 모든 실시예의 임의의 구조들과 결합된 상태로 채택할 수 있다.
[실시예 13]
실시예 13은 활성 매트릭스형 디스플레이 장치를 제조하는 또 다른 공정에 관한 것으로서, 실시예 12에서와 같이 실시예 10과 실시예 11의 공정에서 결정화 단계 바로 이후에 레이저 어닐링 단계가 생략된다. 이 실시예에서, 결정화 단계 다음에는 결정성 실리콘막에 인을 첨가하여 n+ 층(38)과 n- 층(39)을 형성하는 이온 도핑 단계가 수행된다(도 12b, 도 15b 참조). 다음에는, 이온 도핑을 통하여 붕산을 첨가하여 반도체층에 PTFT용 p++ 층(41)과 p- 층(42)을 형성한다(도 12c, 도 15c 참조).
이렇게 해서 얻은 구조에 RTA를 수행한다. 실시예 13에서, RTA 처리를 하면 첨가된 불순물(인과 붕산)이 활성화되고, (질량 분리 이후에 따르지 않는 이온 도핑시에 인과 붕소 이온과 함께 수소 이온이 막 내부로 주입되기 때문에) 반도체층이 탈수소화된다(도 17a).
다음에는, 이 결과물을 레이저광으로 어닐링한다. 이 단계에서, 불순물을 첨가하는 이전 단계에서 비정질화된 반도체층이 재결정화되어 막의 결정화도를 개선시킨다. 필요한 경우, 반도체층이 에칭되어 섬형 반도체층을 형성한 이후에 레이저 어닐링 단계를 실행할 수 있다.
이후, 구조를 실시예 10과 같은 방식으로 처리한다. 실시예 13은 도면에 나타낸 구조에만 제한되지 않는다. 제조자는 원하는 회로의 설계를 위하여 실시예 1 내지 4에 따른 구조들의 장점을 취하면서 실시예 1 내지 4의 TFT 구조와 결합시킨 최적의 구조를 선택할 수 있다. 실시예 13은 다른 모든 실시예의 구조들과 결합된 상태로 채택할 수 있다.
[실시예 14]
실시예 14는 실시예 10의 공정을 기초로 하여 반사형 액정 디스플레이 장치의 제조에 관한 것이다. 도 18a는 반사형 액정 디스플레이 장치의 픽셀 매트릭스 회로의 한 픽셀을 보여주는 상측도이다.
도 18a에서, 실시예 10과 대응되는 부품에는 실시예 10과 동일한 참조 번호를 부여하고 부품에 대한 상세한 설명은 생략하기로 한다. 도 18b는 도 18a의 B-B' 선을 따라 절취한 단면도이다.
실시예 10과 다른 점은 전자에서 캐패시티 배선(59)이 픽셀의 전 영역을 덮는다는 사실이다. 실시예 10의 투과형 장치와 다른 점은, 실시예 14의 반사형 장치에 큰 동공이 필요없다는 것이다. 그러므로, 픽셀 전극(61)의 후면을 모든 부분을 사용할 수 있다.
실시예 14에서, 드레인 전극(60)은 픽셀의 전 영역을 덮고 최대 가능 영역에서 캐패시티 배선(59)과 중첩되도록 위치한다. 이렇게 하여, 픽셀의 거의 전 영역이 보조 커패시턴스로서 사용될 수 있어서 장치가 큰 용량을 가질 수 있다. 보조 커패시턴스의 유전체는 음극 산화를 통하여 형성된 산화막(3005)과 실리콘 질화막(36)과 실리콘 산화질화막(37)이다.
픽셀 전극(61)은 반사 전극이고, 전극은 반사율이 높은 알루미늄이나 주로 알루미늄으로 이루어진 물질로 만드는 것이 바람직하다. 실시예 14의 액정 디스플레이 장치가 투사형 디스플레이에 사용되는 경우, 픽셀 전극은 평평하고 평탄한 표면을 갖는 것이 바람직하다. 한편, 직접 표시 디스플레이에 사용되는 경우에는 픽셀 전극의 표면이 불규칙 반사율을 증가시키고 가시 각도를 넓힐 수 있도록 거칠게 형성되는 것이 바람직하다.
실시예 14는 도면에 나타낸 구조에만 제한되지 않는다. 제조자는 원하는 회로의 설계를 위하여 실시예 1 내지 4에 따른 구조들의 장점을 취하면서 실시예 1 내지 4의 TFT 구조와 결합시킨 최적의 구조를 선택할 수 있다. 실시예 14는 다른 모든 실시예의 구조들과 결합된 상태로 채택할 수 있다.
[실시예 15]
실시예 15는 실시예 10의 변형된 액정 디스플레이 장치에 관한 것이다. 장치에는 BM(블랙 매트릭스)가 형성된다.
실시예 10의 공정에 따라서, 층간 절연막(56)을 갖는 층상 구조가 형성된다. 실시예 15에서, 층간 절연막(56)은 감광성 아크릴 수지로 이루어진다. 층간 절연막(56)이 패터닝되고 절반이 에칭되어 홈(depression)(65)(66)을 형성한다(도 19a).
도 19a에 나타낸 구조의 전체 표면은 블랙 수지막(도시되어 있지 않음)으로 피복된다. 블랙 수지막은 흑연, 탄소, 염료 등을 함유하는 유기 수지막이다. 유기 수지막은 폴리이미드, 아크릴 수지 등의 막이 될 수 있다. 실시예 15에서, 내부에 흑연이 분산되어 있는 감광성 아크릴 수지를 사용한다.
이렇게 해서 블랙 수지막으로 코팅한 후에, 홈(65)(66)의 영역만이 선택적으로 노출되어 블랙 수지막이 이 영역에만 잔류된다. 그런 다음에, 산소 플라스마 분위기에서 회분화하여 잔류하는 블랙 수지막의 표면 평활도를 증가시킨다.
이와 같은 방식으로, 블랙 수지의 블랙 매트릭스(67)(68)가 형성된다. 그리고 나서, ITO 막의 픽셀 전극(69)이 형성된다. 실시예 15에서, 픽셀 전극(69)은 패터닝되어 픽셀 전극(69)의 에지가 블랙 매트릭스(68)의 에지와 중첩된다(즉, 픽셀 전극(69)의 에지가 70으로 나타낸 BM, 블랙 매트릭스(68)의 내부에 있게 된다).
상기에서와 같이, 도 19b의 구조를 갖는 활성 매트릭스 기판이 완성된다. 이 기판은 액정 디스플레이 장치를 제조하기 위해 일반적인 셀 구성에 사용된다. 실시예 15에서 제조된 블랙 매트릭스는 다른 배선 부품에 의한 기생 커패시턴스를 발생시키지 않는 장점이 있다.
이 실시예는 도면에 나타낸 구조에만 제한되지 않는다. 제조자는 원하는 회로의 설계를 위하여 실시예 1 내지 4에 따른 구조들의 장점을 취하면서 실시예 1 내지 4의 TFT 구조와 결합시킨 최적의 구조를 선택할 수 있다. 실시예 15는 다른 모든 실시예의 구조들과 결합된 상태로 채택할 수 있다.
[실시예 16]
이후, 도 20과 도 21을 이용하여 실시예 15의 변형예를 설명하기로 한다. 여기서 형성되는 블랙 매트릭스는 실시예 15의 것과는 다르다. 구체적으로 설명하면, 도전막을 사용하여 블랙 매트릭스를 형성한다.
도 20에서, 56은 유기 수지막의 층간 절연막이고, 71 내지 74는 도전막으로 이루어진 블랙 매트릭스 또는 블랙 매트릭스로 작용하는 배선 패선이다. 도전막은 티타늄막, 크롬막, 티타늄/알루미늄 적층막 등으로 이루어진다.
도전성이 있는 것으로, 이 실시예의 블랙 매트릭스는 여러 가지 부가적인 작용을 한다. 패턴(71)은 공통 전압(접지 전압)에 고정된 블랙 매트릭스이다. 패턴(72)은 CMOS 회로의 드레인 전극에 접속되고 리드 배선으로 사용된다. 이와 같은 방식으로, 이 실시예 16은 멀티층 배선 구조를 손쉽게 구현한다.
패턴(73)은 CMOS 회로의 소스 전극과 접속되고 접속 와이어와 블랙 매트릭스로서 작용한다. 패턴(74)은 픽셀 매트릭스 회로 내부에 위치하는 블랙 매트릭스로서, 다른 배선 패턴과 TFT의 상부에 기본적으로 형성된다.
블랙 매트릭스(또는 블랙 매트릭스로서 작용하는 배선 패턴들)(71-74)의 상부에는 층간 절연막(75)이 부가적으로 형성된다. 층간 절연막(75)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 유기 수지막, 또는 이들 막의 적층물로 만들어진다. 층간 절연막(75)은 나중에 보조 커패시턴스용 유전체로서 작용한다.
층간 절연막(75)을 통하여, 내부에 ITO의 픽셀 전극(76)이 형성되는 접촉홀이 형성된다. 픽셀 매트릭스 회로에서, 블랙 매트릭스(74)와 픽셀 전극(76)은 보조 커패시턴스(77)를 만든다.
도 21은 픽셀 매트릭스 회로에서 블랙 매트릭스의 위치 결정의 일 실시예를 보여준다. 도 21의 실시예에서, 블랙 매트릭스(78)는 도 14a의 구조와 중첩되게 위치한다. 도 21에서, 두꺼운 선(79)이 픽셀 전극이고, 80은 픽셀 전극(79)이 하부 드레인 전극과 접하는 접촉부를 나타낸다.
블랙 매트릭스(78)는 기본적으로 다른 배선 패턴들과 TFT를 덮고, 이미지 표시 영역(81)과 접촉부(80)에서만 형성되는 개구 윈도우를 갖는다. 이 실시예에서 설명된 것과 같은 투과형 액정 디스플레이 장치의 경우, 가장 중요한 것은 블랙 매트릭스가 차지하는 면적이 줄어들어 이미지 표시 영역(81)의 면적을 증가시키는(즉, 장치의 동공(aperture)을 증가시키는) 것이다.
이 실시예는 도면에 나타낸 구조에만 제한되지 않는다. 제조자는 원하는 회로의 설계를 위하여 실시예 1 내지 4에 따른 구조들의 장점을 취하면서 실시예 1 내지 4의 TFT 구조와 결합시킨 최적의 구조를 선택할 수 있다. 실시예 15는 다른 모든 실시예의 구조들과 결합된 상태로 채택할 수 있다.
[실시예 17]
이 실시예는 활성 매트릭스 기판을 제조하는 다른 실시예로서, TFT 구조가 실시예 10의 구조와 다르다. 도 22를 이용하여 실시예 17을 설명하면 다음과 같다.
도 22의 구조에서 가장 중요한 것은, 각 반도체층(소스/드레인 영역에서)의 최상부가 제 1 도전층(n+ 영역 또는 p++ 영역)이고, 각각의 도전층이 보호막(55)과 층간 절연막(56)으로 덮여 있고 리드 전극(81-85)과 전기적으로 접속되어 있다는 사실이다.
상기의 구조를 만들기 위해서는, 레지스트 마스크를 통하여 채널 형성 영역을 만드는 채널 에칭을 수행한다. 채널 에칭 단계 후에, 보호막(55)과 층간 절연막(56)을 도전층 상부에 형성하고 리드 전극(81-85)을 형성한다.
실시예 17의 구조에서, 리드 전극(소스/드레인 전극이나 라운딩 배선으로 작용한다)(81-85)이 층간 절연막(56)을 사이에 두고 게이트 전극과 이격된다. 따라서, 이 구조에서 소스/드레인 전극과 게이트 전극 사이의 기생 커패시턴스가 보다 크게 감소한다. 보다 효과적으로는, 층간 절연막(56)을 유전 상수가 작은 유기 수지 물질로 형성한다.
이 실시예의 구조는 실시예 1 내지 4의 TFT에 적용시킬 수 있다. 물론, 다른 모든 실시예의 구조와 결합시킬 수도 있다. 이 실시예는 도면에 나타낸 구조에만 제한되지 않는다. 제조자는 원하는 회로의 설계를 위하여 실시예 1 내지 4에 따른 구조들의 장점을 취하면서 실시예 1 내지 4의 TFT 구조와 결합시킨 최적의 구조를 선택할 수 있다.
[실시예 18]
다음은 도 23을 이용하여 실시예 10 내지 18 중 어느 것에 활성 매트릭스 기판을 외부 단자에 연결시키는 일 실시예를 설명하는 것이다. 도 23은 활성 매트릭스 기판이 외부 단자(전형적으로, 가요성 인쇄 회로, FPC)과 연결되는 접속 위치를 나타낸 확대도이다. 이 접속 위치를 "FPC 접속 위치"라고 하며, 활성 매트릭스 기판의 가장자리에 위치한다.
도 23에서, 101은 유리 기판이고, 86은 절연층이다. 절연층(86)은 도 1a와 같이 하부 코팅막(102)과 실리콘 질화막(104)과 실리콘 산화질화막(105)으로 이루어진 적층 구조를 갖는다. 제 2 배선층(87)이 기판(101)과 절연층(86) 상에 형성된다. 제 2 배선층(87)은 정보가 외부 단자로부터 소스/드레인 전극, 게이트 전극 등으로 전송되는 접속 배선층이다.
실시예 18은 제 2 배선층(87)이 유리 기판(101)과 직접 접촉하고 있다는 것을 특징으로 한다. 이 구조를 구현하기 위해서는, 실시예 1의 공정에서 3차 패터닝 단계에서 FPC 접속 위치 아래의 절연층(86)이 완전히 제거되어야 한다. 이 구조에서, 제 2 배선층(87)은 단단한 유리 기판 상에 직접 형성된다. 그러므로, FPC 접속 위치에서 FPC가 제 2 배선층(87)에 단단히 고정된다.
FPC 접속 위치에서, 층간 절연막(56)은 후속 단계에서 부분적으로 제거되어 중첩 ITO 막(57)이 제 2 배선층(87)과 직접 접하게 된다. 이 구조에서, ITO 막(57)은 제 2 배선층(87)의 상부에 적층되어 FPC 접속 위치에서 적어도 제 2 배선층(87)과 직접 접하게 된다. 이 경우, ITO 막(57)의 전극 패드의 별개의 패턴을 FPC 접촉 위치에만 형성시킬 수 있다.
ITO 막(57)은 후속 단계에서 형성될 이등방성 도전막(88)용 버퍼층으로 작용한다. 이등방성 도전막(88)은 도전성 입자(금도금 실리카 유리 등의)를 함유하고, 도전성 입자들은 ITO 막에 침투하여 FPC 단자(89)와 ITO 막(57) 사이의 옴 접촉(ohmic contact)을 개선시킨다.
도 23에서 보인 바와 같은 구성을 갖는 FPC 접속 위치에서, FPC 단자(89)는 사이에 형성된 이등방성 도전막(88)에 의해 활성 매트릭스 기판쪽으로 눌린다. 이렇게 하여, 도 23과 같이 외부 단자, FPC가 활성 매트릭스 기판과 접속된다. 여기서 설명한 접속 방식은 실시예 10 내지 20의 활성 매트릭스 기판에 적용되어 기판을 외부 단자와 전기적으로 접속시킬 수 있다.
[실시예 19]
다음은, 면적인 큰 유리 기판 상에 본 발명의 TFT를 형성하는 데에 있어서 패터닝 효율을 개선하기 위한 일실시예에 관한 것이다.
미세한 반도체 회로들이 큰 면적의 유리 기판들 상에 형성되는 경우, 유리 기판들이 휘거나 수축하여 패터닝 오차가 발생하는 문제점이 있다. 이 문제를 해결하기 위해서, 특히 주의할 것은 소위 스테퍼의 노광 장치를 사용하는 노광법이다. 스테퍼 노광에 있어서, 한 개의 레티큘(reticule)(90) 일부만을 선택적으로 노광할 수 있다.
이 실시예에서, 구동 회로와 픽셀 매트릭스 회로에 필요한 회로 패턴들이 한 개의 레티큘의 다른 부위들에서 형성된다. 이 때, 동일한 구조의 반복 영역이 동일한 회로 패턴을 위해 반복적인 노광을 통하여 형성된다.
도 24을 참조하면, 패턴들 A, C, G, I는 구동 회로의 에지들을 형성하기 위한 회로 패턴들이고; 패턴들 B와 H는 수평으로 주사될 구동 회로의 반복 회로 패턴들이고; 패턴들 D와 F는 수직으로 주사될 구동 회로의 반복 회로 패턴들이고; 패턴 E는 픽셀 매트릭스 회로의 반복 회로 패턴이다.
이렇게 하여, 동일한 구조 단위를 갖는 반복 회로들로 구성된 구동 회로와 픽셀 매트릭스 회로의 경우, 그 에지들만이 이들의 독립적인 회로 패턴들로 형성되고, 내부 영역들은 반복될 동일한 회로 패턴 단위로 형성되고 이들은 결합되어 완전한 패턴들을 제공한다.
이 시스템에서, 완전한 패턴들을 형성하는 데에 동일한 회로 패턴 단위들이 사용된다. 그러므로, 한 개의 레티큘에 인쇄될 회로 패턴 단위의 수가 줄어들고 사용되는 레티큘의 면적이 감소한다. 또한, 한 개의 레티큘을 큰 면적의 기판에 대하여 여러 번 반복 사용할 수 있으므로 마스크를 변경하는 데에 드는 시간을 단축시킬 수 있고 형성된 장치의 작업 처리량을 늘릴 수 있다.
가령, SXGA의 픽셀 매트릭스 회로의 경우, 1280 개의 픽셀들이 행(row)으로 정렬되고 1024 개의 픽셀이 열(column)로 정렬된다. 이를 위해서, 256 개의 픽셀들에 해당하는 패턴 회로들이 패턴 E의 행으로 인쇄되고, 다섯 번의 반복적인 노광이 행에 대해 수행된다. 반면에, 256 개의 픽셀들에 해당하는 패턴 회로들이 열로 인쇄되고 네 번의 반복적인 노광이 열에 대해 수행된다.
행과 열에 대하여 수행되는 반복적인 노광 횟수를 각각 n과 m이라 하고, 행과 열에서의 픽셀들의 수를 각각 X와 Y라고 하면, 픽셀 매트릭스 회로를 형성하는 데에는 회로 패턴에 대하여 행에는 X/n 개의 픽셀 패턴이 인쇄되고 열에는 Y/m 개의 픽셀 패턴이 인쇄되어야 한다.
이 규칙성에 따라서, ATV(advanced TV)와 같이 1920 x 1080 픽셀을 갖는 고선명 디스플레이를 쉽게 실현할 수 있다.
[실시예 20]
다음은, 실시예 10 내지 17 중의 어느 실시예에 따른 활성 매트릭스 기판으로 구성된 AMLCD (활성 매트릭스형 액정 디스플레이)의 일실시예에 관하여 설명하기로 한다. 이 실시예의 AMLCD는 동일한 기판 상에 형성되는 구동 회로와 픽셀 매트릭스 회로용 역스태거형 TFT로 구성된다. 여기서, 구동 회로들의 기본 구조는 CMOS 회로를 기초로 설계된다. 그러므로, 이 실시예의 AMLCD용 전력은 낮다.
도 25a와 도 25b는 AMLCD의 외관을 보여준다. 도 25a에서, 1101은 활성 매트릭스 기판으로서, 그 상부에는 픽셀 매트릭스 회로(1102)와, 소스 구동 회로(1103)와 게이트 구동 회로(1104)로 구성된 본 발명의 TFT가 장착된다. 여기서, 1105는 카운터(counter) 기판이다.
활성 매트릭스 기판(1101)과 카운터 기판(1105)은 정렬되어 그들이 한 단이 서로 부착되어 있다. 타단에서, 카운터 기판(1105)이 부분적으로 절단되어 있고, FPC(가요성 인쇄 회로)(1106)가 활성 매트릭스 기판의 노출된 영역과 접한다. FPC(1106)를 통하여, 외부 정보가 회로의 내부로 전송된다.
FPC(1106)와 접하는 활성 매트릭스 기판의 노출된 영역 상에는 IC 칩들(1107)(1108)이 장착된다. 이 IC 칩들은 실리콘 기판 상에 형성되어 있는 영상 정보 처리 회로, 타이밍 펄스 발생 회로, γ-보정 회로, 메모리 회로, 연산 회로 등과 같은 각종 회로들을 포함한다. 도 25c에서, 두 개의 IC 칩이 활성 매트릭스 기판 상에 설치된다. 그러나, 한 개의 IC 칩이나 세 개 또는 그 이상의 IC 칩이 그 위에 장착될 수 있다.
도 25b는 이 실시예에 따른 AMLCD의 또 다른 변형예이다. 도 25a와 도 25b에서, 동일한 부품에 대해서는 동일한 참조 번호를 부여한다. 도 25a의 실시예와 다른점은, 도 25a에서는 IC 칩에 의해 처리되는 신호 정보가 도 25b의 실시예에서는 기판상에 형성된 TFT의 논리 회로(1109)에 의해 처리된다는 점이다.
도 25b의 실시예에서, 논리 회로(1109)의 기본 구조는 발명의 역스태거형 TFT가 사용되는 구동 회로(1103)(1104)에서와 같이 CMOS 회로에 기초하여 설계될 수 있다.
본 발명의 TFT는 AMLCD의 스위칭 소자들로서 뿐만 아니라 EL(전자발광) 디스플레이 장치용 스위칭 소자로서도 사용된다. 또한, 발명의 하부 게이트형 TFT는 영상 센서 등의 회로들에서 사용된다.
상기와 같이, 본 발명의 TFT는 각종 전기 광학 장치에 적용된다. 여기서 용어 "전기 광학 장치"는 전기적인 정보를 광학 정보로 바꾸어 주고 이의 역도 성립하는 모든 장치를 포함한다.
이 실시예의 AMLCD에서, 블랙 매트릭스들이 카운터 기판이나 활성 매트릭스 기판(TFT상의 BM) 위에 형성된다.
이 실시예의 장치를 통하여 칼라 필터들은 칼라 영상 처리에 이용할 수 있다. 칼라 필터들을 사용하지 않고, 이 실시예 장치에서 액정 분자들이 ECB(electric field control birefringence) 모드나 GH(guest-host) 모드 등에서 구동될 수 있다.
일본 특허 출원 공보 (JP-A) 헤이-8-15686에 개재된 기술과 같이, 이 실시예의 장치는 마이크로 렌즈 어레이와 결합될 수도 있다.
[실시예 21]
실시예 20의 AMCLD를 각종 전자 기기에서 디스플레이로 사용할 수 있다. 여기서 전자 기기라 함은 보통 AMLCD와 같은 전자광학 장치로 이루어진 것들을 말한다.
전자 기기에는 비디오 카메라, 정지 카메라, 투광기, 투사 TV, 헤드장착 디스플레이, 차량의 네비케이션, 개인용 컴퓨터(노트북 포함), 휴대용 정보 단말기(이동 컴퓨터, 휴대용 전화) 등을 포함한다. 이들 전자 기기의 예를 도 26a 내지 26f에 나타내었다.
도 26a는 휴대용 전화이다. 그 본체(2001)에는 음성 출력부(2002)와, 음성 입력부(2003)와, 디스플레이 장치(2004)와, 제어 스위치(2005)와, 안테나(2006)가 제공된다. 여기서, 본 발명은 디스플레이 장치(2004) 등에 적용된다.
도 26b는 비디오 카메라이다. 그 본체(2101)에는 디스플레이 장치(2102)와, 음성 입력부(2103)와, 제어 스위치(2104)와, 배터리(2105)와, 이미지 수신부(2106)가 제공된다. 여기서, 본 발명은 디스플레이 장치(2102)에 적용된다.
도 26c는 이동 컴퓨터이다. 그 본체(2201)에는 카메라부(2202)와, 이미지 수신부(2203)와, 제어 스위치(2204)와 디스플레이 장치(2205)가 구비된다. 여기서, 본 발명은 디스플레이 장치(2205) 등에 적용된다.
도 26d는 헤드장착 디스플레이이다. 그 본체(2301)에는 디스플레이 장치(2302)와 밴드부(2303)가 제공된다. 본 발명은 디스플레이 장치(2302)에 적용된다.
도 26E는 후방 투사기이다. 그 본체(2401)에는 광원(2402)과, 디스플레이 장치(2403)와, 편광 분리기(2404)와, 반사기(2405)(2406)와, 스크린(2407)이 제공된다. 본 발명은 디스플레이 장치(2403)에 적용된다.
도 26f는 전방 투사기이다. 그 본체(2501)에는 광원(2502)과, 디스플레이 장치(2503)와, 광학계(2504)와, 스크린(2505)이 제공된다. 본 발명은 디스플레이 장치(2503)에 적용된다.
상기에서와 같이, 본 발명은 그 적용 범위가 매우 넓고 각종 전자 기기에 활용된다. 상기에 언급한 예와는 별도로, 본 발명은 광 게시판, 광고용 디스플레이 등에 적용된다.
[실시예 22]
이는 본 발명의 역스태거형 TFT를 포함하는 회로의 구성의 일실시예를 설명한다. 여기서 쉬프트 레지스터 회로의 구성을 설명하는 도 27a와 도 27b가 참조된다. 이 실시예에서는, 실시예 10의 층 구조가 이용된다.
도 27a는 쉬프트 레지스터 회로의 1단의 회로 패턴을 도시한 것이고, 도 27b는 쉬프트 레지스터 회로의 등가 회로 패턴을 도시한 것이다. 이 실시예에서, 도 27a와 도 27b의 위치 관계는 서로에 대하여 대응된다. 따라서, 도 27b의 참조 부호는 도 27a에 언급된다.
도 27a에서, TFT(a) 내지 TFT(d)와 TFT(g) 내지 TFT(j)를 포함하는 회로는 클럭 인버터 회로이고; TFT(e)와 TFT(f)를 포함하는 회로는 인버터 회로이다. TFT(e)는 이중 게이트 구조를 갖는다.
여기서, 1201은 CLK 라인(클럭 신호 라인)이고, 1202는 인버스 CLK 라인(인버스 클럭 신호 라인)이고, 1203은 GND 배선 라인(접지 라인)이고, 1204는 Vdd 라인(전원 라인)이다. 왼쪽으로 향한 선들로 그림자 처리된 이들 배선 패턴들은 모두 제 2 배선층들(도 13a에서 45 내지 49로 나타남)이다.
배선(1205)는 TFT(a)의 게이트 전극으로 작용한다. 오른쪽으로 향한 선들로 그림자 처리된 배선 패턴들은 모두 제 1 배선층들(도 12a에서 32 내지 35로 나타남)이다. 제 1 배선층이 반도체층과 중첩하는 영역은 게이트 전극이라 한다.
이 실시예의 구성에서, 중첩 영역들(도 27b에서 ov)은 TFT의 소스 측에 있고, 마스크 오프셋 영역들(도 27b에서 of)은 그것의 드레인 측에 형성된다. 따라서, 도 27b에서, TFT(a) 내지 TFT(d)를 포함하는 클럭 인버터 회로는 상단에서부터 ov/of/ov/of/of/ov/of/ov의 순서로 구성된다.
특히, TFT(a)와 TFT(b)의 일부의 구조는 실시예 10에서 픽셀 TFT의 이중 게이트 구조와 거의 유사하므로 이 부분은 ov/of/ov/of의 반복이다. 한편, TFT(b)와 TFT(c)의 일부는 드레인 전극이 NTFT와 PTFT에 공통인 CMOS 구조를 갖는다. 따라서, 실시예 5에서와 같이, 이 부분은 ov/of/of/ov의 반복이다.
다른 회로들도 기본적으로는 위와 동일하다. TFT(e)는 이중 게이트 구조를 가지므로 GND 라인(1203)과 접속된 그 측면으로부터 순서대로 ov/of/ov/of로 반복된 TFT 구조를 갖는다.
상기와 같은 구조를 가지므로써, 이 실시예의 반도체 회로는 동작 속도를 감소시키지 않고도 높은 전압 저항과 높은 신뢰성을 갖는다. 전기 광학 장치들에 이 실시예의 종류의 반도체 회로를 사용하면 장치들의 신뢰성을 개선할 수 있다.
[실시예 23]
다음에는, 발명의 역스태거형 TFT를 포함하는 회로의 구성의 다른 실시예를 설명하기로 한다. 버퍼 회로(도면의 왼쪽)와 아날로그 스위치 회로(도면의 오른쪽)의 구성을 나타내는 도 28a와 도 28b를 참조한다. 이 실시예에서는, 실시예 20의 층 구조가 사용된다. 도 28a는 회로 패턴을 나타내고, 도 28b는 도 28a의 등가 회로 패턴을 나타낸다.
도 28a에서, TFT(a') 내지 TFT(h')는 본 발명의 TFT이다. 여기서, TFT(a')와 TFT(c'), 그리고 TFT(b')와 TFT(d')는 각각 한 개의 버퍼 회로를 형성한다. 픽셀 매트릭스 회로와 마찬가지로, 버퍼 회로는 액정 디스플레이 장치들에서 가장 높은 작동 전압에서 구동되므로 높은 전압 저항이 필요하다.
TFT(e')와 TFT(f'), 그리고 TFT(g')와 TFT(h')(PTFT용 쌍들)은 각각 한 개의 아날로그 스위치 회로를 형성한다. 픽셀 매트릭스 회로와 마찬가지로, 아날로그 스위치 회로는 액정 디스플레이 장치들에서 가장 높은 작동 전압에서 구동되므로 높은 전압 저항이 필요하다.
먼저, 버퍼 회로는 TFT(a')와 TFT(c')를 포함한다. 1201은 TFT(a')의 소스 전극(Vdd 라인)이고, 1202는 TFT(c')의 소스 전극(GND 라인)이고, 1203은 TFT(a')와 TFT(c')의 공통 드레인 전극(출력 신호 라인)이고, 1204는 두 개의 TFT의 공통 게이트 전극(입력 신호 라인)이다.
1205는 드레인 영역측의 제 1 도전층(n+ 층)이고, 1206은 소스 영역측의 제 1 도전층(n+ 층)이고, 1307은 두께가 얇은 i 층이다. TFT(c')는 n+ 층 대신에 p++ 층이 형성된 것을 제외하고는 상기 구조와 동일하다.
버퍼 회로는 높은 전압 저항을 갖기 위하여 실시예 5의 구조를 갖는다. 특히, 이 회로에서, 중첩 영역(ov)은 소스측에 형성되고 마스크 오프셋 영역(of)은 드레인측에 형성된다. 이 경우, 드레인 영역만이 높은 전압 저항을 갖게 되고, 소스 영역의 저항 성분이 감소한다.
TFT(b')와 TFT(d')를 포함하는 버퍼 회로에는 동일한 구조가 적용된다.
다음에는, TFT(e')와 TFT(f')를 포함하는 아날로그 스위치 회로를 설명하기로 한다. 상기에서 언급한 버퍼 회로에서 게이트 전극(1204)는 TFT(e')의 게이트 전극과 연결되고, TFT(a')와 TFT(c')의 공통 드레인 전극은 TFT(f')의 게이트 전극과 연결된다.
1208과 1210은 아날로그 스위치 회로에서 공통 소스 전극들(입력 데이터 신호 라인들)이고, 1209는 공통 드레인 전극(출력 데이터 신호 라인)이다. 전극(1208)은 TFT(e')와 TFT(f')용이고, 전극(1210)은 TFT(g')와 TFT(h')용이다. 이들 전극들(1208)(1210)은 서로 다른 영상 신호들을 전송한다.
이 구조에서, TFT(e')나 TFT(f') 중에서 어느 하나가 "ON"이면, 입력 데이터 신호 라인(1208)에서 전송된 데이터 신호(영상 신호)가 출력 데이터 신호 라인(1209)을 통하여 픽셀 매트릭스 회로로 보내진다. 그러므로, 아날로그 스위치 회로를 구성하는 TFT(e')와 TFT(f')에서도 드레인측에는 마스크 오프셋 영역이 제공되고 소스측에는 중첩 영역이 제공된다.
TFT(g')와 TFT(h')를 포함하는 버퍼 회로에도 같은 구조가 적용된다.
[실시예 24]
다음은, 각 실시예 1 내지 실시예 26의 제조 단계들의 게이트 절연막과 반도체 막(비정질 실리콘막)의 형성 단계들에서 대기 중에 노출시키지 않고 각각의 막들을 연속으로 형성하는 실시예를 설명하기로 한다.
게이트 절연막과 반도체 막을 형성하는 방법으로서, 플라스마 CVD법과 스퍼터링법과 같은 어떠한 방법을 사용해도 무관하다. 그러나, 막들을 대기중에 노출시키지 않음으로써 대기중의 오염 물질(산소, 붕산, 금속 원소들 등)이 게이트 절연막과 반도체 막 사이의 계면에 달라붙지 않도록 하는 것은 중요하다. 이 실시예에서는, 게이트 절연막을 형성하기 위한 배타적인(exclusive) 챔버와 초기 반도체 막을 형성하기 위한 배타적인 챔버가 제공되는 다중 챔버(예: 도 29의 장치)를 사용하고, 각 챔버를 이동시켜서 게이트 절연막과 반도체 막이 연속으로 형성되어 대기중에 노출되지 않고 적층막을 형성하게 한다. 부수적으로, 반도체 막이 형성되는 경우에는, 반도체 막을 형성시키기 전에 활성 수소나 수소 화합물을 이용하여 표면에 오염 물질을 줄이는 것이 바람직하다.
도 29는 장치(연속막 형성 시스템)를 위에서 내려다 본 도면이며 이 실시예에서 기술될 것이다. 도 29에서, 2912-2916은 밀폐 특성을 갖는 챔버들을 나타낸다. 진공 방전 펌프와 시스템에 유입되는 불활성 기체가 각 챔버에 배당된다.
이 실시예는 실시예 1의 게이트 절연막과 반도체 막이 형성되는 경우에 적용된다.
챔버(2912)(2913)는 샘플(처리될 기판)(2910)을 시스템 내부로 운반하기 위한 로드로크 챔버들이다. 2914는 게이트 절연막(제 1 층)을 형성하기 위한 제 1 챔버를 나타내고, 2915는 게이트 절연막(제 2 층)을 형성하기 위한 제 2 챔버를 나타낸다. 2916은 반도체 막(비정형 실리콘막)을 형성하기 위한 제 3 챔버이고, 2911은 각 챔버에 공통적으로 구비된 샘플의 공통 챔버의 샘플을 나타낸다. 2923-2927은 각 챔버의 게이트 밸브들을 나타내고, 2931은 로봇 암, 2933과 2934는 카세트를 나타낸다. 이 실시예에서, 게이트 절연막이 이중막 구조를 갖는 경우가 도시된다. 그러나, 본 발명은 게이트 절연막이 단일층 구조인 경우에도 적용된다. 가령, 게이트 절연막이 실리콘 산화막으로만 이루어진 경우에도 적용된다.
이 실시예에서, 오염되는 것을 방지하기 위하여 도 29에 도시된 장치를 이용하여 게이트 절연막과 반도체 막이 서로 다른 챔버에서 적층막을 이루도록 형성된다. 물론, 도 29에 도시된 장치는 단지 예로 들었을 뿐이다.
또한, 단일 챔버 내에서 반응 기체를 바꾸어서 적층막이 형성하는 장치도 사용할 수 있다. 일련의 막 형성이 단일 챔버 내에서 수행되는 경우, 반도체 막을 형성하기 전에 활성 수소나 수소 화합물을 이용하여 반도체 막이 형성되는 표면으로부터 특히 산소(산소가 결정화를 방해하기 때문에)와 같은 오염 물질을 제거하는 것이 중요하다. 이 경우, 수소/NH3, H2, Ar, He와 같은 반응 기체를 이용하는 플라스마 처리에서 발생하는 활성 수소나 수소 화합물을 이용하여 챔버와 전극들의 내벽에 붙은 산소를 OH기로 변화시켜서 기체를 제거한다. 따라서, 산소가 초기 단계에서 반도체 막의 형성물에 혼입되는 것을 방지한다. 또한, 각 막의 형성에는 같은 온도(±50 ℃)와 같은 압력(±20%)을 이용한다.
상기 장치를 이용하면, 게이트 절연막과 반도체 막의 오염을 방지하여 안정하고 우수한 전기 특성을 실현할 수 있다.
상기에서와 같이, 본 발명의 반도체 장치 구조를 높은 전압 저항을 요구하는 반도체 회로에 이용하면 반도체 회로의 신뢰성을 향상시킬 수 있다. 이것은 신뢰성이 높은 전기 광학 장치를 제조하는 데에 있어서 매우 중요하다.
상기에서 실시예와 관련하여 상세히 설명한 바와 같이, 본 발명은 매우 적은 수의 마스크들(전형적으로, 4개의 마스크들)을 사용하여 TFT를 대량 생산할 수 있는 기술을 제공한다.
본 발명에 따르면, 반도체 장치에서 채널 형성 영역과 소스/드레인 전극들 사이에 데이터 변동을 흡수하기 위한 전계 버퍼층들(LDD 영역, 마스크 오프셋 영역, 두께 오프셋 영역 등)을 형성할 수 있다. 이와 같은 형태의 반도체 장치를 제공하므로써, 본 발명은 신뢰성이 높고 재현성이 우수한 TFT를 실현할 수 있다.
또한, 본 발명은 상기의 TFT를 포함하는 반도체 회로들을 포함하는 모든 종류의 반도체 장치와, 이와 같은 반도체 회로들과 액정막 등의 결합을 포함한 전기 광학 장치와, 이러한 전기 광학 장치의 디스플레이로 이루어진 전자 기기에도 적용된다.
지금까지 본 발명의 실시예에 대하여 설명하였으나 본 발명은 이에 한정되는 것이 아니며, 명세서에 기재되고 청구된 원리의 진정한 정신 및 범위 안에서 수정 및 변경될 수 있는 여러 가지 실시 형태는 본 발명의 보호 범위에 속하는 것임을 인정하여야 할 것이다.
도 1a 내지 1d와 도 2a 내지 2c는 실시예 1에서 박막 트랜지스터의 제조 공정을 보여주는 도면이다.
도 3은 실시예 1에서 박막 트랜지스터의 구성을 보여주는 확대도이다.
도 4는 실시예 1에서 반도체 막의 불순물 농도 프로파일을 나타낸 그래프이다.
도 5a 내지 5c는 실시예 2에서 박막 트랜지스터의 구성을 보여주는 도면이다.
도 6a 내지 6c는 실시예 3에서 박막 트랜지스터의 구성을 보여주는 도면이다.
도 7a와 도 7b는 실시예 4에서 박막 트랜지스터의 구성을 보여주는 도면이다.
도 8은 실시예 5에서 CMOS 회로의 구성을 보여주는 도면이다.
도 9는 실시예 5에서 반도체 박막의 불순물 농도 프로파일들을 나타낸 그래프이다.
도 10a와 도 10b는 실시예 7에서 박막 트랜지스터의 구성을 보여주는 도면이다.
도 11a 내지 11c는 실시예 8에서 CMOS 회로의 구성을 보여주는 도면이다.
도 12a 내지 12d와 도 13a 내지 13c는 실시예 10에서 반도체 회로의 제조 공정을 보여주는 도면이다.
도 14a와 도 14b는 실시예 10에서 픽셀 매트릭스 회로의 구성을 보여주는 도면이다.
도 15a 내지 15d는 실시예 11에서 반도체 회로의 제조 공정을 보여주는 도면이다.
도 16은 실시예 12에서 반도체 회로의 제조 공정을 보여주는 도면이다.
도 17a와 도 17b는 실시예 13에서 반도체 회로의 제조 공정을 보여주는 도면이다.
도 18a와 도 18b는 실시예 14에서 픽셀 매트릭스 회로의 구성을 보여주는 도면이다.
도 19a와 도 19b는 실시예 15에서 픽셀 TFT의 구성을 보여주는 도면이다.
도 20은 실시예 16에서 픽셀 TFT의 구성을 보여주는 도면이다.
도 21은 실시예 16에서 픽셀 매트릭스 회로의 구성을 보여주는 도면이다.
도 22는 실시예 17에서 픽셀 TFT의 구성을 보여주는 도면이다.
도 23은 실시예 18에서 외부 단자 접속 위치의 구성을 보여주는 도면이다.
도 24는 실시예 19에서 반도체 회로를 노출시키는 수단을 보여주는 도면이다.
도 25a와 도 25b는 실시예 20에서 전기 광학 장치의 구성을 보여주는 도면이다.
도 26a 내지 26f는 실시예 21에서 다양한 전자 기기들의 아웃라인들을 보여주는 도면이다.
도 27a와 도 27b는 실시예 22에서 반도체 회로의 패턴 구성을 보여주는 도면이다.
도 28a와 도 28b는 실시예 23에서 반도체 회로의 패턴 구성을 보여주는 도면이다.
도 29는 실시예 24에서 다중 챔버의 구성을 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호의 설명 *
32, 33, 34, 35 : 게이트 전극 101 : 유리 기판
107 : 비정질 실리콘막

Claims (69)

  1. 적어도 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 결정성 반도체를 포함하는 반도체 막을 갖는 반도체 장치에 있어서,
    상기 소스 영역과 상기 드레인 영역은 각각 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 높은 저항의 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전형의 반도체층을 포함하는 적층 구조를 가지며, 상기 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되는, 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 불순물 영역들을 구성하는 불순물의 농도 프로파일은 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역까지 연속적으로 변하는, 반도체 장치.
  3. 제 1 항에 있어서, 상기 제 2 불순물 영역은 5 x 1017 내지 1 x 1019 atoms/㎤의 범위 내에서 연속적으로 변하는 불순물을 함유하는, 반도체 장치.
  4. 제 1 항에 있어서, 상기 반도체 막에서, 중첩 영역은 상기 소스 영역과 인접한 중첩 영역의 에지에서 상기 채널 형성 영역과 접촉하고, 마스크 오프셋 영역은 상기 드레인 영역과 인접한 마스크 오프셋 영역의 에지에서 상기 채널 형성 영역과 접촉하는, 반도체 장치.
  5. 제 1 항에 있어서, 상이한 두께를 각각 갖는 2개의 오프셋 영역들은 상기 채널 형성 영역과 상기 제 2 불순물 영역 사이에 형성되는, 반도체 장치.
  6. 제 1 항에 있어서, 두께가 상기 채널 형성 영역의 두께보다 큰 오프셋 영역은 상기 채널 형성 영역과 상기 제 2 불순물 영역 사이에 형성되는, 반도체 장치.
  7. 제 5 항에 있어서, 상기 2개의 오프셋 영역들 중 하나는 평면 방향의 오프셋을 위한 것이며, 도전형과 두께 모두가 상기 채널 형성 영역의 도전형과 두께와 동일한 상기 반도체 층을 포함하는 반면에, 다른 하나는 상기 두께 방향의 오프셋을 위한 것이며, 상기 도전형은 상기 채널 형성 영역의 도전형과 동일하지만 상기 두께는 상기 채널 형성 영역의 두께보다 큰 상기 반도체 층으로 형성되는, 반도체 장치.
  8. 반도체 장치에 있어서,
    절연 표면 상에 형성된 게이트 전극과,
    적어도 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 결정성 반도체를 포함하는 반도체 막과,
    상기 소스 영역과 상기 드레인 영역 상에 각각 형성된 소스 전극과 드레인 전극을 포함하고,
    상기 소스 영역과 상기 드레인 영역은 각각 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 높은 저항의 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전형의 반도체층을 포함하는 적층 구조를 가지며, 상기 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되고,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 상기 게이트 전극 또는 상기 채널 형성 영역과 중첩하는, 반도체 장치.
  9. 적어도 소스 영역과, 드레인 영역과, 채널 형성 영역을 포함하는 결정성 반도체를 포함하는 반도체 막을 갖는 반도체 장치에 있어서,
    상기 소스 영역과 상기 드레인 영역은 각각 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 높은 저항의 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전형의 반도체층을 포함하는 적층 구조를 가지며, 상기 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되고,
    각각이 상이한 두께를 갖는 두 개의 오프셋 영역들과 상기 제 2 불순물 영역을 포함하는 HRD 구조가 상기 채널 형성 영역과 상기 제 1 불순물 영역 사이에 형성되는, 반도체 장치.
  10. 제 9 항에 있어서, 상이한 두께를 각각 갖는 2개의 오프셋 영역들 중 하나는 평면 방향의 오프셋을 위한 것이며, 상기 도전형과 상기 두께 모두가 상기 채널 형성 영역의 도전형과 두께와 동일한 상기 반도체 층을 포함하고, 다른 하나는 상기 두께 방향의 오프셋을 위한 것이며, 상기 도전형이 상기 채널 형성 영역의 도전형과 같지만 상기 두께는 상기 채널 형성 영역의 두께보다 큰 상기 반도체 층을 포함하는, 반도체 장치.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 소스 전극과 상기 드레인 전극은 상기 제 1 불순물 영역을 덮는 층간 절연막 상에 형성되고, 상기 층간 절연막을 통해 형성된 접촉홀을 통하여 상기 제 1 불순물 영역과 전기적으로 접속되는, 반도체 장치.
  12. 제 1 항, 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 제 1 불순물 영역의 두께가 30 내지 100 ㎚이고, 상기 제 2 불순물 영역의 두께가 30 내지 200 ㎚이고, 상기 도전형이 상기 채널 형성 영역의 도전형과 동일한 상기 반도체층의 두께가 100 내지 300 ㎚이고, 상기 채널 형성 영역의 두께가 10 내지 100 ㎚인, 반도체 장치.
  13. 제 1 항, 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 제 1 불순물 영역, 상기 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전형의 상기 반도체층의 두께들은 상기 순서대로 증가하는, 반도체 장치.
  14. 제 1 항, 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 채널 형성 영역과 동일한 도전형의 상기 반도체층은 상기 제 2 불순물 영역 아래에 형성된 진성 또는 실질적으로 진성 반도체층이고, 그 두께는 상기 채널 형성 영역의 두께보다 큰, 반도체 장치.
  15. 제 1 항, 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역은 13족 또는 15족에서 선택된 원소를 포함하는, 반도체 장치.
  16. 제 1 항, 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 임계 전압 제어용 불순물은 1 x 1015 내지 5 x 1017 atoms/㎤의 불순물 농도로 적어도 상기 채널 형성 영역에 첨가되는, 반도체 장치.
  17. 제 1 항, 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 임계 전압 제어용 불순물은 1 x 1015 내지 5 x 1017 atoms/㎤의 불순물 농도로, 채널 형성 영역과, 상기 채널 형성 영역과 동일한 도전형의 상기 반도체층에 첨가되는, 반도체 장치.
  18. 제 16 항에 있어서, 상기 임계 전압 제어용 불순물은 붕산, 인듐 또는 갈륨으로 구성된 그룹(group)에서 선택되는, 반도체 장치.
  19. 반도체 장치 제조 방법에 있어서,
    절연 표면상에 게이트 전극, 게이트 절연층, 및 비정질 반도체 막을 형성하는 단계와,
    상기 비정질 반도체 막을 결정성 반도체를 포함하는 반도체 막으로 변환하기 위해 레이저빔과 레이저빔과 등가인 광 중 하나에 상기 비정질 반도체 막을 노출시키는 단계와,
    불순물 영역들을 형성하기 위해 13족 및 15족에서 선택된 불순물을 결정성 반도체를 포함하는 상기 반도체 막에 첨가하는 단계와,
    상기 불순물 영역들 상에 소스 전극과 드레인 전극을 형성하는 단계와,
    채널 형성 영역을 형성하기 위해 상기 반도체 막에 대해 모두 마스크들로서 작용하는 상기 소스 전극과 상기 드레인 전극을 사용하여 결정성 반도체를 포함하는 반도체 막을 에칭하는 단계를 포함하는, 반도체 장치 제조 방법.
  20. 반도체 장치 제조 방법에 있어서,
    절연 표면상에 게이트 전극, 게이트 절연층, 및 비정질 반도체 막을 형성하는 단계와,
    상기 비정질 반도체 막을 결정성 반도체를 포함하는 반도체 막으로 변환하기 위해 레이저빔 및 레이저빔들과 등가인 광 중 하나에 상기 비정질 반도체 막을 노출시키는 단계와,
    불순물 영역들을 형성하기 위해 13족 및 15족에서 선택된 제 1 불순물을 결정 반도체를 포함하는 상기 반도체 막에 첨가하는 단계와,
    상기 불순물 영역들 상에 소스 전극과 드레인 전극을 형성하는 단계와,
    채널 형성 영역을 형성하기 위해 상기 반도체 막에 대해 모두 마스크들로서 작용하는 상기 소스 전극과 상기 드레인 전극을 사용하여 결정성 반도체를 포함하는 상기 반도체 막을 에칭하는 단계와,
    상기 반도체 막에 대해 모두 마스크들로서 작용하는 상기 소스 전극과 상기 드레인 전극을 사용하여 상기 반도체 막에 임계 전압 제어용 불순물을 첨가하는 단계를 포함하는, 반도체 장치 제조 방법.
  21. 제 19 항 또는 제 20 항에 있어서, 결정성 반도체를 포함하는 상기 반도체 막을 처리하는 적어도 한 번의 레이저 어닐링 단계를 더 포함하는, 반도체 장치 제조 방법.
  22. 제 19 항 또는 제 20 항에 있어서, 15족에서 선택된 상기 불순물은 인이고, 13족에서 선택된 상기 불순물은 붕산인, 반도체 장치 제조 방법.
  23. 제 19 항 또는 제 20 항에 있어서, 상기 불순물 첨가는 이온 주입이나 이온 도핑을 통하여 수행되는, 반도체 장치 제조 방법.
  24. 제 19 항 또는 제 20 항에 있어서, 램프 어닐링을 통하여 열처리를 수행하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  25. 하부 게이트형 반도체 장치에 있어서,
    적어도 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 결정성 반도체를 포함하는 반도체 막을 가지며,
    상기 소스 영역과 상기 드레인 영역은 각각 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 높은 저항의 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전형의 반도체층을 포함하는 적층 구조를 가지며, 상기 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되는, 하부 게이트형 반도체 장치.
  26. 하부 게이트형 반도체 장치에 있어서,
    적어도 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 결정성 반도체를 포함하는 반도체 막을 가지며,
    상기 소스 영역과 상기 드레인 영역은 각각 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 높은 저항의 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전형의 반도체층을 포함하는 적층 구조를 가지며, 상기 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되고,
    상기 제 1 및 제 2 불순물 영역들을 구성하는 상기 불순물의 농도 프로파일은 상기 제 1 불순물 영역으로부터 상기 제 2 불순물 영역까지 연속적으로 변하는, 하부 게이트형 반도체 장치.
  27. 하부 게이트형 반도체 장치에 있어서,
    적어도 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 결정성 반도체를 포함하는 반도체 막을 가지며,
    상기 소스 영역과 상기 드레인 영역은 각각 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 높은 저항의 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전형의 반도체층을 포함하는 적층 구조를 가지며, 상기 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되고,
    상기 제 2 불순물 영역은 5 x 1017 내지 1 x 1019 atoms/㎤의 범위 내에서 연속적으로 변하는 불순물을 함유하는, 하부 게이트형 반도체 장치.
  28. 하부 게이트형 반도체 장치에 있어서,
    적어도 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 결정성 반도체를 포함하는 반도체 막을 가지며,
    상기 소스 영역과 상기 드레인 영역은 각각 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 높은 저항의 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전형의 반도체층을 포함하는 적층 구조를 가지며, 상기 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되고,
    각각 상이한 두께를 갖는 두 개의 오프셋 영역들이 상기 채널 형성 영역과 상기 제 2 불순물 영역 사이에 형성되는, 하부 게이트형 반도체 장치.
  29. 하부 게이트형 반도체 장치에 있어서,
    적어도 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 결정성 반도체를 포함하는 반도체 막을 가지며,
    상기 소스 영역과 상기 드레인 영역은 각각 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 높은 저항의 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전형의 반도체층을 포함하는 적층 구조를 가지며, 상기 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되고,
    두께가 상기 채널 형성 영역의 두께보다 큰 오프셋 영역이 상기 채널 형성 영역과 상기 제 2 불순물 영역 사이에 형성되는, 하부 게이트형 반도체 장치.
  30. 하부 게이트형 반도체 장치에 있어서,
    절연 표면상에 형성된 게이트 전극과,
    적어도 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 결정성 반도체를 포함하는 반도체 막과,
    상기 소스 영역과 상기 드레인 영역 상에 각각 형성된 소스 전극과 드레인 전극을 포함하고,
    상기 소스 영역과 상기 드레인 영역은 각각 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 높은 저항의 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전형의 반도체층을 포함하는 적층 구조를 가지며, 상기 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되고,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 상기 채널 형성 영역 위의 상기 게이트 전극과 중첩하는, 반도체 장치.
  31. 적어도 소스 영역, 드레인 영역, 및 채널 형성 영역을 포함하는 결정성 반도체를 포함하는 반도체 막을 갖는 하부 게이트형 반도체 장치에 있어서,
    상기 소스 영역과 상기 드레인 영역은 각각 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 높은 저항의 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전형의 반도체층을 포함하는 적층 구조를 가지며, 상기 층들은 게이트 절연막 쪽으로 상기 순서대로 적층되고,
    각각이 상이한 두께를 갖는 두 개의 오프셋 영역들과 상기 제 2 불순물 영역을 포함하는 HRD 구조가 상기 채널 형성 영역과 상기 제 1 불순물 영역 사이에 형성되는, 하부 게이트형 반도체 장치.
  32. 제 31 항에 있어서, 상이한 두께를 각각 갖는 2개의 오프셋 영역들 중 하나는 평면 방향의 오프셋을 위한 것이며, 상기 도전형과 상기 두께 모두가 상기 채널 형성 영역의 도전형과 두께와 동일한 상기 반도체 층을 포함하고, 다른 하나는 상기 두께 방향의 오프셋을 위한 것이며, 상기 도전형이 상기 채널 형성 영역의 도전형과 같지만 상기 두께는 상기 채널 형성 영역의 두께보다 큰 상기 반도체 층을 포함하는, 하부 게이트형 반도체 장치.
  33. 제 25 항 내지 제 32 항 중 어느 한 항에 있어서, 상기 제 1 불순물 영역의 두께가 30 내지 100 ㎚이고, 제 2 불순물 영역의 두께가 30 내지 200 ㎚이고, 상기 도전형이 상기 채널 형성 영역의 도전형과 동일한 상기 반도체층의 두께가 100 내지 300 ㎚이고, 상기 채널 형성 영역의 두께가 10 내지 100 ㎚인, 하부 게이트형 반도체 장치.
  34. 제 33 항에 있어서, 상기 제 1 불순물 영역, 상기 제 2 불순물 영역, 및 상기 도전형이 상기 채널 형성 영역의 도전형과 같은 상기 반도체 층의 상기 두께들은 상기 순서대로 증가하는, 하부 게이트형 반도체 장치.
  35. 제 25 항 내지 제 32 항 중 어느 한 항에 있어서, 상기 도전형이 상기 채널 형성 영역과 같은 상기 반도체층이 상기 제 2 불순물 영역 아래에 형성된 진성 또는 실질적으로 진성 반도체층(i 층)이고, 그 두께가 상기 채널 형성 영역의 상기 두께보다 큰, 하부 게이트형 반도체 장치.
  36. 제 25 항 내지 제 32 항 중 어느 한 항에 있어서, 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역은 13족 및 15족에서 선택된 원소를 포함하는, 하부 게이트형 반도체 장치.
  37. 제 25 항 내지 제 32 항 중 어느 한 항에 있어서, 임계 전압 제어용 불순물이 1 x 1015 내지 5 x 1017 atoms/㎤의 불순물 농도로 적어도 상기 채널 형성 영역에 첨가되는, 하부 게이트형 반도체 장치.
  38. 제 25 항 내지 제 32 항 중 어느 한 항에 있어서, 임계 전압 제어용 불순물이 1 x 1015 내지 5 x 1017 atoms/㎤의 불순물 농도로, 상기 채널 형성 영역과, 상기 도전형이 상기 채널 형성 영역과 같은 상기 반도체 층에 첨가되는, 하부 게이트형 반도체 장치.
  39. 제 37 항 또는 제 38 항에 있어서, 상기 임계 전압 제어용 불순물은 붕산, 인듐 또는 갈륨으로 구성되는 그룹에서 선택되는, 하부 게이트형 반도체 장치.
  40. 반도체 장치 제조 방법에 있어서,
    절연 표면상에 게이트 전극과, 게이트 절연층과, 비정질 반도체 막을 형성하는 단계와,
    상기 비정질 반도체 막을 결정성 반도체를 포함하는 반도체 막으로 결정화하기 위해 레이저빔들 또는 세기가 레이저빔들과 등가인 광에 상기 비정질 반도체 막을 노출시키는 단계와,
    불순물을 함유하는 제 1 및 제 2 불순물 영역들을 형성하기 위해 이온 주입 또는 이온 도핑을 통해 결정성 반도체를 포함하는 반도체 막에 13족 및/또는 15족에서 선택된 불순물을 첨가하는 단계와,
    상기 불순물을 활성화시키기 위해 레이저빔들 또는 세기가 레이저빔들과 등가인 광에 상기 불순물 영역들을 노출시키는 단계와,
    상기 불순물 영역들 상에 소스 전극과 드레인 전극을 형성하는 단계와,
    채널 형성 영역을 형성하기 위해 막에 대해 모두 마스크들로서 작용하는 상기 소스 전극과 상기 드레인 전극을 통해 결정 반도체를 포함하는 반도체 막을 에칭하는 단계를 포함하며,
    상기 제 1 및 제 2 불순물 영역들의 두께들은 상기 불순물의 농도 프로파일에 의해 제어되는, 반도체 장치 제조 방법.
  41. 반도체 장치 제조 방법에 있어서,
    절연 표면을 갖는 기판상에 게이트 전극, 게이트 절연층, 및 비정질 반도체 막을 형성하는 단계와,
    상기 비정질 반도체 막을 결정성 반도체를 포함하는 반도체 막으로 결정화하기 위해 레이저빔들 또는 세기가 레이저빔들과 등가인 광에 상기 비정질 반도체 막을 노출시키는 단계와,
    상기 불순물을 함유하는 제 1 및 제 2 불순물 영역들을 형성하기 위해 이온 주입 또는 이온 도핑을 통해 결정성 반도체를 포함하는 반도체 막에 13족 및 15족에서 선택된 불순물을 첨가하는 단계와,
    상기 불순물을 활성화시키기 위해 레이저빔들 또는 세기가 레이저빔과 등가인 광에 상기 불순물 영역들을 노출시키는 단계와,
    상기 불순물 영역들상에 소스 전극과 드레인 전극을 형성하는 단계와,
    채널 형성 영역을 형성하기 위해 반도체 막에 대해 모두 마스크들로서 작용하는 상기 소스 전극과 상기 드레인 전극을 통해 결정 반도체를 포함하는 반도체 막을 에칭하는 단계와,
    상기 반도체 막에 대해 모두 마스크들로서 작용하는 상기 소스 전극과 상기 드레인 전극을 통해 임계 전압 제어용 불순물을 상기 반도체 막에 첨가하는 단계를 포함하며,
    상기 제 1 및 제 2 불순물 영역들의 두께들은 상기 불순물의 농도 프로파일에 의해 제어되는, 반도체 장치 제조 방법.
  42. 제 40 항 또는 제 41 항에 있어서, 13족에서 선택된 상기 불순물은 붕산, 인듐 또는 갈륨이고, 15족에서 선택된 상기 불순물은 인, 비소 또는 안티몬인, 반도체 장치 제조 방법.
  43. 제 19 항 또는 제 20 항 또는 제 40 항 또는 제 41 항에 있어서, 적어도 상기 게이트 절연막과 상기 비정질 반도체 막은 연속적으로 형성되는, 반도체 장치 제조 방법.
  44. 제 43 항에 있어서, 상기 연속적인 형성 단계들은 멀티-챔버 내에서 수행되는, 반도체 장치 제조 방법.
  45. 제 43 항에 있어서, 상기 연속적인 형성 단계들은 단일 챔버 내에서 수행되는, 반도체 장치 제조 방법.
  46. 제 1 항, 제 8 항, 제 9 항, 제 25 내지 31 항 중 어느 한 항에 있어서, 상기 반도체 장치는 디스플레이 장치인, 장치.
  47. 제 1 항, 제 8 항, 제 9 항, 제 25 내지 31 항 중 어느 한 항에 있어서, 상기 반도체 장치는 비디오 카메라, 스틸 카메라, 투사기, 투사 TV, 헤드장착 디스플레이, 차량 네비게이션, 개인용 컴퓨터, 이동 컴퓨터, 및 휴대용 전화로 구성된 그룹에서 선택되는 전자 기기인, 장치.
  48. 제 19 항 또는 제 20 항 또는 제 40 항 또는 제 41 항에 있어서, 상기 반도체 장치가 디스플레이 장치인, 방법.
  49. 제 19 항 또는 제 20 항 또는 제 40 항 또는 제 41 항에 있어서, 상기 반도체 장치는 비디오 카메라, 스틸 카메라, 투사기, 투사 TV, 헤드장착 디스플레이, 차량 네비게이션, 개인용 컴퓨터, 이동 컴퓨터, 및 휴대용 전화로 구성된 그룹에서 선택되는 전자 기기인, 방법.
  50. 반도체 장치에 있어서,
    절연 표면을 갖는 기판 상에 형성된 적어도 하나의 박막 트랜지스터를 포함하는 활성 매트릭스형 디스플레이 장치로서, 상기 박막 트랜지스터는 결정성 실리콘을 포함하는 반도체 막을 포함하는, 상기 활성 매트릭스형 디스플레이 장치와,
    상기 활성 매트릭스형 디스플레이 장치에 동작적으로 접속된 집적 회로를 포함하며,
    상기 반도체 막은 적어도 소스 영역, 드레인 영역 및 채널 형성 영역을 포함하며,
    상기 소스 영역 및 상기 드레인 영역의 각각은 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 큰 저항을 갖는 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전성을 갖는 반도체 영역을 포함하는 적층 구조를 가지며,
    상기 반도체 영역의 상기 도전성은 상기 제 2 불순물 영역의 도전성과 상이한, 반도체 장치.
  51. 반도체 장치에 있어서,
    절연 표면을 갖는 기판 상에 형성된 적어도 하나의 박막 트랜지스터를 포함하는 활성 매트릭스형 디스플레이 장치로서, 상기 박막 트랜지스터는 결정성 실리콘을 포함하는 반도체 막을 포함하는, 상기 활성 매트릭스형 디스플레이 장치와,
    상기 활성 매트릭스형 디스플레이 장치에 동작적으로 접속된 집적 회로를 포함하며,
    상기 박막 트랜지스터는,
    상기 기판 상에 형성된 게이트 전극으로서, 상기 반도체 막은 적어도 소스 영역, 드레인 영역 및 채널 형성 영역을 포함하는, 상기 게이트 전극과,
    상기 소스 영역과 상기 드레인 영역상에 각각 형성된 소스 전극과 드레인 전극을 포함하며,
    상기 소스 영역 및 상기 드레인 영역의 각각은 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 큰 저항을 갖는 제 2 불순물 영역, 및 상기 채널 형성 영역과 동일한 도전성을 갖는 반도체 영역을 포함하는 적층 구조를 가지며,
    상기 반도체 영역의 상기 도전성은 상기 제 2 불순물 영역의 도전성과 상이하며,
    상기 소스 전극과 상기 드레인 전극 중 적어도 하나는 상기 게이트 전극과 상기 채널 형성 영역과 중첩하는, 반도체 장치.
  52. 반도체 장치에 있어서,
    절연 표면을 갖는 기판 상에 형성된 적어도 하나의 박막 트랜지스터를 포함하는 활성 매트릭스형 디스플레이 장치로서, 상기 박막 트랜지스터는 결정성 반도체 막을 포함하는, 상기 활성 매트릭스형 디스플레이 장치와,
    상기 활성 매트릭스형 디스플레이 장치에 동작적으로 접속된 집적 회로를 포함하며,
    상기 결정성 반도체 막은 적어도 소스 영역, 드레인 영역 및 채널 형성 영역을 포함하며,
    상기 소스 영역 및 상기 드레인 영역은 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 큰 저항을 갖는 제 2 불순물 영역, 상기 채널 형성 영역과 동일한 도전을 갖는 반도체 영역을 포함하는 적층 구조를 가지며,
    상기 제 2 불순물 영역은 5 x 1017 내지 1 x 1019atoms/㎤의 범위내에서 연속적으로 변하는 불순물을 포함하며,
    상기 반도체 영역의 상기 도전성은 상기 제 2 불순물 영역의 도전성과 상이한, 반도체 장치.
  53. 반도체 장치에 있어서,
    절연 표면을 갖는 기판 상에 형성된 적어도 하나의 박막 트랜지스터를 포함하는 활성 매트릭스형 디스플레이 장치로서, 상기 박막 트랜지스터는 결정성 반도체 막을 포함하는, 상기 활성 매트릭스형 디스플레이 장치와,
    상기 활성 매트릭스형 디스플레이 장치에 동작적으로 접속된 집적 회로를 포함하며,
    상기 결정성 반도체 막은 적어도 소스 영역, 드레인 영역 및 채널 형성 영역을 포함하며,
    소스 영역 및 드레인 영역은 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역보다 큰 저항을 갖는 제 2 불순물 영역, 상기 채널 형성 영역과 동일한 도전성을 갖는 반도체 영역을 포함하는 적층 구조를 가지며,
    상기 반도체 영역의 상기 도전성은 상기 제 2 불순물 영역의 도전성과 상이하며,
    서로 상이한 두께를 갖는 두개의 오프셋 영역들이 상기 채널 형성 영역과 상기 제 2 불순물 영역 사이의 상기 반도체 영역을 사용하여 형성되는, 반도체 장치.
  54. 제 50 항 내지 제 53 항 중 어느 한 항에 있어서, 제 1 불순물 영역과 제 2 불순물 영역 각각은 13족 및 15족에서 선택된 원소를 포함하는, 반도체 장치.
  55. 제 50 항 내지 제 53 항 중 어느 한 항에 있어서, 임계 전압 제어용 불순물은 1 x 1015 내지 5 x 1017atoms/㎤의 농도에서 적어도 상기 채널 형성 영역에 첨가되는, 반도체 장치.
  56. 제 50 항 내지 제 53 항 중 어느 한 항에 있어서, 상기 임계 전압 제어용 불순물은 붕소, 인듐 및 갈륨으로 구성된 그룹에서 선택되는, 반도체 장치.
  57. 제 50 항 내지 제 53 항 중 어느 한 항에 있어서, 상기 반도체 장치는 비디오 카메라, 스틸 카메라, 투사기, 투사 TV, 헤드장착 디스플레이, 차량 네비게이션, 개인용 컴퓨터, 이동 컴퓨터, 및 휴대용 전화로 구성된 그룹에서 선택되는 전자 기기인, 반도체 장치.
  58. 절연 표면을 갖는 기판 상에 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 박막 트랜지스터는,
    적어도 채널 형성 영역과 소스 및 드레인 영역들을 갖는 반도체 막으로서, 상기 소스 및 드레인 영역들 각각은 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 제 2 불순물 영역, 상기 채널 형성 영역과 동일한 도전성을 갖는 반도체 영역을 포함하는 적층 구조를 갖는, 상기 반도체 막과,
    상기 반도체 막에 인접하고 그 사이에 삽입된 게이트 절연막을 갖는 게이트 전극을 포함하며,
    상기 반도체 영역의 상기 도전성은 상기 제 2 불순물 영역의 도전성과 상이하고,
    상기 소스 및 드레인 영역들에서 상기 반도체 영역들은 비대칭인, 반도체 장치.
  59. 절연 표면을 갖는 기판 상에 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 박막 트랜지스터는,
    적어도 채널 형성 영역과 소스 및 드레인 영역들을 갖는 반도체 막으로서, 상기 소스 및 드레인 영역들 각각은 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 제 2 불순물 영역, 상기 채널 형성 영역과 동일한 도전성을 갖는 반도체 영역을 포함하는 적층 구조를 갖는, 상기 반도체 막과,
    상기 반도체 막에 인접하고 그 사이에 삽입된 게이트 절연막을 갖는 게이트 전극을 포함하며,
    상기 반도체 영역의 상기 도전성은 상기 제 2 불순물 영역의 도전성과 상이하고,
    상기 소스 및 드레인 영역들에서 상기 반도체 영역들 중 하나는 상기 게이트 전극과 중첩하는, 반도체 장치.
  60. 절연 표면을 갖는 기판 상에 형성된 N채널 TFT와 P채널 TFT를 갖는 CMOS 회로를 포함하는 반도체 장치에 있어서, 상기 N채널과 P채널 박막 트랜지스터들의 각각은,
    적어도 채널 형성 영역과 소스 및 드레인 영역들을 갖는 반도체 막으로서, 상기 소스 및 드레인 영역들 각각은 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 제 2 불순물 영역, 상기 채널 형성 영역과 동일한 도전성을 갖는 반도체 영역을 포함하는 적층 구조를 갖는, 상기 반도체 막과,
    상기 반도체 막에 인접하고 그 사이에 삽입된 게이트 절연막을 갖는 게이트 전극을 포함하며,
    상기 반도체 영역의 상기 도전성은 상기 제 2 불순물 영역의 도전성과 상이한, 반도체 장치.
  61. 절연 표면을 갖는 기판 상에 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 박막 트랜지스터는,
    다수의 채널 형성 영역들과 다수의 소스 및 드레인 영역들을 갖는 반도체 막으로서, 상기 소스 및 드레인 영역들 각각은 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 제 2 불순물 영역, 상기 채널 형성 영역과 동일한 도전성을 갖는 반도체 영역을 포함하는 적층 구조를 갖는, 상기 반도체 막과,
    상기 반도체 막에 인접하고 그 사이에 삽입된 게이트 절연막을 갖는 다수의 게이트 전극들을 포함하며,
    상기 반도체 영역의 상기 도전성은 상기 제 2 불순물 영역의 도전성과 상이한, 반도체 장치.
  62. 절연 표면을 갖는 기판 상에 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 박막 트랜지스터는,
    다수의 채널 형성 영역들과 다수의 소스 및 드레인 영역들을 갖는 반도체 막으로서, 상기 소스 및 드레인 영역들 각각은 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 제 2 불순물 영역, 상기 채널 형성 영역과 동일한 도전성을 갖는 반도체 영역을 포함하는 적층 구조를 갖는, 상기 반도체 막과,
    상기 반도체 막 아래에 있으며 그 사이에 삽입된 게이트 절연막을 갖는 게이트 전극을 포함하며,
    상기 반도체 영역의 상기 도전성은 상기 제 2 불순물 영역의 도전성과 상이하며,
    상기 소스 및 드레인 영역들은 비대칭인, 반도체 장치.
  63. 절연 표면을 갖는 기판 상에 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 박막 트랜지스터는,
    다수의 채널 형성 영역들과 다수의 소스 및 드레인 영역들을 갖는 반도체 막으로서, 상기 소스 및 드레인 영역들 각각은 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 제 2 불순물 영역, 상기 채널 형성 영역과 동일한 도전성을 갖는 반도체 영역을 포함하는 적층 구조를 갖는, 상기 반도체 막과,
    상기 반도체 막 아래에 있으며 그 사이에 삽입된 게이트 절연막을 갖는 게이트 전극을 포함하며,
    상기 반도체 영역의 상기 도전성은 상기 제 2 불순물 영역의 도전성과 상이하며,
    상기 소스 영역 및 상기 드레인 영역 중 하나는 상기 게이트 전극과 중첩하는, 반도체 장치.
  64. 절연 표면을 갖는 기판 상에 형성된 N채널 TFT와 P채널 TFT를 갖는 CMOS 회로를 포함하는 반도체 장치에 있어서, 상기 N채널과 P채널 박막 트랜지스터들의 각각은,
    다수의 채널 형성 영역들과 다수의 소스 및 드레인 영역들을 갖는 반도체 막으로서, 상기 소스 및 드레인 영역들 각각은 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 제 2 불순물 영역, 상기 채널 형성 영역과 동일한 도전성을 갖는 반도체 영역을 포함하는 적층 구조를 갖는, 상기 반도체 막과,
    상기 반도체 막 아래에 있으며 그 사이에 삽입된 게이트 절연막을 갖는 게이트 전극을 포함하며,
    상기 반도체 영역의 상기 도전성은 상기 제 2 불순물 영역의 도전성과 상이한, 반도체 장치.
  65. 절연 표면을 갖는 기판 상에 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 상기 박막 트랜지스터는,
    다수의 채널 형성 영역들과 다수의 소스 및 드레인 영역들을 갖는 반도체 막으로서, 상기 소스 및 드레인 영역들 각각은 적어도 제 1 불순물 영역, 상기 제 1 불순물 영역의 불순물 농도보다 낮은 불순물 농도를 갖는 제 2 불순물 영역, 상기 채널 형성 영역과 동일한 도전성을 갖는 반도체 영역을 포함하는 적층 구조를 갖는, 상기 반도체 막과,
    상기 반도체 막 아래에 있으며 그 사이에 삽입된 게이트 절연막을 갖는 다수의 게이트 전극들을 포함하며,
    상기 반도체 영역의 상기 도전성은 상기 제 2 불순물 영역의 도전성과 상이한, 반도체 장치.
  66. 제 58 항 내지 제 65 항 중 어느 한 항에 있어서, 상기 소스 및 드레인 영역들에서 상기 반도체 영역들 각각은 두께가 상기 채널 형성 영역보다 큰 두께 방향 오프셋으로서 제 1 오프셋 영역을 포함하는, 반도체 장치.
  67. 제 58 항 내지 제 65 항 중 어느 한 항에 있어서, 상기 소스 및 드레인 영역들에서 상기 반도체 영역들 중 적어도 하나는 두께가 상기 채널 형성 영역의 두께보다 큰 두께 방향 오프셋으로서 제 1 오프셋 영역과, 두께가 상기 채널 형성 영역의 두께와 동일한 평면 방향 오프셋으로서 제 2 오프셋 영역을 포함하는, 반도체 장치.
  68. 제 60 항 또는 제 61 항 또는 제 64 항 또는 제 65 항에 있어서, 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는 상기 게이트 전극과 중첩하는, 반도체 장치.
  69. 제 60 항 또는 제 64 항에 있어서, 상기 박막 트랜지스터는 상기 기판상의 픽셀 영역에서 픽셀 전극에 접속되는, 반도체 장치.
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