KR102046997B1 - 박막 트랜지스터 및 유기 발광 표시 장치 - Google Patents

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Abstract

박막 트랜지스터는 제1 도전 영역, 상기 제1 도전 영역과 이웃하는 제1 채널 영역, 상기 제1 채널 영역을 사이에 두고 상기 제1 도전 영역과 이격된 제2 도전 영역, 상기 제2 도전 영역을 사이에 두고 상기 제1 채널 영역과 이격된 제2 채널 영역, 상기 제2 채널 영역을 사이에 두고 상기 제2 도전 영역과 이격된 제3 도전 영역을 포함하는 액티브 패턴, 및 상기 액티브 패턴 상에 위치하며, 상기 제1 채널 영역을 가로지르는 제1 게이트 영역, 상기 제2 채널 영역을 가로지르는 제2 게이트 영역, 상기 제1 게이트 영역과 상기 제2 게이트 영역 사이를 연결하며 상기 제1 게이트 영역 및 상기 제2 게이트 영역과 함께 상기 제2 도전 영역을 둘러싸는 연결 게이트 영역을 포함하는 게이트 전극을 포함한다.

Description

박막 트랜지스터 및 유기 발광 표시 장치{THIN FILM TRANSISTOR AND ORGANIC LIGHT EMITTING DISPLAY DEVICE}
본 발명은 박막 트랜지스터 및 유기 발광 표시 장치에 관한 것으로서, 보다 상세하게는 복수의 게이트 전극을 포함하는 박막 트랜지스터 및 이를 포함하는 유기 발광 발광 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목 받고 있다.
유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 유기 발광 표시 장치는 기판 상에 위치하며 일 방향으로 연장된 게이트 배선들, 게이트 배선들과 교차하는 방향으로 연장된 데이터 배선들, 게이트 배선들 및 데이터 배선들 각각에 연결된 복수의 박막 트랜지스터 및 박막 트랜지스터와 연결된 유기 발광 소자를 포함한다.
최근, 유기 발광 표시 장치에 포함된 복수의 박막 트랜지스터는 누설 전류(off leakage)를 방지하기 위한 복수의 게이트 전극을 포함하는 하나 이상의 박막 트랜지스터를 포함하였다.
그런데, 복수의 게이트 전극을 포함하는 박막 트랜지스터는 이웃하는 게이트 전극으로부터 발생되는 전기장(electric field)에 의해 하나의 게이트 전극을 가지는 박막 트랜지스터 대비 전체적인 스위칭(switching) 특성 차이가 발생되는 문제점이 있었다.
본 발명의 일 실시예는, 이웃하는 게이트 전극으로부터 발생되는 전기장을 상쇄하여 스위칭 특성 차이가 발생되는 것이 억제된 박막 트랜지스터 및 유기 발광 표시 장치를 제공하고자 한다.
상술한 기술적 과제를 달성하기 위한 본 발명의 제1 측면은 제1 도전 영역, 상기 제1 도전 영역과 이웃하는 제1 채널 영역, 상기 제1 채널 영역을 사이에 두고 상기 제1 도전 영역과 이격된 제2 도전 영역, 상기 제2 도전 영역을 사이에 두고 상기 제1 채널 영역과 이격된 제2 채널 영역, 상기 제2 채널 영역을 사이에 두고 상기 제2 도전 영역과 이격된 제3 도전 영역을 포함하는 액티브 패턴, 및 상기 액티브 패턴 상에 위치하며, 상기 제1 채널 영역을 가로지르는 제1 게이트 영역, 상기 제2 채널 영역을 가로지르는 제2 게이트 영역, 상기 제1 게이트 영역과 상기 제2 게이트 영역 사이를 연결하며 상기 제1 게이트 영역 및 상기 제2 게이트 영역과 함께 상기 제2 도전 영역을 둘러싸는 연결 게이트 영역을 포함하는 게이트 전극을 포함하는 박막 트랜지스터를 제공한다.
상기 게이트 전극은 상기 제1 게이트 영역, 상기 제2 게이트 영역 및 상기 연결 게이트 영역으로 형성된 폐루프(closed loop) 형태를 가질 수 있다.
상기 게이트 전극은 상기 제2 도전 영역과 비중첩될 수 있다.
상기 제1 도전 영역, 상기 제2 도전 영역, 상기 제3 도전 영역 각각은 도전 물질로 형성되며, 상기 제1 채널 영역 및 상기 제2 채널 영역은 각각은 반도체 물질로 형성될 수 있다.
상기 액티브 패턴은 폴리 실리콘(poly silicon)을 포함하며, 상기 게이트 전극은 금속을 포함할 수 있다.
상기 제1 도전 영역, 상기 제2 도전 영역, 상기 제3 도전 영역 각각에는 이온이 도핑(doping)될 수 있다.
상기 제2 도전 영역은 한번 이상 절곡된 형태를 가질 수 있다.
또한, 본 발명의 제2 측면은 상호 이격된 3 이상의 도전 영역 및 상기 3 이상의 도전 영역 각각의 사이에 위치하는 복수의 채널 영역을 포함하는 액티브 패턴, 및 상기 액티브 패턴 상에 위치하며, 각각이 상기 복수의 채널 영역 각각을 가로지르는 복수의 게이트 영역 및 상기 복수의 게이트 영역 각각의 사이를 연결하는 연결 게이트 영역을 포함하는 게이트 전극을 포함하는 박막 트랜지스터를 제공한다.
상기 게이트 전극은 상기 복수의 게이트 영역 및 상기 연결 게이트 영역으로 형성된 폐루프(closed loop) 형태를 가질 수 있다.
또한, 본 발명의 제3 측면은 기판, 상기 기판 상에 위치하는 유기 발광 소자, 및 상기 유기 발광 소자와 연결되는 상기 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 제공한다.
상기 유기 발광 소자는, 상기 박막 트랜지스터와 연결되는 제1 전극, 상기 제1 전극 상에 위치하는 유기 발광층, 및 상기 유기 발광층 상에 위치하는 제2 전극을 포함할 수 있다.
상술한 본 발명의 과제 해결 수단의 일부 실시예 중 하나에 의하면, 이웃하는 게이트 전극으로부터 발생되는 전기장을 상쇄하여 스위칭 특성 차이가 발생되는 것이 억제된 박막 트랜지스터 및 유기 발광 표시 장치가 제공된다.
도 1은 본 발명의 제1 실시예에 따른 유기 발광 표시 장치를 나타낸 도면이다.
도 2는 도 1에 도시된 화소 부분을 나타낸 배치도이다.
도 3은 도 2의 A 부분을 확대한 도면이다.
도 4는 도 3의 Ⅳ-Ⅳ를 따른 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 유기 발광 표시 장치의 화소를 나타낸 배치도이다.
도 6은 본 발명의 제3 실시예에 따른 박막 트랜지스터를 나타낸 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 때, 이는 다른 부분 "바로 상에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 제1 실시예에 따른 유기 발광 표시 장치를 설명한다. 이하에서, 박막 트랜지스터는 제4 박막 트랜지스터를 의미하며, 게이트 전극은 제4 게이트 전극을 의미한다.
도 1은 본 발명의 제1 실시예에 따른 유기 발광 표시 장치를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(1000)는 게이트 구동부(GD1), 게이트 배선들(GW), 발광 제어 구동부(GD2), 데이터 구동부(DD), 데이터 배선들(DW), 및 화소(PE)를 포함한다.
게이트 구동부(GD1)는 도시되지 않은 외부의 제어회로, 예컨대 타이밍 제어부 등으로부터 공급되는 제어신호에 대응하여 게이트 배선들(GW)에 포함된 제1 스캔 라인(SC1~SCn-1) 및 제2 스캔 라인(SC2~SCn)각각으로 스캔 신호를 순차적으로 공급한다. 그러면, 화소(PE)는 스캔 신호에 의해 선택되어 순차적으로 데이터 신호를 공급받는다.
게이트 배선들(GW)은 기판(SUB) 상에 위치하며, 제1 방향으로 연장되어 있다. 게이트 배선들(GW)은 제1 스캔 라인(SCn-1), 발광 제어 라인(E1~En), 제2 스캔 라인(SCn), 초기화 전원 라인(Vinit) 및 후술할 제2 캐패시터 전극(CE2)을 포함한다. 제1 스캔 라인(SCn-1)은 게이트 구동부(GD1)와 연결되어 있으며, 게이트 구동부(GD1)로부터 스캔 신호를 공급받는다. 발광 제어 라인(En)은 발광 제어 구동부(GD2)와 연결되어 있으며, 발광 제어 구동부(GD2)로부터 발광 제어 신호를 공급받는다. 제2 스캔 라인(SCn)은 게이트 구동부(GD1)와 연결되어 있으며, 게이트 구동부(GD1)로부터 스캔 신호를 공급받는다. 초기화 전원 라인(Vinit)은 게이트 구동부(GD1)와 연결되어 있으며, 게이트 구동부(GD1)로부터 초기화 전원을 인가받는다. 제2 캐패시터 전극(CE2)은 제1 스캔 라인(SCn-1)과 이격되어 제1 방향으로 연장되어 있다.
이와 같이, 초기화 전원 라인(Vinit), 제1 스캔 라인(SCn-1), 제2 캐패시터 전극(CE2), 제2 스캔 라인(SCn), 발광 제어 라인(En) 각각은 상호 이격되어 제1 방향으로 연장되어 있다. 또한, 초기화 전원 라인(Vinit), 제1 스캔 라인(SCn-1), 제2 캐패시터 전극(CE2), 제2 스캔 라인(SCn), 발광 제어 라인(En) 각각은 동일한 층에 위치하여 동일한 재료로 형성되어 있으며, 포토리소그래피 등의 한 번의 공정을 통해 형성될 수 있다.
한편, 본 발명의 다른 실시예에서, 초기화 전원 라인(Vinit), 제1 스캔 라인(SCn-1), 제2 캐패시터 전극(CE2), 제2 스캔 라인(SCn), 발광 제어 라인(En) 각각은 서로 다른 층에 위치하여 서로 다른 재료로 형성될 수 있다.
또한, 본 발명의 제1 실시예에서는 초기화 전원 라인(Vinit)이 게이트 구동부(GD1)로부터 초기화 전원을 인가 받으나, 본 발명의 다른 실시예에서는 초기화 전원 라인(Vinit)이 추가적인 다른 구성과 연결되어 상기 추가적인 다른 구성으로부터 초기화 전원을 인가 받을 수 있다.
발광 제어 구동부(GD2)는 타이밍 제어부 등의 외부로부터 공급되는 제어신호에 대응하여 발광 제어 라인(En)로 발광 제어 신호를 순차적으로 공급한다. 그러면, 화소(PE)는 발광 제어 신호에 의해 발광이 제어된다.
즉, 발광 제어 신호는 화소(PE)의 발광 시간을 제어한다. 단, 발광 제어 구동부(GD2)는 화소(PE)의 내부 구조에 따라 생략될 수도 있다.
데이터 구동부(DD)는 타이밍 제어부 등의 외부로부터 공급되는 제어신호에 대응하여 데이터 배선들(DW) 중 데이터 라인(DAm)으로 데이터 신호를 공급한다. 데이터 라인(DAm)으로 공급된 데이터 신호는 제2 스캔 라인(SCn)으로 스캔 신호가 공급될 때마다 스캔 신호에 의해 선택된 화소(PE)로 공급된다. 그러면, 화소(PE)는 데이터 신호에 대응하는 전압을 충전하고 이에 대응하는 휘도로 발광한다.
데이터 배선들(DW)은 게이트 배선들(GW) 상에 위치하며, 제1 방향과 교차하는 제2 방향으로 연장되어 있다. 데이터 배선들(DW)은 데이터 라인(DA1~DAm) 및 구동 전원 라인(ELVDDL)을 포함한다. 데이터 라인(DAm)은 데이터 구동부(DD)와 연결되어 있으며, 데이터 구동부(DD)로부터 데이터 신호를 공급받는다. 구동 전원 라인(ELVDDL)은 후술할 외부의 제1 전원(ELVDD)과 연결되어 있으며, 제1 전원(ELVDD)으로부터 구동 전원을 공급받는다.
화소(PE)는 게이트 배선들(GW) 및 데이터 배선들(DW)의 교차 영역에 위치하며, 데이터 신호에 대응되는 구동 전류에 상응하는 휘도로 발광하는 유기 발광 소자와, 상기 유기발광소자에 흐르는 구동 전류를 제어하기 위한 복수의 박막 트랜지스터 및 하나 이상의 캐패시터를 포함한다. 복수의 박막 트랜지스터 및 하나 이상의 캐패시터는 게이트 배선들(GW) 및 데이터 배선들(DW) 각각과 연결되어 있으며, 유기 발광 소자는 복수의 박막 트랜지스터 및 하나 이상의 캐패시터와 연결되어 있다. 유기 발광 소자는 제1 전원(ELVDD)과 제2 전원(ELVSS) 사이에 접속된다.
도 2는 도 1에 도시된 화소 부분을 나타낸 배치도이다. 도 3은 도 2의 A 부분을 확대한 도면이다. 도 4는 도 3의 Ⅳ-Ⅳ를 따른 단면도이다.
도 2 내지 도 4에 도시된 바와 같이, 화소(PE)는 상기 제1 전원(ELVDD)과 제2 전원(ELVSS) 사이에 연결된 유기 발광 소자(OLED)와 유기 발광 소자(OLED)와 제1 전원(ELVDD) 사이에 접속되어 상기 유기 발광 소자(OLED)로 공급되는 구동 전원을 제어하는 6개의 박막 트랜지스터 및 2개의 캐패시터를 포함하는 화소 회로를 포함한다.
유기 발광 소자(OLED)(도 4에 도시됨)는 제1 전극(E1), 제1 전극(E1) 상에 위치하는 유기 발광층(OL) 및 유기 발광층(OL) 상에 위치하는 제2 전극(E2)을 포함한다. 유기 발광 소자(OLED)의 애노드 전극인 제1 전극(E1)은 화소 회로를 경유하여 제1 전원(ELVDD)에 연결된 구동 전원 라인(ELVDDL)에 접속되고, 유기 발광 소자(OLED)의 캐소드 전극인 제2 전극(E2)은 제2 전원(ELVSS)에 접속된다. 이러한 유기 발광 소자(OLED)의 유기 발광층(OL)은 제1 전원(ELVDD)으로부터 화소 회로를 거쳐 구동 전원이 공급되고 제2 전원(ELVSS)으로부터 공통 전원이 공급될 때 유기 발광 소자(OLED)에 흐르는 구동 전류에 대응하는 휘도로 발광한다.
화소 회로는, 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다.
제1 박막 트랜지스터(T1)는 구동 전원 라인(ELVDDL)과 유기 발광 소자(OLED) 의 제1 전극(E1) 사이에 연결되며, 화소(PE)의 발광기간 동안 데이터 신호에 대응하는 구동 전원을 제1 전원(ELVDD)으로부터 유기 발광 소자(OLED)로 공급한다. 즉, 제1 박막 트랜지스터(T1)는 화소(PE)의 구동 트랜지스터로서 기능한다. 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)은 제1 캐패시터(C1)의 제1 캐패시터 전극(CE1), 제2 캐패시터(C2), 제3 박막 트랜지스터(T3), 및 제4 박막 트랜지스터(T4) 각각과 연결되며, 소스 전극은 제2 박막 트랜지스터(T2) 및 제5 박막 트랜지스터(T5) 각각과 연결되며, 드레인 전극은 제3 박막 트랜지스터(T3) 및 제6 박막 트랜지스터(T6) 각각과 연결된다. 유기 발광 소자(OLED)의 제1 전극(E1)은 제6 박막 트랜지스터(T6)를 통해 제1 박막 트랜지스터(T1)와 연결된다.
제2 박막 트랜지스터(T2)는 데이터 라인(DAm)과 제1 박막 트랜지스터(T1) 사이를 연결하며, 제2 스캔 라인(SCn)과 연결된 제2 게이트 전극(G2)을 포함한다. 제2 박막 트랜지스터(T2)는 제2 스캔 라인(SCn)으로부터 스캔 신호가 공급될 때 데이터 라인(DAm)으로부터 공급되는 데이터 신호를 화소(PE) 내부로 전달한다. 즉, 제2 박막 트랜지스터(T2)는 화소(PE)의 스위칭 트랜지스터로서 기능한다.
제3 박막 트랜지스터(T3)는 제1 박막 트랜지스터(T1)와 제1 게이트 전극(G1) 사이를 연결하며, 제2 스캔 라인(SCn)과 연결된 제3 게이트 전극(G3)을 포함한다. 제3 박막 트랜지스터(T3)는 화소(PE) 내부로 데이터 신호가 공급될 때 제1 박막 트랜지스터(T1)를 다이오드 형태로 연결하여 제1 박막 트랜지스터(T1)의 문턱전압을 보상한다. 즉, 제3 박막 트랜지스터(T3)는 화소(PE)의 보상 트랜지스터로서 기능한다.
제4 박막 트랜지스터(T4)는 초기화 전원 라인(Vinit)과 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1) 사이를 연결한다. 제4 박막 트랜지스터(T4)는 화소(PE)에 데이터 신호가 입력되는 데이터 프로그래밍 기간 동안 상기 데이터 신호가 화소(PE) 내부로 원활히 공급될 수 있도록, 상기 데이터 프로그래밍 기간에 앞선 초기화 기간 동안 제1 스캔 라인(SCn-1)으로부터 스캔 신호가 공급될 때 초기화 전원 라인(Vinit)으로부터 공급되는 초기화 전원을 화소(PE) 내부로 전달하여 제1 박막 트랜지스터(T1)를 초기화한다. 즉, 제4 박막 트랜지스터(T4)는 화소(PE)의 스위칭 트랜지스터로서 기능한다. 제4 박막 트랜지스터(T4)는 액티브 패턴(AP) 및 제4 게이트 전극(G4)을 포함한다.
액티브 패턴(AP)은 초기화 전원 라인(Vinit)과 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1) 사이를 연결하며, 구체적으로 초기화 전원 라인(Vinit)과 제1 캐패시터(C1)의 제1 캐패시터 전극(CE1) 사이를 연결한다.
액티브 패턴(AP)은 설정된 방향으로 순차적으로 연장된 제1 도전 영역(COA1), 제1 채널 영역(CHA1), 제2 도전 영역(COA2), 제2 채널 영역(CHA2), 제3 도전 영역(COA3)을 포함한다.
제1 도전 영역(COA1)은 초기화 전원 라인(Vinit)과 제1 채널 영역(CHA1) 사이를 연결하며, 폴리 실리콘에 이온이 도핑(doping)되어 전도체 특성을 가지고 있다. 즉, 제1 도전 영역(COA1)은 도전 물질로 형성된다.
제1 채널 영역(CHA1)은 제1 도전 영역(COA1)과 이웃하여 제1 도전 영역(COA1)과 제2 도전 영역(COA2) 사이를 연결하며, 반도체 물질인 폴리 실리콘을 포함하여 반도체 특성을 가지고 있다. 즉, 제1 채널 영역(CHA1)은 반도체 물질로 형성된다.
제2 도전 영역(COA2)은 제1 채널 영역(CHA1)을 사이에 두고 제1 도전 영역(COA1)과 이격되어 제1 채널 영역(CHA1)과 제2 채널 영역(CHA2) 사이를 연결하며, 폴리 실리콘에 이온이 도핑되어 전도체 특성을 가지고 있다. 즉, 제2 도전 영역(COA2)은 도전 물질로 형성된다. 제2 도전 영역(COA2)은 한번 절곡된 형태를 가지며, 제1 채널 영역(CHA1)으로부터 한번 절곡되어 제2 채널 영역(CHA2)으로 연장되어 있다.
한편, 본 발명의 다른 실시예에서, 제2 도전 영역(COA2)은 전체적인 화소(PE)의 설계에 대응하여 두번 이상 절곡된 형태를 가질 수 있다.
제2 채널 영역(CHA2)은 제2 도전 영역(COA2)을 사이에 두고 제1 채널 영역(CHA1)과 이격되어 제2 도전 영역(COA2)과 제3 도전 영역(COA3) 사이를 연결하며, 반도체 물질인 폴리 실리콘을 포함하여 반도체 특성을 가지고 있다. 즉, 제2 채널 영역(CHA2)은 반도체 물질로 형성된다.
제3 도전 영역(COA3)은 제2 채널 영역(CHA2)을 사이에 두고 제2 도전 영역(COA2)과 이격되어 제2 채널 영역(CHA2)과 제1 캐패시터(C1)의 제1 캐패시터 전극(CE1) 사이를 연결하며, 폴리 실리콘에 이온이 도핑되어 전도체 특성을 가지고 있다. 즉, 제3 도전 영역(COA3)은 도전 물질로 형성된다.
상술한 액티브 패턴(AP) 상에 절연층을 사이에 두고 제4 게이트 전극(G4)이 위치하고 있다.
제4 게이트 전극(G4)은 제1 스캔 라인(SCn-1)과 연결되어 액티브 패턴(AP)의 제2 도전 영역(COA2)과 비중첩되어 있으며, 도전 물질인 금속을 포함하는 제1 게이트 영역(GA1), 제2 게이트 영역(GA2) 및 연결 게이트 영역(CGA)을 포함한다.
제1 게이트 영역(GA1)은 제1 채널 영역(CHA1) 상에 위치하여 제1 채널 영역(CHA1)을 제2 방향으로 가로지르고 있다.
제2 게이트 영역(GA2)은 제1 게이트 영역(GA1)과 이격되어 제2 채널 영역(CHA2) 상에 위치하고 있으며, 제2 채널 영역(CHA2)을 제1 방향으로 가로지르고 있다.
연결 게이트 영역(CGA)은 제1 게이트 영역(GA1)과 제2 게이트 영역(GA2) 사이를 연결하며, 제1 게이트 영역(GA1) 및 제2 게이트 영역(GA2)과 함께 제2 도전 영역(COA2)을 둘러싸고 있다. 연결 게이트 영역(CGA)은 제1 게이트 영역(GA1)의 단부와 제2 게이트 영역(GA2)의 단부 사이를 연결하고 있으며, 제2 도전 영역(COA2)과 비중첩되어 있다.
즉, 제4 게이트 전극(G4)은 제2 도전 영역(COA2)과 비중첩되며, 제1 게이트 영역(GA1), 제2 게이트 영역(GA2) 및 연결 게이트 영역(CGA)으로 형성된 폐루프(closed loop) 형태를 가지고 있다.
이상과 같은 제4 박막 트랜지스터(T4)는 이웃하는 제1 게이트 영역(GA1)과 제2 게이트 영역(GA2)으로부터 발생된 전기장(electric field)(EF)이 제2 도전 영역(COA2)에 영향을 주더라도, 연결 게이트 영역(CGA)으로부터 발생된 전기장(EF)이 제2 도전 영역(COA2)에 영향을 주던 제1 게이트 영역(GA1)과 제2 게이트 영역(GA2)으로부터 발생된 전기장(EF)을 상쇄하기 때문에, 하나의 게이트 전극을 가지는 스위칭 트랜지스터인 제2 박막 트랜지스터(T2), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6) 각각 대비 전체적인 스위칭(switching) 특성 차이가 발생되는 것이 억제된다.
제5 박막 트랜지스터(T5)는 구동 전원 라인(ELVDDL)과 제1 박막 트랜지스터(T1) 사이를 연결하며, 발광 제어 라인(En)과 연결된 제5 게이트 전극(G5)을 포함한다. 제5 박막 트랜지스터(T5)는 화소(PE)의 비발광기간 동안 제1 전원(ELVDD)에 연결된 구동 전원 라인(ELVDDL)과 제1 박막 트랜지스터(T1) 사이의 연결을 차단하고, 화소(PE)의 발광기간 동안 구동 전원 라인(ELVDDL)과 제1 박막 트랜지스터(T1) 사이를 연결한다. 즉, 제5 박막 트랜지스터(T5)는 화소(PE)의 스위칭 트랜지스터로서 기능한다.
제6 박막 트랜지스터(T6)는 제1 박막 트랜지스터(T1)와 유기 발광 소자(OLED)의 제1 전극(E1) 사이를 연결하며, 발광 제어 라인(En)과 연결된 제6 게이트 전극(G6)을 포함한다. 제6 박막 트랜지스터(T6)는 화소(PE)의 비발광기간 동안 제1 박막 트랜지스터(T1)와 유기 발광 소자(OLED) 사이의 연결을 차단하고, 화소(PE)의 발광기간 동안 상기 제1 박막 트랜지스터(T1)와 유기 발광 소자(OLED) 사이를 연결한다. 즉, 제6 박막 트랜지스터(T6)는 화소(PE)의 스위칭 트랜지스터로서 기능한다.
또한, 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)은 동일한 층에 위치하고 있으며, 게이트 배선들(GW)을 형성하는 포토리소그래피 등의 한 번의 공정을 이용해 게이트 배선들(GW)과 동시에 형성될 수 있다.
제1 캐패시터(C1)는 데이터 프로그래밍 기간 동안 화소(PE) 내부로 공급되는 데이터 신호를 저장하고 이를 한 프레임 동안 유지하기 위한 것으로, 제1 전원(ELVDD)과 연결된 구동 전원 라인(ELVDDL)과 초기화 전원 라인(Vinit)과 연결된 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1) 사이에 형성된다. 즉, 제1 캐패시터(C1)는 스토리지 캐패시터로 기능한다.
제1 캐패시터(C1)는 기판(SUB) 상에 위치하며, 제1 절연층(IL1)을 사이에 두고 상호 대향하는 제1 캐패시터 전극(CE1) 및 제2 캐패시터 전극(CE2)을 포함한다.
제1 캐패시터 전극(CE1)은 제4 박막 트랜지스터(T4)를 통해 초기화 전원 라인(Vinit)과 연결되어 있으며, 액티브 패턴(AP)과 동일한 층에 위치하고 있다.
제2 캐패시터 전극(CE2)은 구동 전원 라인(ELVDDL)과 연결되어 있으며, 게이트 배선들(GW)과 동일한 층에 위치하고 있다. 제2 캐패시터 전극(CE2)은 도 1에서 도시한 바와 같이, 이웃하는 화소(PE)를 가로질러 제1 방향으로 연장되어 있다.
제2 캐패시터(C2)는 유기 발광 표시 장치(1000)에서 로드로 인한 전압강하를 보상하기 위한 것으로, 제1 캐패시터(C1)의 제1 캐패시터 전극(CE1)과 제2 스캔 라인(SCn) 사이에 형성된다. 즉, 제2 캐패시터(C2)는 현재 스캔 신호의 전압 레벨이 변경될 때, 특히 현재 스캔 신호의 공급이 중단되는 시점에서 커플링 작용에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)의 전압을 상승시킴으로써, 유기 발광 표시 장치(1000) 내의 로드로 인한 전압강하를 보상하는 부스팅 캐패시터로서 기능한다.
이하, 상술한 화소(PE)의 동작을 설명한다.
우선, 초기화 기간으로 설정되는 제1 기간 동안 제1 스캔 라인(SCn-1)을 통해 로우 레벨의 이전 스캔 신호가 공급된다. 그러면, 로우 레벨의 이전 스캔 신호에 대응하여 제4 박막 트랜지스터(T4)가 턴온되며, 초기화 전원 라인(Vinit)으로부터 제4 박막 트랜지스터(T4)를 통해 초기화 전원이 제1 박막 트랜지스터(T1)로 공급되어 제1 박막 트랜지스터(T1)가 초기화된다.
이후, 데이터 프로그래밍 기간으로 설정되는 제2 기간 동안 제2 스캔 라인(SCn)을 통해 로우 레벨의 현재 스캔 신호가 공급된다. 그러면, 로우 레벨의 현재 스캔 신호에 대응하여 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)가 턴온된다.
그리고, 제1 박막 트랜지스터(T1)도 제3 박막 트랜지스터(T3)에 의해 다이오드 연결되는 형태로 턴온되며, 특히 앞선 제1 기간 동안 제1 박막 트랜지스터(T1)가 초기화되었으므로 제1 박막 트랜지스터(T1)는 순방향으로 다이오드 연결된다.
이에 의해, 데이터 라인(DAm)으로부터 공급된 데이터 신호가 제2 박막 트랜지스터(T2), 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3)를 경유하며, 이로 인해 제1 캐패시터(C1)에는 데이터 신호와 제1 박막 트랜지스터(T1)의 문턱전압의 차에 대응하는 전압이 저장된다.
이후, 현재 스캔 신호의 공급이 중단되면서 현재 스캔 신호의 전압레벨이 하이 레벨로 변경되면, 제2 캐패시터(C2)의 커플링 작용에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)에 인가되는 전압이 현재 스캔 신호의 전압 변동폭에 대응하여 변경된다. 이때, 제1 캐패시터(C1)와 제2 캐패시터(C2) 간의 차지 쉐어링에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)에 인가되는 전압이 변경되므로, 제1 게이트 전극(G1)에 인가되는 전압 변화량은 현재 스캔 신호의 전압 변동폭과 더불어, 제1 캐패시터(C1) 및 제2 캐패시터(C2) 간의 차지 쉐어링 값에 비례하여 변동된다.
이후, 발광 기간으로 설정되는 제3 기간 동안 발광 제어 라인(En)으로부터 공급되는 발광 제어 신호가 하이 레벨에서 로우 레벨로 변경된다. 그러면, 제3 기간 동안 로우 레벨의 발광 제어 신호에 의해 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)가 턴온된다. 이에 의해, 제1 전원(ELVDD)으로부터 구동 전원 라인(ELVDDL)을 통해 제5 박막 트랜지스터(T5), 제1 박막 트랜지스터(T1), 제6 박막 트랜지스터(T6) 및 유기 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로의 경로로 구동 전류가 공급된다.
이러한 구동 전류는 제1 박막 트랜지스터(T1)에 의해 제어되는 것으로서, 제1 박막 트랜지스터(T1)는 자신의 제1 게이트 전극(G1)에 공급되는 전압에 대응하는 크기의 구동 전류를 발생시킨다. 이때, 상술한 제2 기간 동안 제1 캐패시터(C1)에는 제1 박막 트랜지스터(T1)의 문턱전압이 반영된 전압이 저장되었으므로, 제3 기간 동안 제1 트랜지스터(T1)의 문턱전압이 보상된다.
이상과 같이, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(1000)는 듀얼(dual) 게이트 영역을 가지는 제4 박막 트랜지스터(T4)의 제2 도전 영역(COA2)이 이웃하는 제1 게이트 영역(GA1)과 제2 게이트 영역(GA2)으로부터 발생된 전기장(EF)에 영향을 받지 않기 때문에, 초기화 전원 라인(Vinit)으로부터 제4 박막 트랜지스터(T4)를 통해 제1 박막 트랜지스터(T1)로 공급되는 초기화 전원의 설정값이 의도치 않게 변형되는 것을 억제한다. 이는 전체적인 유기 발광 표시 장치(1000)의 발광 효율을 향상시키는 요인으로서 작용된다.
최근, 유기 발광 표시 장치의 인치당 픽셀수(ppi)가 증가되는 동시에 유기 발광 표시 장치가 대면적화됨으로써, 유기 발광 표시 장치 전체에 걸쳐서 흐르는 초기화 전원이 변형될 우려가 있으나, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(1000)는 초기화 전원 라인(Vinit)으로부터 제4 박막 트랜지스터(T4)를 통해 제1 박막 트랜지스터(T1)로 공급되는 초기화 전원의 설정값이 의도치 않게 변형되는 것을 억제함으로써, 전체적인 발광 효율이 향상된다.
즉, 고해상도를 가지는 동시에 표시 품질이 향상된 유기 발광 표시 장치(1000)가 제공된다.
이하, 도 5를 참조하여 본 발명의 제2 실시예에 따른 유기 발광 표시 장치를 설명한다. 이하에서, 박막 트랜지스터는 제4 박막 트랜지스터 및 제3 박막 트랜지스터 각각을 의미하며, 게이트 전극은 제4 게이트 전극 및 제3 게이트 전극 각각을 의미한다.
이하, 제1 실시예와 구별되는 특징적인 부분만 발췌하여 설명하며, 설명이 생략된 부분은 제1 실시예에 따른다. 그리고, 본 발명의 제2 실시예에서는 설명의 편의를 위하여 동일한 구성요소에 대하여는 본 발명의 제1 실시예와 동일한 참조번호를 사용하여 설명한다.
도 5는 본 발명의 제2 실시예에 따른 유기 발광 표시 장치의 화소를 나타낸 배치도이다.
도 5에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 유기 발광 표시 장치(1002)의 제3 박막 트랜지스터(T3)는 제1 박막 트랜지스터(T1)와 제1 게이트 전극(G1) 사이를 연결한다. 제3 박막 트랜지스터(T3)는 화소(PE) 내부로 데이터 신호가 공급될 때 제1 박막 트랜지스터(T1)를 다이오드 형태로 연결하여 제1 박막 트랜지스터(T1)의 문턱전압을 보상한다. 즉, 제3 박막 트랜지스터(T3)는 화소(PE)의 보상 트랜지스터로서 기능한다. 제3 박막 트랜지스터(T3)는 액티브 패턴(AP) 및 제3 게이트 전극(G3)을 포함한다.
액티브 패턴(AP)은 제1 게이트 전극(G1)과 제1 박막 트랜지스터(T1) 사이를 연결하며, 구체적으로 제1 캐패시터(C1)의 제1 캐패시터 전극(CE1)과 제1 박막 트랜지스터(T1)의 액티브층 사이를 연결한다.
액티브 패턴(AP)은 설정된 방향으로 순차적으로 연장된 제1 도전 영역(COA1), 제1 채널 영역(CHA1), 제2 도전 영역(COA2), 제2 채널 영역(CHA2), 제3 도전 영역(COA3)을 포함한다.
제1 도전 영역(COA1)은 제1 캐패시터 전극(CE1)과 제1 채널 영역(CHA1) 사이를 연결하며, 폴리 실리콘에 이온이 도핑(doping)되어 전도체 특성을 가지고 있다. 즉, 제1 도전 영역(COA1)은 도전 물질로 형성된다.
제1 채널 영역(CHA1)은 제1 도전 영역(COA1)과 이웃하여 제1 도전 영역(COA1)과 제2 도전 영역(COA2) 사이를 연결하며, 반도체 물질인 폴리 실리콘을 포함하여 반도체 특성을 가지고 있다. 즉, 제1 채널 영역(CHA1)은 반도체 물질로 형성된다.
제2 도전 영역(COA2)은 제1 채널 영역(CHA1)을 사이에 두고 제1 도전 영역(COA1)과 이격되어 제1 채널 영역(CHA1)과 제2 채널 영역(CHA2) 사이를 연결하며, 폴리 실리콘에 이온이 도핑되어 전도체 특성을 가지고 있다.
제2 채널 영역(CHA2)은 제2 도전 영역(COA2)을 사이에 두고 제1 채널 영역(CHA1)과 이격되어 제2 도전 영역(COA2)과 제3 도전 영역(COA3) 사이를 연결하며, 반도체 물질인 폴리 실리콘을 포함하여 반도체 특성을 가지고 있다. 즉, 제2 채널 영역(CHA2)은 반도체 물질로 형성된다.
제3 도전 영역(COA3)은 제2 채널 영역(CHA2)을 사이에 두고 제2 도전 영역(COA2)과 이격되어 제2 채널 영역(CHA2)과 제1 박막 트랜지스터(T1)의 액티브층 사이를 연결하며, 폴리 실리콘에 이온이 도핑되어 전도체 특성을 가지고 있다. 즉, 제3 도전 영역(COA3)은 도전 물질로 형성된다.
상술한 액티브 패턴(AP) 상에 제3 게이트 전극(G3)이 위치하고 있다.
제3 게이트 전극(G3)은 제2 스캔 라인(SCn)과 연결되어 액티브 패턴(AP)의 제2 도전 영역(COA2)과 비중첩되어 있으며, 도전 물질인 금속을 포함하는 제1 게이트 영역(GA1), 제2 게이트 영역(GA2) 및 연결 게이트 영역(CGA)을 포함한다.
제1 게이트 영역(GA1)은 제1 채널 영역(CHA1) 상에 위치하여 제1 채널 영역(CHA1)을 제1 방향으로 가로지르고 있다.
제2 게이트 영역(GA2)은 제1 게이트 영역(GA1)과 이격되어 제2 채널 영역(CHA2) 상에 위치하고 있으며, 제2 채널 영역(CHA2)을 제1 방향으로 가로지르고 있다.
연결 게이트 영역(CGA)은 제1 게이트 영역(GA1)과 제2 게이트 영역(GA2) 사이를 연결하며, 제1 게이트 영역(GA1) 및 제2 게이트 영역(GA2)과 함께 제2 도전 영역(COA2)을 둘러싸고 있다. 연결 게이트 영역(CGA)은 제1 게이트 영역(GA1)의 단부와 제2 게이트 영역(GA2)의 단부 사이를 연결하고 있으며, 제2 도전 영역(COA2)과 비중첩되어 있다.
즉, 제3 게이트 전극(G3)은 제2 도전 영역(COA2)과 비중첩되며, 제1 게이트 영역(GA1), 제2 게이트 영역(GA2) 및 연결 게이트 영역(CGA)으로 형성된 폐루프(closed loop) 형태를 가지고 있다.
이상과 같은 제3 박막 트랜지스터(T3)는 이웃하는 제1 게이트 영역(GA1)과 제2 게이트 영역(GA2)으로부터 발생된 전기장이 제2 도전 영역(COA2)에 영향을 주더라도, 연결 게이트 영역(CGA)으로부터 발생된 전기장이 제2 도전 영역(COA2)에 영향을 주던 제1 게이트 영역(GA1)과 제2 게이트 영역(GA2)으로부터 발생된 전기장을 상쇄하기 때문에, 하나의 게이트 전극을 가지는 스위칭 트랜지스터인 제2 박막 트랜지스터(T2), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6) 각각 대비 전체적인 스위칭 특성 차이가 발생되는 것이 억제된다.
이와 같이, 본 발명의 제2 실시예에 따른 유기 발광 표시 장치(1002)는 듀얼(dual) 게이트 영역을 가지는 제3 박막 트랜지스터(T3) 및 제4 박막 트랜지스터(T4) 각각의 제2 도전 영역(COA2)이 이웃하는 제1 게이트 영역(GA1)과 제2 게이트 영역(GA2)으로부터 발생된 전기장에 영향을 받지 않기 때문에, 초기화 전원 라인(Vinit)으로부터 제4 박막 트랜지스터(T4)를 통해 제1 박막 트랜지스터(T1)로 공급되는 초기화 전원 및 제2 스캔 라인(SCn)으로부터 제3 박막 트랜지스터(T3)를 경유하는 데이터 신호 각각의 설정값이 의도치 않게 변형되는 것을 억제한다. 이는 전체적인 유기 발광 표시 장치(1002)의 발광 효율을 향상시키는 요인으로서 작용된다.
최근, 유기 발광 표시 장치의 인치당 픽셀수(ppi)가 증가되는 동시에 유기 발광 표시 장치가 대면적화됨으로써, 유기 발광 표시 장치 전체에 걸쳐서 흐르는 초기화 전원 및 데이터 신호 각각이 변형될 우려가 있으나, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(1002)는 초기화 전원 라인(Vinit)으로부터 제4 박막 트랜지스터(T4)를 통해 제1 박막 트랜지스터(T1)로 공급되는 초기화 전원 및 제2 스캔 라인(SCn)으로부터 제3 박막 트랜지스터(T3)를 경유하는 데이터 신호 각각의 설정값이 의도치 않게 변형되는 것을 억제함으로써, 전체적인 발광 효율이 향상된다.
즉, 고해상도를 가지는 동시에 표시 품질이 향상된 유기 발광 표시 장치(1002)가 제공된다.
이하, 도 6을 참조하여 본 발명의 제3 실시예에 따른 박막 트랜지스터를 설명한다.
도 6은 본 발명의 제3 실시예에 따른 박막 트랜지스터를 나타낸 도면이다.
도 6에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 박막 트랜지스터(TFT)는 액티브 패턴(AP) 및 게이트 전극(GE)을 포함한다.
액티브 패턴(AP)은 상호 이격된 3 이상인 5개의 도전 영역(COA) 및 5개의 도전 영역(COA) 각각의 사이에 위치하는 복수인 4개의 채널 영역(CHA)을 포함한다.
게이트 전극(GE)은 액티브 패턴(AP) 상에 위치하며, 각각이 4개의 채널 영역(CHA) 각각을 가로지르는 복수인 4개의 게이트 영역(GA) 및 4개의 게이트 영역(GA) 각각의 단부 사이를 연결하는 연결 게이트 영역(CGA)을 포함한다.
게이트 전극(GE)은 4개의 게이트 영역(GA) 및 연결 게이트 영역(CGA)으로 형성된 폐루프(closed loop) 형태를 가지고 있다.
이상과 같은 본 발명의 제3 실시예에 따른 박막 트랜지스터(TFT)는 이웃하는 4개의 게이트 영역(GA) 각각으로부터 발생된 전기장이 이웃하는 채널 영역(CHA) 사이에 배치된 도전 영역(COA)에 영향을 주더라도, 연결 게이트 영역(CGA)으로부터 발생된 전기장이 이웃하는 채널 영역(CHA) 사이에 배치된 도전 영역(COA)에 영향을 주던 4개의 게이트 영역(GA) 각각으로부터 발생된 전기장을 상쇄하기 때문에, 하나의 게이트 전극을 가지는 박막 트랜지스터 대비 전체적인 스위칭 특성 차이가 발생되는 것이 억제된다.
이와 같이, 본 발명의 제3 실시예에 따른 박막 트랜지스터(TFT)는 이웃하는 채널 영역(CHA) 사이에 배치된 도전 영역(COA)이 이웃하는 4개의 게이트 영역(GA) 각각으로부터 발생된 전기장에 영향을 받지 않기 때문에, 도 6에서 최상단에 위치하는 도전 영역(COA)으로부터 최하단에 위치하는 도전 영역(COA)으로 흐르는 전류의 설정값이 의도치 않게 변형되는 것을 억제한다. 이는 전체적인 박막 트랜지스터의 스위칭 특성 차이를 억제시키는 요인으로서 작용된다.
즉, 스위칭 특성 차이가 억제된 박막 트랜지스터가 제공된다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
제1 도전 영역(COA1), 제1 채널 영역(CHA1), 제2 도전 영역(COA2), 제2 채널 영역(CHA2), 제3 도전 영역(COA3), 액티브 패턴(AP), 제1 게이트 영역(GA1), 제2 게이트 영역(GA2), 연결 게이트 영역(CGA), 게이트 전극(G4)

Claims (11)

  1. 제1 도전 영역, 상기 제1 도전 영역과 이웃하는 제1 채널 영역, 상기 제1 채널 영역을 사이에 두고 상기 제1 도전 영역과 이격된 제2 도전 영역, 상기 제2 도전 영역을 사이에 두고 상기 제1 채널 영역과 이격된 제2 채널 영역, 상기 제2 채널 영역을 사이에 두고 상기 제2 도전 영역과 이격된 제3 도전 영역을 포함하는 액티브 패턴; 및
    상기 액티브 패턴 상에 위치하며, 상기 제1 채널 영역을 가로지르는 제1 게이트 영역, 상기 제2 채널 영역을 가로지르는 제2 게이트 영역, 상기 제1 게이트 영역과 상기 제2 게이트 영역 사이를 연결하며 상기 제1 게이트 영역 및 상기 제2 게이트 영역과 함께 상기 제2 도전 영역을 둘러싸는 연결 게이트 영역을 포함하는 게이트 전극을 포함하고,
    상기 게이트 전극은 상기 제1 게이트 영역, 상기 제2 게이트 영역 및 상기 연결 게이트 영역으로 형성된 폐루프(closed loop) 형태를 가지는 박막 트랜지스터.
  2. 삭제
  3. 제1항에서,
    상기 게이트 전극은 상기 제2 도전 영역과 비중첩되는 박막 트랜지스터.
  4. 제1항에서,
    상기 제1 도전 영역, 상기 제2 도전 영역, 상기 제3 도전 영역 각각은 도전 물질로 형성되며,
    상기 제1 채널 영역 및 상기 제2 채널 영역은 각각은 반도체 물질로 형성되는 박막 트랜지스터.
  5. 제4항에서,
    상기 액티브 패턴은 폴리 실리콘(poly silicon)을 포함하며,
    상기 게이트 전극은 금속을 포함하는 박막 트랜지스터.
  6. 제5항에서,
    상기 제1 도전 영역, 상기 제2 도전 영역, 상기 제3 도전 영역 각각에는 이온이 도핑(doping)된 박막 트랜지스터.
  7. 제1항에서,
    상기 제2 도전 영역은 한번 이상 절곡된 형태를 가지는 박막 트랜지스터.
  8. 상호 이격된 3 이상의 도전 영역 및 상기 3 이상의 도전 영역 각각의 사이에 위치하는 복수의 채널 영역을 포함하는 액티브 패턴; 및
    상기 액티브 패턴 상에 위치하며, 각각이 상기 복수의 채널 영역 각각을 가로지르는 복수의 게이트 영역 및 상기 복수의 게이트 영역 각각의 사이를 연결하는 연결 게이트 영역을 포함하는 게이트 전극을 포함하고,
    상기 게이트 전극은 상기 복수의 게이트 영역 및 상기 연결 게이트 영역으로 형성된 폐루프(closed loop) 형태를 가지는 박막 트랜지스터.
  9. 삭제
  10. 기판;
    상기 기판 상에 위치하는 유기 발광 소자; 및
    상기 유기 발광 소자와 연결되는 제1항 또는 제3항 내지 제6항 중 어느 한 항에 따른 박막 트랜지스터
    를 포함하는 유기 발광 표시 장치.
  11. 제10항에서,
    상기 유기 발광 소자는,
    상기 박막 트랜지스터와 연결되는 제1 전극;
    상기 제1 전극 상에 위치하는 유기 발광층; 및
    상기 유기 발광층 상에 위치하는 제2 전극
    을 포함하는 유기 발광 표시 장치.
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