JP2689596B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2689596B2 JP2689596B2 JP1105047A JP10504789A JP2689596B2 JP 2689596 B2 JP2689596 B2 JP 2689596B2 JP 1105047 A JP1105047 A JP 1105047A JP 10504789 A JP10504789 A JP 10504789A JP 2689596 B2 JP2689596 B2 JP 2689596B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、非結晶Siをチャネル層とするMOS型トラン
ジスタに関する。
ジスタに関する。
［従来の技術］ 近年、非結晶Siを使用したMOS型TFT（Thin Film Tran
sistors）デバイスが、液晶を用いた表示用デバイスや
一次元のイメージセンサデバイスとして、量産されるよ
うになってきた。しかし、前記表示用デバイスでは、表
示サイズの大型化や高精細化などに対応するため、ま
た、一次元のイメージセンサデバイスでも、高密度化に
対応するため、TFT素子の電気的特性の向上が要求され
ている。
sistors）デバイスが、液晶を用いた表示用デバイスや
一次元のイメージセンサデバイスとして、量産されるよ
うになってきた。しかし、前記表示用デバイスでは、表
示サイズの大型化や高精細化などに対応するため、ま
た、一次元のイメージセンサデバイスでも、高密度化に
対応するため、TFT素子の電気的特性の向上が要求され
ている。
TFT素子の電気的特性向上の手段には、チャネル層と
なる非結晶Siのグレインサイズを大きくする低温での固
相成長技術と、レーザアニール技術がある。また、チャ
ネル層の膜厚は薄いほうがTFTの電気的特性がよいこと
も周知の事実である。しかし非結晶Si膜はある程度厚い
ほうが、前記固相成長やレーザアニールの時、大きなグ
レインが成長することが解っている。従って従来のTFT
素子の製造ではチャネル層として１層の適当な膜厚の非
結晶Si膜を用いていた。
なる非結晶Siのグレインサイズを大きくする低温での固
相成長技術と、レーザアニール技術がある。また、チャ
ネル層の膜厚は薄いほうがTFTの電気的特性がよいこと
も周知の事実である。しかし非結晶Si膜はある程度厚い
ほうが、前記固相成長やレーザアニールの時、大きなグ
レインが成長することが解っている。従って従来のTFT
素子の製造ではチャネル層として１層の適当な膜厚の非
結晶Si膜を用いていた。
［発明が解決しようとする課題］ 従来のTFT構造では、チャネル層とソース・ドレイン
領域となる非結晶Si膜は１層で形成されていたため、レ
ーザアニール技術や固相成長技術の特徴である非結晶Si
膜の粒径の増大が、TFTの電気的特性の向上に十分には
寄与しなかった。即ち、TFTの電気的特性を向上させる
ためチャネル層となる非結晶Si膜の膜厚を薄くしたいと
いう要求と、前記粒径を増大させるため非結晶Si膜の膜
厚をある程度厚くしたいという要求を同時に満たすこと
ができないという問題点を有する。
領域となる非結晶Si膜は１層で形成されていたため、レ
ーザアニール技術や固相成長技術の特徴である非結晶Si
膜の粒径の増大が、TFTの電気的特性の向上に十分には
寄与しなかった。即ち、TFTの電気的特性を向上させる
ためチャネル層となる非結晶Si膜の膜厚を薄くしたいと
いう要求と、前記粒径を増大させるため非結晶Si膜の膜
厚をある程度厚くしたいという要求を同時に満たすこと
ができないという問題点を有する。
従って本発明はこの様な問題点を解決するもので、そ
の目的とするところは、チャネル層となる非結晶Si膜が
薄くても結晶粒の大きいTFT素子およびその製造方法を
提供することにある。
の目的とするところは、チャネル層となる非結晶Si膜が
薄くても結晶粒の大きいTFT素子およびその製造方法を
提供することにある。
［課題を解決するための手段］ 本発明の半導体装置の製造方法は、上述の課題を解決
するために、基板上に、ソース・ドレインとなる第１の
シリコン膜を形成する工程と、前記第１のシリコン膜の
間及び上にチャネルとなる第２のシリコン膜を形成する
工程と、前記第１及び第２のシリコン膜をレーザーアニ
ールする工程と、前記第２のシリコン膜の上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程とを有し、 前記第１のシリコン膜の膜厚が、前記第２のシリコン
膜の膜厚よりも厚いことを特徴とする。
するために、基板上に、ソース・ドレインとなる第１の
シリコン膜を形成する工程と、前記第１のシリコン膜の
間及び上にチャネルとなる第２のシリコン膜を形成する
工程と、前記第１及び第２のシリコン膜をレーザーアニ
ールする工程と、前記第２のシリコン膜の上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程とを有し、 前記第１のシリコン膜の膜厚が、前記第２のシリコン
膜の膜厚よりも厚いことを特徴とする。
［実施例］ 本発明の詳細を実施例により以下に説明する。第１図
および第２図は本発明による実施例を説明するための、
TFTの断面図の一部を示している。第１図はレーザアニ
ールや低温での固相成長を行う工程の断面図を示し、第
２図は電極配線まで行ったTFT素子の断面構造を示して
いる。
および第２図は本発明による実施例を説明するための、
TFTの断面図の一部を示している。第１図はレーザアニ
ールや低温での固相成長を行う工程の断面図を示し、第
２図は電極配線まで行ったTFT素子の断面構造を示して
いる。
第１図において101はガラス基板、102はTFTのソース
・ドレインとなる第１の非結晶Siであり、103はチャネ
ル層となる第２の非結晶Siである。前記第１の非結晶Si
はソース・ドレイン領域に対応してパタンニングされて
いるが、前記第２の非結晶Siは基板全面に成膜されてお
り、パタンニング前の状態にある。低温での固相成長や
レーザアニールは第１図の状態で行う。第１の非結晶Si
膜の膜厚は約1000Åであり、第２の非結晶Si膜の膜厚は
200〜300Åである。レーザアニールのとき、非結晶Siの
膜厚が厚い領域では、レーザアニールのエネルギが吸収
され易いため、他の膜厚が薄い領域より高い温度にな
り、再結晶化も早く始まる。前記膜厚が薄い領域は再結
晶化が遅く始まり、早く再結晶化された領域の影響を受
け、前記第２の非結晶Si膜の結晶粒径は、最終的には前
記第１の非結晶Si膜がなく第２の非結晶Si膜１層の場合
に比べて大きくなる。また、この場合のレーザーアニー
ルの波長は400nm以下とする。
・ドレインとなる第１の非結晶Siであり、103はチャネ
ル層となる第２の非結晶Siである。前記第１の非結晶Si
はソース・ドレイン領域に対応してパタンニングされて
いるが、前記第２の非結晶Siは基板全面に成膜されてお
り、パタンニング前の状態にある。低温での固相成長や
レーザアニールは第１図の状態で行う。第１の非結晶Si
膜の膜厚は約1000Åであり、第２の非結晶Si膜の膜厚は
200〜300Åである。レーザアニールのとき、非結晶Siの
膜厚が厚い領域では、レーザアニールのエネルギが吸収
され易いため、他の膜厚が薄い領域より高い温度にな
り、再結晶化も早く始まる。前記膜厚が薄い領域は再結
晶化が遅く始まり、早く再結晶化された領域の影響を受
け、前記第２の非結晶Si膜の結晶粒径は、最終的には前
記第１の非結晶Si膜がなく第２の非結晶Si膜１層の場合
に比べて大きくなる。また、この場合のレーザーアニー
ルの波長は400nm以下とする。
第３図〜第５図は従来技術によるTFT製造過程の一部
を示したものである。第３図は非結晶Si膜302を基板全
面に成膜した状態であり、通常レーザアニールや固相成
長はこの状態で行われる。第４図は第３図に続いて前記
非結晶Si膜が、ソース・ドレインおよびチャネルとなる
べき領域にパタンニングされていることを示している
（402）。第５図は第４図に続いてゲート絶縁膜504が形
成され、次にゲート電極505が形成され、最終的に電極
配線507まで形成されているTFTの断面図を示している。
TFTの電気的特性はチャネル部Siの結晶粒径で決まる。
チャネル部Siは、従来技術では第３図302又は第４図402
又は第５図502であり、本発明では第１図103又は第２図
203である。両者チャネル部Siの結晶粒径は、レーザア
ニールや固相成長を行うときの素子の断面構造の相違に
関係している。即ち第１図と第３図の相違である。
を示したものである。第３図は非結晶Si膜302を基板全
面に成膜した状態であり、通常レーザアニールや固相成
長はこの状態で行われる。第４図は第３図に続いて前記
非結晶Si膜が、ソース・ドレインおよびチャネルとなる
べき領域にパタンニングされていることを示している
（402）。第５図は第４図に続いてゲート絶縁膜504が形
成され、次にゲート電極505が形成され、最終的に電極
配線507まで形成されているTFTの断面図を示している。
TFTの電気的特性はチャネル部Siの結晶粒径で決まる。
チャネル部Siは、従来技術では第３図302又は第４図402
又は第５図502であり、本発明では第１図103又は第２図
203である。両者チャネル部Siの結晶粒径は、レーザア
ニールや固相成長を行うときの素子の断面構造の相違に
関係している。即ち第１図と第３図の相違である。
前記チャネル部Siの結晶粒径の相違について、レーザ
アニールについてはすでに前述した通りである。固相成
長の場合は、従来技術の第３図の状態では、非結晶Si膜
302の膜厚が均一のため固相成長がランダムに起こる
が、本発明による第１図の場合は非結晶Si膜102が存在
する膜厚が厚い領域から結晶成長が始まり、非結晶Si膜
103だけが存在するチャネル領域は、前記102で始まった
結晶成長によって結晶化が進む。したがってチャネル部
Siの最終的な結晶粒径は、本発明による第１図又は第２
図のほうが従来技術である第３図ないし第５図より大き
くなる。
アニールについてはすでに前述した通りである。固相成
長の場合は、従来技術の第３図の状態では、非結晶Si膜
302の膜厚が均一のため固相成長がランダムに起こる
が、本発明による第１図の場合は非結晶Si膜102が存在
する膜厚が厚い領域から結晶成長が始まり、非結晶Si膜
103だけが存在するチャネル領域は、前記102で始まった
結晶成長によって結晶化が進む。したがってチャネル部
Siの最終的な結晶粒径は、本発明による第１図又は第２
図のほうが従来技術である第３図ないし第５図より大き
くなる。
［発明の効果］ 本発明によれば、レーザーアニールによりチャネルと
なるシリコン薄膜のグレインサイズを大きくすることが
でき、従って電気的特性の優れたTFT素子を製造するこ
とができる。
なるシリコン薄膜のグレインサイズを大きくすることが
でき、従って電気的特性の優れたTFT素子を製造するこ
とができる。
第１図および第２図は本発明によるTFTの断面図。第３
図〜第５図は従来技術によるTFTの断面図。 101、201、301、401、501……ガラス基板 102、202、302、402、502……非結晶Si 103、203……非結晶Si 204、504……ゲート絶縁膜
図〜第５図は従来技術によるTFTの断面図。 101、201、301、401、501……ガラス基板 102、202、302、402、502……非結晶Si 103、203……非結晶Si 204、504……ゲート絶縁膜
Claims (1)
- 【請求項１】基板上に、ソース・ドレインとなる第１の
シリコン膜を形成する工程と、前記第１のシリコン膜の
間及び上にチャネルとなる第２のシリコン膜を形成する
工程と、前記第１及び第２のシリコン膜をレーザーアニ
ールする工程と、前記第２のシリコン膜の上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程とを有し、 前記第１のシリコン膜の膜厚が、前記第２のシリコン膜
の膜厚よりも厚いことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105047A JP2689596B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105047A JP2689596B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02283073A JPH02283073A (ja) | 1990-11-20 |
| JP2689596B2 true JP2689596B2 (ja) | 1997-12-10 |
Family
ID=14397085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105047A Expired - Fee Related JP2689596B2 (ja) | 1989-04-25 | 1989-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689596B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815269B2 (en) | 2002-05-08 | 2004-11-09 | Nec Lcd Technologies, Ltd. | Thin-film transistor and method for manufacturing the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2838932B2 (ja) * | 1991-12-20 | 1998-12-16 | 三菱電機株式会社 | 電界効果型半導体装置 |
| JPH08148430A (ja) * | 1994-11-24 | 1996-06-07 | Sony Corp | 多結晶半導体薄膜の作成方法 |
| US7745822B2 (en) | 2003-06-27 | 2010-06-29 | Nec Corporation | Thin film transistor and thin film transistor substrate including a polycrystalline semiconductor thin film having a large heat capacity part and a small heat capacity part |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073824B2 (ja) * | 1985-08-14 | 1995-01-18 | ソニー株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-04-25 JP JP1105047A patent/JP2689596B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815269B2 (en) | 2002-05-08 | 2004-11-09 | Nec Lcd Technologies, Ltd. | Thin-film transistor and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02283073A (ja) | 1990-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070829 Year of fee payment: 10 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 11 |
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