KR100756971B1 - 박막 트랜지스터(tft)를 제조하는 방법, 이러한 방법에 의해 제조된 tft, 및 이러한 tft를 포함하는 능동 매트릭스 디바이스 - Google Patents
박막 트랜지스터(tft)를 제조하는 방법, 이러한 방법에 의해 제조된 tft, 및 이러한 tft를 포함하는 능동 매트릭스 디바이스 Download PDFInfo
- Publication number
- KR100756971B1 KR100756971B1 KR1020017014861A KR20017014861A KR100756971B1 KR 100756971 B1 KR100756971 B1 KR 100756971B1 KR 1020017014861 A KR1020017014861 A KR 1020017014861A KR 20017014861 A KR20017014861 A KR 20017014861A KR 100756971 B1 KR100756971 B1 KR 100756971B1
- Authority
- KR
- South Korea
- Prior art keywords
- foil
- tft
- semiconductor layer
- barrier layer
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000010409 thin film Substances 0.000 title claims description 19
- 239000011159 matrix material Substances 0.000 title description 8
- 239000011888 foil Substances 0.000 claims abstract description 53
- 239000004065 semiconductor Substances 0.000 claims abstract description 51
- 230000004888 barrier function Effects 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000002425 crystallisation Methods 0.000 claims abstract description 20
- 230000008025 crystallization Effects 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 238000010438 heat treatment Methods 0.000 claims abstract description 4
- 239000012212 insulator Substances 0.000 claims description 10
- 239000013078 crystal Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 230000002708 enhancing effect Effects 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 239000004020 conductor Substances 0.000 abstract description 8
- 238000005728 strengthening Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 28
- 239000010408 film Substances 0.000 description 24
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000000137 annealing Methods 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- QTBSBXVTEAMEQO-UHFFFAOYSA-M Acetate Chemical compound CC([O-])=O QTBSBXVTEAMEQO-UHFFFAOYSA-M 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000005056 compaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920002457 flexible plastic Polymers 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000012779 reinforcing material Substances 0.000 description 1
- 239000012858 resilient material Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002470 thermal conductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Liquid Crystal (AREA)
Abstract
반도체 층(4)으로부터 형성된 반도체 채널(6)에 의해 연결되는 소스(8) 및 드레인(8") 전극, 게이트 절연 층(7) 및 게이트 전극(8')을 포함하는 TFT(10) 제조 방법이 개시된다. 이 방법은, 결정화 강화 물질(CEM)을 포함하는 포일(2)을 인가하는 단계, 지지 기판(1) 위에 상기 반도체 층(4)을 증착하는 단계 및 상기 포일(2)의 상기 CEM에 노출된 영역으로부터 상기 반도체 층(4)을 결정화하도록 상기 반도체 층(4)을 가열하는 단계를 포함한다. 이 방법은 상기 포일(2)과 상기 반도체 층(4) 사이에 패턴화된 장벽 층(3)을 제공하는 단계를 더 포함하며, 여기서 상기 반도체 층(4)은 상기 장벽 층(3)의 구멍(vias)을 통해 상기 포일(2)의 상기 CEM에 노출된 영역들로부터 결정화된다. 또한 이 방법에 의해 제조된 TFT(10)가 개시되며, 능동 요소(22)의 행 및 열 배열을 포함하는 능동 매트릭스 디바이스(20)가 개시되며, 여기서 각 요소(22)는 대응하는 행(24) 및 열(23) 도체에 연결된 이러한 TFT(10)와 관련된다.
Description
본 발명은, 결정화 강화 물질(CEM : Crystallisation Enhancing Material)을 사용하여 결정화되어진 실리콘 막으로부터 형성된 결정 반도체 채널을 갖는 박막 트랜지스터(TFT)를 제조하는 방법 및 이러한 방법을 사용하여 제조된 TFT에 관한 것이다. 또한, 본 발명은 능동 매트릭스 디바이스, 특히 능동 요소의 행 및 열 배열을 포함하는 능동 매트릭스 액정 디스플레이(AMLCD : Active Matrix Liquid Crystal Display)에 관한 것이며, 여기서 각 요소는 대응하는 행 및 열의 도체로의 연결에 의해 이러한 TFT와 관련된다.
종래에, TFT에 사용되는 폴리실리콘(폴리-Si) 결정 실리콘 막은, 비결정 실리콘{a(Amorphous)-Si} 막을 절연 기판 상에 증착시키고, 이 a-Si 막을 장시간 기간 동안 고온에(전형적으로는, 24시간까지의 시간 동안 600℃를 초과하여) 노출함으로써 이 a-Si 막을 결정화하여 제조되었다.
대안으로서, US 특허(제 5147826 호)는 a-Si 막을 결정화하는 저온 방법을 개시한다. 이 방법은, a-Si 막 상에 니켈과 같은 CEM 박막을 증착하는 단계와, CEM이 없을 때 결정 성장을 야기하는데 필요할 온도 미만의 온도에서 이 막을 어닐링(annealing)하는 단계를 포함한다. CEM은 600℃미만의 온도에서 결정 성장을 촉진하며, 또한 CEM이 없는 경우 발생하는 결정 성장보다 더 급속한 결정 성장을 제공한다. 예컨대, US 특허(제 5147826 호) 방법을 사용한 전형적인 어닐링은 10시간 동안에 대략 550℃에서 이뤄질 것이다. 이것은 적어도 두 가지 이유로 인해 비-CEM 방법에 대한 개선을 나타낸다: 첫째, 이것은 600℃이상의 온도에서 보통 유리(glass) 압축(compaction) 및 뒤틀림(warpage)을 겪게되는 붕규산(borosilicate)과 같은 저가의 비-알칼리 유리 기판이 사용될 수 있게 하며; 둘째, 어닐링 기간이 감소됨에 따라, 제조의 처리 속도가 증가되어 관련된 제조 비용이 감소될 것이다.
이 방법에 대한 추가적인 개발로, US 특허(제 5543352 호)는 레이저 광을 이 막에 비춤으로써 최종 결정성(crystallinity)을 향상하는 것을 개시한다. 임의의 이론에 의해 속박되기를 바라지 않고, 이것의 효과는, 높게 배향된(highly orientated) <111> 결정 실리콘 결정입자(grain) 사이의 결정입자 경계를 녹이고, 결정입자 경계를 재형성하여, 원자 수준에서(atomically) 연속적인 결정입자 경계를 생성하는 것으로 믿어진다. 최종 결정 구조는 종래 기술에서 연속적인 결정입자 실리콘으로 지칭된다. US 특허(제 5147826 호) 및 US 특허(제 5543352 호)는 둘 모두 참조로서 이후에 병합된다.
a-Si를 CEM에 노출하는 것에 관한 한, CEM을 이미 증착된 a-Si 막에 인가하거나, 처음에 CEM을 증착한 이후 그 위에 a-Si 막을 증착하는 것중 어느 하나에 의해 a-Si를 CEM에 노출하는 것이 알려져 있다. 예컨대, 스퍼터링(sputtering)에 의해 CEM을 a-Si에 직접 인가하거나, US 특허(제 5543352 호)의 제 1 예에서 기술된 바와 같이 아세테이트 용액에 용해된 예컨대 니켈과 같은, 용액 속의 용질로서 CEM을 인가하는 것이 또한 알려져 있다. 위의 예중 어떤 것에서도, CEM의 인가는 TFT에 구조적인 지지물(structural support)을 제공하지 않는다. US 특허(제 5476810 호)로부터, 일시적인 지지물로서 금속 포일(foil)을 사용하여 박막 회로를 포함하는 전자 디바이스를 제조하는 것이 알려져 있다.
본 발명의 목적은, 결정화를 촉진하는데 사용되는 CEM의 인가가 TFT의 구조적인 완전성(structural integrity)을 강화하는데 또한 사용될 수 있는, TFT를 제조하는 방법을 제공하는 것이다.
그러므로, 본 발명의 제 1 양상에 따라, 반도체 층으로부터 형성된 반도체 채널에 의해 연결되는 소스 및 드레인 전극, 게이트 절연 층 및 게이트 전극을 포함하는 박막 트랜지스터(TFT)를 제조하는 방법이 제공되며, 이 방법은,
- 지지 기판 위에, 반도체 층을 증착하고 결정화 강화 물질(CEM)을 포함하는 포일을 인가하는 단계와;
- 포일의 CEM에 노출된 영역으로부터 반도체 층을 결정화하도록 이상적으로는 600℃를 초과하지 않는 온도까지 반도체 층을 가열하는 단계를 포함한다.
이 방법을 사용하면, 포일은 추가적인 구조적 완전성을 TFT에 제공하는데 사용될 수 있다. 특히, 만약 포일이 먼저 지지 기판 상에 인가되고, 그 이후에 반도체 층이 증착된다면, 포일과 지지 기판 사이의 경계에서 지지 기판으로부터 포일을 포함하는 TFT 구조를 제거하는 것이 가능할 것이다. 그리하여, 포일은 대안적인 지 지 층, 예컨대 탄력적인(flexible) 플라스틱 층으로 선택적으로 대체될 수 있다.
포일을 인가함으로써, 의도하는 것은, 예컨대 포일을 인가하기 이전에 롤(roll) 상에 저장될 수 있는 얇은 탄력적인 물질 시트를 지지 기판 위쪽으로 인가하는 것이다. 또한, CEM을 포함하는 포일은 CEM 입자들이 전체적으로 분포되는 포일, 연속적 또는 불연속적인 CEM 코팅을 갖는 포일 또는 불순물은 제쳐두고 실질적으로 완전히 CEM으로 구성된 포일을 포함할 것이다.
또한, 이 방법은 포일과 반도체 층 사이에 패턴화된 장벽(barrier) 층을 제공하는 단계를 더 포함하며, 여기서 이 반도체 층은 장벽 층에서의 구멍(vias)을 통해 포일의 CEM에 노출되는 영역부터 결정화된다. 특히, 장벽 층은 포일의 금속 산화물로서 형성될 수 있거나, 대안적으로 예컨대 플라즈마 CVD에 의해 증착되는 실리콘 산화물 층과 같이 개별적으로 증착될 수 있다.
장벽 층의 사용은 a-Si 막을 CEM에 지나치게 노출하는 것을 방지할 것이며, 이것은 이러한 지나친 노출이 결정성의 질을 감소시키며, 최종 TFT의 전기 특성에 역작용을 할 수 있으므로 바람직하다. 예컨대, CEM이 금속이며, 그러므로 도체일 때, 이러한 지나친 노출은 최종 TFT에서 바람직하지 않은 전류의 누설을 야기할 수 있다.
장벽 층의 구멍을 통해 포일의 CEM에 노출된 반도체 층 영역으로부터, 추가적인 결정 성장은, 반도체 층을 통해 수평으로 발생할 수 있어 추가적인 결정 성장이 없을 경우 장벽 층에 의해 CEM으로부터 보호되는 영역으로 연장된다. 이렇게 수평으로 결정화된 영역은, 전형적으로 CEM에 노출된 영역보다 고품질의 결정성을 함유한다.
더나아가, 이러한 측면 결정화가 발생하는 경우에, 반도체 층은 반도체 채널을 형성하기 위해 결정화 이후에 에칭될 것이며, 이를 통해 에칭은 장벽 층에서의 구멍을 통해 포일의 CEM에 노출되는 반도체 층 영역을 제거하여, 즉 고품질인 측면에 있는 결정화된 영역만 남을 것이다.
본 발명의 제 1 양상에 따라, 결정화 강화 물질(CEM)을 포함하는 포일 상에 모두 탑재되는, 반도체 채널에 의해 연결되는 소스 및 드레인 전극, 게이트 절연 층 및 게이트 전극을 포함하는 TFT가 또한 제공된다. 본 발명의 제 2 양상에 따라, 능동 요소의 행 및 열 배열을 포함하는 능동 매트릭스 디바이스가 또한 제공되며, 여기서 각 요소는, 앞서 언급한 유형이고 대응하는 행 및 열 도체에 연결되는 스위칭 TFT와 관련된다.
본 발명의 제 2 양상에 따라, 능동 요소의 행 및 열 배열을 포함하는 능동 매트릭스 디바이스가 또한 제공되며, 여기서 각 요소는, 결정화 강화 물질(CEM)을 포함하는 포일 상에 모두 탑재되고 대응하는 행 및 열 도체에 연결된 스위칭 TFT를 포함한다.
본 발명의 제 3 양상에 따라, 각 요소가, 반도체 채널에 의해 연결된 소스 및 드레인 전극, 게이트 절연 층 및 게이트 전극을 포함하고 대응하는 행 및 열 도체에 연결되는 스위칭 TFT와 관련되는, 능동 요소의 행 및 열 배열을 포함하는 능동 매트릭스 디바이스를 제조하는 방법이 제공된다. 이 방법은, CEM에 노출된 영역으로부터 반도체 층을 결정화하기 위해 반도체 층을 결정화 강화 물질에 노출하여, 이것으로부터 반도체 채널을 형성하는 단계 및 능동 요소 배열의 어느 한 측면에 플라스틱이며, 이상적으로는 탄력성을 갖는 지지 기판을 제공하는 단계를 포함한다.
이제, 본 발명에 따라 TFT를 제조하는 방법 및 이 방법에 의해 제조된 TFT를 병합하는 AMLCD가 다음의 도면을 참조하여 예를 통해서만 설명될 것이다.
도 1a 내지 도 1d는 본 발명에 따른 TFT 구조를 제조하는 방법을 도시한 도면.
도 2는 도 1a 내지 도 1d에서 예시된 방법에 의해 제조된 TFT를 병합하는 AMLCD를 개략적으로 도시한 도면.
도 3a 내지 도 3c는 도 1a 내지 도 1d에서 예시된 방법에 기초하여 TFT 구조를 제조하는 또 다른 방법을 도시한 도면.
도 1a 내지 도 1d를 참조하여, 본 발명에 따른 TFT를 제조하는 방법이 이후에 설명될 것이다.
코닝(Corning) 사의 제품(제품번호 : 제 1737 호)과 같은 붕규산 유리 기판(1) 상에, 250㎛ 두께의 니켈 포일(2)이 롤(roll)로부터 기판에 인가된다. 그 다음에, 플라즈마 CVD를 사용하여, 실리콘 산화물 막(3)이 50㎚와 몇 백 ㎚, 예컨대 180㎚(1800Å) 사이의 두께로 니켈 포일 표면에 증착되며, 종래의 마스크 에칭 기법을 사용하여 패턴화된다. 그런 다음, a-Si 막(4)이 30㎚와 300㎚(300Å 내지 3000Å) 사이의 두께로 플라즈마 CVD에 의해 또한 실리콘 산화물 막 표면에 증착되며, 종래의 반도체 도핑 기법에 따라 도 1b에서 화살표로 지시된 바와 같이 도핑된다. 이때, 최종 구조는 퍼니스(furnace) 어닐링될 것이며, 이를 통해 이 구조는 10시간의 기간 동안에 500℃와 550℃ 사이의 온도로 가열된다.
퍼니스 어닐링 동안에, a-Si 막(4)을 결정화하는 방법이 도 1c에 예시된다. a-Si 막이 실리콘 산화물 막(3)의 구멍을 통해 니켈에 노출되는 영역(4')에서, 초기의 결정화는 니켈 포일(2)과 실리콘 막(4') 사이의 경계로부터 위쪽으로 발생한다. 그런 다음, 다결정 성장은 초기 결정화 영역(4')으로부터 니켈에 노출되지 않아서 니켈 포일(2)의 영향으로부터 보호되는 실리콘 막의 영역(4") 너머의 수평으로 확장하며, 이것은 "수평 결정화(lateral crystallisation)"로 명명된다. 선택적으로, 퍼니스 어닐링 이후 실리콘 막의 결정성을 추가로 개선하기 위해, 이 막은 US 특허(제 5543352 호)에서 설명된 방식으로 광이 비추어져, 이상적으로 연속적인 결정입자 실리콘을 야기한다.
일단 결정화되면, 실리콘 막(4)은 종래의 마스크 에칭 기법을 사용하여 디바이스 아일랜드(island)(6)를 형성하기 위해 에칭된다. 그런 다음, 실리콘 산화물 게이트 절연체 층이 플라즈마 CVD를 사용하여 증착되며, 게이트 절연체(7)를 형성하기 위해 패턴화되며, 그 이후 금속 소스(8), 게이트(8') 및 드레인(8") 전극이 제공되어 도 1d에 도시된 TFT 구조(10)를 야기한다.
도 2를 참조하면, 도 1a 내지 도 1d에 예시된 방법에 의해 제조된 TFT를 병합하는 AMLCD(Active Matrix Liquid Crystal Display)가 개략적으로 도시된다. AMLCD(20)는 동일한 화상 요소(22)의 m 행(1 내지 m) 및 n 열(1 내지 n)로 구성된 디스플레이 영역(21)을 포함한다. 간략화를 위해 몇 개의 화상 요소만이 도시되지만, 실제로 디스플레이 영역에서의 총 화상 요소들의 수(m ×n)는 200,000 이상일 것이다. 각 화상 요소(22)는 화상 전극(27)을 가지며, 도 1a 내지 도 1d에 예시된 방법에 의해 제조된 유형의 스위칭 TFT(10)와 관련되며, 이 스위칭 TFT(10)는 화상 전극으로의 데이터 신호 전압의 인가를 제어하는 역할을 한다. 스위칭 TFT는 공통 동작 특성을 가지며, TFT와 관련된 화상 요소에 인접하게 각각 배치되며, TFT의 각 드레인은 화상 전극에 연결된다. 화상 요소들의 하나의 열과 관련되는 모든 스위칭 TFT의 소스들은 병렬 열 도체(23) 세트중 각 하나에 연결되며, 화상 요소들의 하나의 행과 관련된 모든 스위칭 TFT의 게이트는 병렬 행 도체(24) 세트중 각 하나에 연결된다. TFT는 디스플레이 영역(21) 외부에 있는 행 구동기 회로(25)에 의해 행 도체를 통해 제공되는 게이트 신호(gating signal)에 의해 제어된다. 유사하게, 동일한 열에서 화상 요소와 관련된 TFT에는 디스플레이 패널의 또한 외부에 있는 열 구동기 회로(26)에 의해 화상 전극을 위한 데이터 신호 전압이 제공된다. 물론, 이러한 AMLCD 화상 요소의 구성 및 동작은 잘 알려져 있으며, 따라서 여기서는 더 부연되지 않을 것이다.
앞서 언급된 바와 같이, 포일(2)을 사용하면, 아래에 놓인 기판(1)으로부터 포일과 TFT 구조를 제거할 수 있도록 충분한 구조적 완전성이 TFT에 제공될 것이다. 이러한 옵션은 도 3a 내지 도 3c에 예시되며, 여기에서 도 1a 내지 도 1d(도 1d는 편의상 도 3a에서 재현됨)에 예시된 방법에 의해 제조된 TFT 구조 위에는 상 부 지지 기판(11)이 놓인다. AMLCD의 경우, 이것은, 예컨대 컬러 및 편광 필터 층, 액정 물질, 스페이서(spacer) 및 물리적인 보호 층을 포함할 것이지만, 명확하게 하기 위해, 이러한 요소들에 대한 상세한 설명은 생략된다.
도 3c에 예시된 바와 같이, 일단 상부 기판(11)이 제자리에 놓이면, 하부(underlying) 기판(1)이 TFT 구조에서 떼어질 수 있으며, 니켈 포일(2)이 에칭되어 사라질 수 있으며, 대안적인 하부 기판(12)이 니켈 포일의 자리에 인가될 수 있다. 상부 및 대안적인 하부 기판은 탄력적인 플라스틱 물질로 이루어질 수 있으며, 본 발명자들이 알고 있는 바와 같이, 저온에서의 결정화에 대한 CEM 강화 방법에 의해 이러한 디바이스를 제조하는 것은 이전에는 달성되지 않아 왔다.
박막 트랜지스터와 이 박막 트랜지스터를 병합하는 능동 매트릭스 디바이스의 실제 제조를 위한 특정한 고려사항들은 당업자에게 분명할 것이며, 기존의 트랜지스터의 디자인에 적용되어야 하는 고려사항들이 본 발명에 따른 트랜지스터의 디자인에도 적용되어야 한다. 적절할 수 있는 정밀한 프로세스 조건들은, 이것이 당업자를 위한 정상 디자인 절차에 관한 문제이기 때문에 본 명세서에서는 설명되지 않았다. 또한 니켈이 아마도 가장 널리 사용되는 CEM이지만, 철, 코발트, 백금 및 팔라듐(palladium)을 포함하는 많은 다른 CEM이 존재한다.
최근에, US 특허(제 5147826 호) 및 US 특허(제 5543352 호)에 설명된 저온 결정화 프로세스에 대한 많은 연구 및 개발이 이미 수행되었고, 많은 최근의 특허 출원 및 승인된 특허에서 공개되었으며, 너무 많아서 개별적으로 언급할 수 없다. TFT 제조의 당업자가 최신 특허 데이터베이스에 액세스하고, 예컨대 US 특허(제 5147826 호) 및 US 특허(제 5543352 호)를 참조하여 이러한 정보를 검색하며, 이러한 특허의 교훈들을 적용 가능한 본 발명에 적용하는 것은 상대적으로 간단한 일이다.
상술한 바와 같이, 본 발명은, 결정화 강화 물질(CEM)을 사용하여 결정화되어진 실리콘 막으로부터 형성된 결정 반도체 채널을 갖는 박막 트랜지스터(TFT)를 제조하는 방법 및 이러한 방법을 사용하여 제조된 TFT 등에 이용된다.
Claims (22)
- 반도체 층으로부터 형성된 반도체 채널에 의해 연결되는 소스 및 드레인 전극, 게이트 절연 층 및 게이트 전극을 포함하는 박막 트랜지스터(TFT)를 제조하는 방법으로서,- 지지 기판 위에, 결정화 강화 물질(CEM : Crystallisation Enhancing Material)을 포함하는 포일(foil)을 도포하고, 그 후 반도체 층을 증착하는 단계,- 상기 포일과 상기 반도체 층 사이에 패턴화된 장벽 층을 제공하는 단계 및- 상기 장벽 층의 구멍(vias)을 통해서 상기 포일의 상기 CEM에 노출된 영역으로부터 상기 반도체 층을 결정화하도록 상기 반도체 층을 가열하는 단계를포함하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 1항에 있어서, 상기 장벽 층은 상기 포일의 금속 산화물로서 형성되는, 박막 트랜지스터(TFT) 제조 방법.
- 제 1항에 있어서, 상기 장벽 층은 실리콘 산화물인, 박막 트랜지스터(TFT) 제조 방법.
- 제 1항에 있어서, 상기 장벽 층의 구멍을 통해 상기 포일의 상기 CEM에 노출된 상기 반도체 층 영역으로부터, 추가적인 결정 성장은, 상기 반도체 층을 통해 수평으로 발생하여 추가적인 결정 성장이 없을 경우 상기 장벽 층에 의해 상기 CEM으로부터 보호되는 영역으로 연장되는(extending), 박막 트랜지스터(TFT) 제조 방법.
- 제 1항에 있어서, 상기 반도체 채널을 형성하기 위해, 결정화 이후에 상기 반도체 층을 에칭하고, 이를 통해 에칭은 상기 반도체 층의 영역을 제거하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 1항에 있어서, 상기 포일은 실질적으로 완전히 상기 CEM으로 구성되는, 박막 트랜지스터(TFT) 제조 방법.
- 제 1항에 있어서, 상기 포일을 포함하는 TFT 구조를 상기 기판으로부터 제거하는 단계를 더 포함하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 7항에 있어서, 상기 TFT 구조로부터 상기 포일을 제거하고, 대안적인 지지 층으로 대체하는 단계를 더 포함하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 1항에 있어서, 상기 반도체 층은 500℃와 600℃ 사이의 온도로 가열되는, 박막 트랜지스터(TFT) 제조 방법.
- 게이트 절연체, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터(TFT)를 제조하는 방법으로서,결정화 강화 물질을 포함하는 포일을 제 1 지지 기판에 도포하는 단계,장벽 층을 상기 포일에 증착하는 단계,상기 포일의 부분들을 노출하기 위해 상기 장벽 층에 구멍을 형성하는 단계,상기 장벽 층과 상기 포일의 노출된 부분들 위에 반도체 층을 증착하는 단계 및상기 포일의 노출된 부분들 위에 증착된 반도체 층의 영역을 충분히 결정화하는 단계를포함하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 10항에 있어서, 상기 장벽 층에 증착된 반도체 층의 영역을 부분적으로 결정화하는 단계를 더 포함하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 10항에 있어서, 상기 반도체 층의 충분히 결정화된 영역을 에칭하여, 각 장벽 층 위에 반도체 채널을 형성하는 단계를 더 포함하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 12항에 있어서, 제 1 장벽 층 위에 게이트 절연체를 형성하는 단계,상기 게이트 절연체 위에 게이트 전극을 형성하는 단계,상기 제 1 장벽 층 위에 소스 전극을 형성하는 단계 및상기 제 1 장벽 층 위에 드레인 전극을 형성하는 단계를더 포함하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 13항에 있어서, 게이트 절연체, 게이트 전극, 소스 전극 및 드레인 전극 위에 제 2 지지 기판을 형성하는 단계,제 1 지지 기판과 포일을 제거하는 단계 및상기 포일을 제 3 지지 기판으로 대체하는 단계를더 포함하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 10항에 있어서, 상기 포일은 분할되지 않은 층인, 박막 트랜지스터(TFT) 제조 방법.
- 제 10항에 있어서, 상기 포일은 평면 층인, 박막 트랜지스터(TFT) 제조 방법.
- 게이트 절연체, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터(TFT)를 제조하는 방법으로서,결정화 강화 물질을 포함하는 포일을 제 1 지지 기판에 도포하는 단계,장벽 층을 상기 포일에 증착하는 단계,상기 포일의 부분들을 노출하기 위해 상기 장벽 층에 구멍을 형성하는 단계,상기 장벽 층과 상기 포일의 노출된 부분들 위에 반도체 층을 증착하는 단계 및일정한 시간 기간 동안 반도체 층을 계속해서 가열하여, 상기 포일의 노출된 부분 위에 증착된 반도체 층의 영역을 충분히 결정화하고, 상기 장벽 층 위에 증착된 반도체 층의 영역을 부분적으로 결정화하는 단계를포함하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 17항에 있어서, 상기 반도체 층의 충분히 결정화된 영역을 에칭하여, 각 장벽 층 위에 반도체 채널을 형성하는 단계를 더 포함하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 18항에 있어서, 제 1 장벽 층 위에 게이트 절연체를 형성하는 단계,상기 게이트 절연체 위에 게이트 전극을 형성하는 단계,상기 제 1 장벽 층 위에 소스 전극을 형성하는 단계 및상기 제 1 장벽 층 위에 드레인 전극을 형성하는 단계를더 포함하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 19항에 있어서, 게이트 절연체, 게이트 전극, 소스 전극 및 드레인 전극 위에 제 2 지지 기판을 형성하는 단계,제 1 지지 기판과 포일을 제거하는 단계 및상기 포일을 제 3 지지 기판으로 대체하는 단계를더 포함하는, 박막 트랜지스터(TFT) 제조 방법.
- 제 17항에 있어서, 상기 포일은 분할되지 않은 층인, 박막 트랜지스터(TFT) 제조 방법.
- 제 17항에 있어서, 상기 포일은 평면 층인, 박막 트랜지스터(TFT) 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB0006958.3A GB0006958D0 (en) | 2000-03-23 | 2000-03-23 | Method of manufacturing a transistor |
| GB0006958.3 | 2000-03-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020009618A KR20020009618A (ko) | 2002-02-01 |
| KR100756971B1 true KR100756971B1 (ko) | 2007-09-07 |
Family
ID=9888204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020017014861A KR100756971B1 (ko) | 2000-03-23 | 2001-03-13 | 박막 트랜지스터(tft)를 제조하는 방법, 이러한 방법에 의해 제조된 tft, 및 이러한 tft를 포함하는 능동 매트릭스 디바이스 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6566179B2 (ko) |
| EP (1) | EP1214736A1 (ko) |
| JP (1) | JP2003528460A (ko) |
| KR (1) | KR100756971B1 (ko) |
| CN (1) | CN100533664C (ko) |
| GB (1) | GB0006958D0 (ko) |
| WO (1) | WO2001071783A1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6770518B2 (en) * | 2001-01-29 | 2004-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| SG114529A1 (en) * | 2001-02-23 | 2005-09-28 | Semiconductor Energy Lab | Method of manufacturing a semiconductor device |
| TW564471B (en) * | 2001-07-16 | 2003-12-01 | Semiconductor Energy Lab | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
| US6933527B2 (en) | 2001-12-28 | 2005-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and semiconductor device production system |
| JP4011344B2 (ja) * | 2001-12-28 | 2007-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| EP1326273B1 (en) * | 2001-12-28 | 2012-01-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6841797B2 (en) | 2002-01-17 | 2005-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device formed over a surface with a drepession portion and a projection portion |
| US6847050B2 (en) | 2002-03-15 | 2005-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and semiconductor device comprising the same |
| JP4626796B2 (ja) * | 2002-10-09 | 2011-02-09 | セイコーエプソン株式会社 | 電気光学装置の製造方法及び電子機器 |
| KR100611224B1 (ko) * | 2003-11-22 | 2006-08-09 | 삼성에스디아이 주식회사 | 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법 |
| KR100600874B1 (ko) * | 2004-06-09 | 2006-07-14 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5147826A (en) * | 1990-08-06 | 1992-09-15 | The Pennsylvania Research Corporation | Low temperature crystallization and pattering of amorphous silicon films |
| US5275851A (en) * | 1993-03-03 | 1994-01-04 | The Penn State Research Foundation | Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW226478B (en) * | 1992-12-04 | 1994-07-11 | Semiconductor Energy Res Co Ltd | Semiconductor device and method for manufacturing the same |
| JP3562588B2 (ja) * | 1993-02-15 | 2004-09-08 | 株式会社半導体エネルギー研究所 | 半導体装置の製造方法 |
| JP2791635B2 (ja) * | 1993-12-24 | 1998-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JPH0786304A (ja) * | 1993-06-25 | 1995-03-31 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| TW295703B (ko) * | 1993-06-25 | 1997-01-11 | Handotai Energy Kenkyusho Kk | |
| TW264575B (ko) * | 1993-10-29 | 1995-12-01 | Handotai Energy Kenkyusho Kk | |
| JP3562590B2 (ja) | 1993-12-01 | 2004-09-08 | 株式会社半導体エネルギー研究所 | 半導体装置作製方法 |
| GB9401770D0 (en) * | 1994-01-31 | 1994-03-23 | Philips Electronics Uk Ltd | Manufacture of electronic devices comprising thin-film circuits |
| US5942768A (en) * | 1994-10-07 | 1999-08-24 | Semionductor Energy Laboratory Co., Ltd. | Semiconductor device having improved crystal orientation |
| JPH08148425A (ja) * | 1994-11-22 | 1996-06-07 | Sharp Corp | 半導体装置およびその製造方法 |
| JP3364081B2 (ja) * | 1995-02-16 | 2003-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6251754B1 (en) * | 1997-05-09 | 2001-06-26 | Denso Corporation | Semiconductor substrate manufacturing method |
| JP3116085B2 (ja) * | 1997-09-16 | 2000-12-11 | 東京農工大学長 | 半導体素子形成法 |
-
2000
- 2000-03-23 GB GBGB0006958.3A patent/GB0006958D0/en not_active Ceased
-
2001
- 2001-03-13 WO PCT/EP2001/002823 patent/WO2001071783A1/en active Application Filing
- 2001-03-13 EP EP01933692A patent/EP1214736A1/en not_active Withdrawn
- 2001-03-13 JP JP2001569865A patent/JP2003528460A/ja active Pending
- 2001-03-13 CN CNB018006108A patent/CN100533664C/zh not_active Expired - Fee Related
- 2001-03-13 KR KR1020017014861A patent/KR100756971B1/ko not_active IP Right Cessation
- 2001-03-21 US US09/814,390 patent/US6566179B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5147826A (en) * | 1990-08-06 | 1992-09-15 | The Pennsylvania Research Corporation | Low temperature crystallization and pattering of amorphous silicon films |
| US5275851A (en) * | 1993-03-03 | 1994-01-04 | The Penn State Research Foundation | Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates |
Also Published As
| Publication number | Publication date |
|---|---|
| GB0006958D0 (en) | 2000-05-10 |
| EP1214736A1 (en) | 2002-06-19 |
| CN1365514A (zh) | 2002-08-21 |
| US20010024866A1 (en) | 2001-09-27 |
| CN100533664C (zh) | 2009-08-26 |
| KR20020009618A (ko) | 2002-02-01 |
| WO2001071783A1 (en) | 2001-09-27 |
| JP2003528460A (ja) | 2003-09-24 |
| US6566179B2 (en) | 2003-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6410373B1 (en) | Method of forming polysilicon thin film transistor structure | |
| JP2650543B2 (ja) | マトリクス回路駆動装置 | |
| US7675060B2 (en) | Semiconductor device and method for producing it | |
| JPH086053A (ja) | 液晶表示装置 | |
| US20020086468A1 (en) | Crystallization method of amorphous silicon | |
| EP0797844A2 (en) | Electronic device manufacture | |
| JPH07335905A (ja) | 半導体装置およびその製造方法 | |
| EP1163695B1 (en) | Method of manufacturing a transistor | |
| KR100756971B1 (ko) | 박막 트랜지스터(tft)를 제조하는 방법, 이러한 방법에 의해 제조된 tft, 및 이러한 tft를 포함하는 능동 매트릭스 디바이스 | |
| KR100577795B1 (ko) | 다결정 실리콘막 형성방법 | |
| KR100566612B1 (ko) | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 | |
| JPH1195256A (ja) | アクティブマトリクス基板 | |
| JPH0680685B2 (ja) | 薄膜トランジスタとその製造方法 | |
| US7015122B2 (en) | Method of forming polysilicon thin film transistor | |
| JP3269730B2 (ja) | 半導体基板の製造方法及び半導体装置の製造方法 | |
| JP2689596B2 (ja) | 半導体装置の製造方法 | |
| JPH0411226A (ja) | 表示装置の製造方法 | |
| JPH10209452A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100934328B1 (ko) | 하부 게이트를 갖는 다결정 실리콘 박막 트랜지스터 및 그제조방법 | |
| JPH06138481A (ja) | アクティブマトリクス基板およびその製造方法 | |
| KR100249222B1 (ko) | 액정표시장치및그제조방법 | |
| JPH05251465A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP4063897B2 (ja) | 液晶表示装置の製造方法 | |
| KR100303068B1 (ko) | 다결정 트랜지스터에서 레이져 어닐링으로 소스-드레인 영역의 불순물 활성화 방법 | |
| JPH06342172A (ja) | 透明電極を備えた光学装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120823 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130823 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140821 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150821 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |