KR20020002745A - 반도체 소자의 비트라인 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것으로, 절연막이 형성된 반도체 기판상에 도전층 및 식각 방지층을 순차적으로 형성하는 단계와, 식각 방지층 및 도전층을 순차적으로 패터닝하여 비트라인을 형성한 후 전체 상부면에 질화막을 형성하는 단계와, 질화막의 식각될 부분이 비정질화되도록 이온 주입을 실시한 후 질화막을 전면 식각하여 비트라인의 측벽에 균일한 두께를 갖는 스페이서가 형성되도록 하는 단계로 이루어진다.

Description

반도체 소자의 비트라인 형성 방법 {Method for forming a bit line of a semiconductor device}
본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것으로, 특히, 비트라인과 전하저장전극의 전기적인 접촉이 방지되도록 한 반도체 소자의 비트라인 형성 방법에 관한 것이다.
일반적으로 디램(DRAM)과 같은 메모리 소자는 워드라인(Word Line)과 비트라인(Bit Line)간에 접속된 메모리 셀(Memory Cell)에 정보가 저장되도록 구성되며, 각 메모리 셀은 캐패시터와, 캐패시터에 정보를 저장하거나 저장된 정보를 독출하기 위한 트랜지스터(Transistor)로 이루어진다.
그리고 트랜지스터는 반도체 기판에 형성된 두개의 접합영역과, 접합영역 사이의 반도체 기판상에 형성된 게이트 전극으로 이루어지며, 캐패시터는 전하저장전극과 플레이트 전극으로 이루어지는데, 캐패시터는 반도체 기판에 형성된 트랜지스터의 접합영역에 하부전극이 연결되도록 구성되며, 트랜지스터의 다른 하나의 접합영역에는 비트라인이 연결된다. 이때, 접합영역과 하부전극 또는 비트라인의 접속은 절연막에 형성된 콘택홀(Contact Hole)을 통해 이루어진다.
상기와 같이 이루어지는 메모리 셀의 구조를 도 1을 통해 상세히 설명하면 다음과 같다.
접합영역(2a 및 2b)이 형성된 반도체 기판(1)상에 게이트 전극(3)이 형성되며, 하나의 접합영역(2b)에는 비트라인(7)이 연결되고, 다른 하나의 접합영역(2a)에는 캐패시터의 전하저장전극(9)이 연결된다. 이때, 접합영역(2b)과 비트라인(7)은 절연막(4)에 형성된 콘택홀내에 매립된 플러그(Plug; 6)를 통해 연결되며, 접합영역(2a)과 전하저장전극(9)은 절연막(4)에 형성된 콘택홀내에 매립된 플러그(5)를 통해 연결된다.
그런데 반도체 메모리 소자가 고집적화됨에 따라 패턴의 크기 및 패턴간의 간격이 감소되기 때문에 비트라인(7)과 전하저장전극(9) 사이의 간격이 미세화된다. 그래서 비트라인(7)과 전하저장전극(9)의 전기적인 접속이 방지되도록 비트라인(7)의 양측부에 스페이서(8)를 형성하며, 상기 스페이서(8)를 이용하여 자기정렬식각(Self Align Etch) 방식으로 콘택홀을 형성하므로써 전하저장전극(9)의 형성이 용이해지도록 한다.
그러면 전하저장전극과의 전기적인 접속이 방지되도록 한 종래의 비트라인 형성 방법을 도 2a 내지 도 2d를 통해 설명하기로 한다. 도 2a 내지 도 2d는 도 1의 A 부분의 확대 단면도이다.
도 2a는 도 1과 같이 절연막(4)에 형성된 콘택홀내에 플러그(6)를 형성한 상태에서 상기 절연막(4)상에 폴리사이드(Polycide)층(7a)을 형성한 후 상기 폴리사이드층(7a)상에 식각 방지층(10)을 형성한 상태의 단면도로서, 상기 폴리사이드층(7a)은 SiH4및 PH3가스를 이용하여 상기 절연막(4)상에 폴리실리콘(Poly-Si)을 증착하는 단계와, WF6및 SiH4가스를 이용하여 상기 폴리실리콘상에 텅스텐 실리사이드(WSi)를 증착하는 단계에 의해 형성된다. 또한, 상기 식각 방지층(10)은 산화막 식각시 식각 장벽 역할을 할 수 있는 질화막으로 형성한다.
도 2b는 상기 식각 방지층(10) 및 폴리사이드층(7a)을 순차적으로 패터닝하여 비트라인(7)을 형성한 상태의 단면도이고, 도 2c는 전체 상부면에 질화막(8a)을 형성한 상태의 단면도이다.
도 2d는 상기 질화막(8a)을 전면식각하여 상기 비트라인(7)의 측벽에 스페이서(8)를 형성한 상태의 단면도이다.
이후, 전체 상부면에 BPSG(BoroPhospho Silicate Glass)와 같은 절연막(14)을 형성한 후 평탄화시키고 자기정렬식각 방식으로 전하저장전극용 콘택홀을 형성한 다음 콘택홀내에 상기 플러그(5)를 형성하는데, 상기 콘택홀을 형성하기 위한 자기정렬식각 공정시 상기 스페이서(8)를 마스크로 이용한다.
그런데 상기 콘택홀을 형성하기 위한 자기정렬식각 공정시 상기 스페이서(8)가 마스크로 이용되기 때문에 식각이 과도하게 진행되는 경우 스페이서(8)의 상부(B 부분)가 손실되며, 이에 따라 후속 공정이 진행되는 과정에서 상부의 BPSG막으로부터 이온이 확산되어 절연성이 저하되거나, 전하저장전극과의 접촉으로 인한 불량이 발생된다.
따라서 본 발명은 이온 주입에 따른 식각비의 차이를 이용하여 비트라인의 측벽에 균일한 두께를 갖는 스페이서가 형성되도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 비트라인 형성 방법을 제공하는 데 그 목적이 있다.
도 1은 반도체 메모리 소자를 설명하기 위한 단면도.
도 2a 내지 도 2d는 종래의 비트라인 형성 방법을 설명하기 위한 소자의 부분 단면도.
도 3a 내지 도 3e는 본 발명에 따른 비트라인 형성 방법을 설명하기 위한 소자의 부분 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 2a 및 2b: 접합영역
3: 게이트 전극 4 및 14: 절연막
5 및 6: 플러그 7 및 17: 비트라인
7a 및 17a: 폴리사이드층 8 및 21a: 스페이서
8a 및 21: 질화막 9: 전하저장전극
10 및 20: 식각 방지층
본 발명에 따른 반도체 소자의 비트라인 형성 방법은 절연막이 형성된 반도체 기판상에 도전층 및 식각 방지층을 순차적으로 형성하는 단계와, 식각 방지층 및 도전층을 순차적으로 패터닝하여 비트라인을 형성한 후 전체 상부면에 질화막을 형성하는 단계와, 질화막의 식각될 부분이 비정질화되도록 이온 주입을 실시한 후 질화막을 전면 식각하여 비트라인의 측벽에 균일한 두께를 갖는 스페이서가 형성되도록 하는 단계로 이루어지며, 상기 도전층은 폴리사이드층으로 이루어지고, 상기 식각 방지층은 질화막으로 이루어진다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3e는 본 발명에 따른 비트라인 형성 방법을 설명하기 위한 소자의 부분 단면도이다.
도 3a는 도 1과 같이 절연막(4)에 형성된 콘택홀내에 플러그(6)를 형성한 상태에서 상기 절연막(4)상에 폴리사이드층(17a)을 형성한 후 상기 폴리사이드층(17a)상에 식각 방지층(20)을 형성한 상태의 단면도로서, 상기 폴리사이드층(17a)은 SiH4및 PH3가스를 이용하여 상기 절연막(4)상에 폴리실리콘(Poly-Si)을 증착하는 단계와, WF6및 SiH4가스를 이용하여 상기 폴리실리콘상에 텅스텐 실리사이드(WSi)를 증착하는 단계에 의해 형성된다. 또한, 상기 식각 방지층(20)은 산화막 식각시 식각 장벽 역할을 할 수 있는 질화막으로 형성한다.
도 3b는 상기 식각 방지층(20) 및 폴리사이드층(17a)을 순차적으로 패터닝하여 비트라인(17)을 형성한 상태의 단면도이고, 도 3c는 전체 상부면에 질화막(21)을 형성한 상태의 단면도이다.
도 3d는 상기 질화막(21)의 표면부를 비정질화시키기 위하여 이온 주입 공정을 실시한 상태의 단면도로서, 이때, 수직 방향으로 이온이 주입되도록 하며, 일정한 깊이로 주입되도록 한다.
도 3e는 상기 질화막(21)을 전면식각한 상태의 단면도로서, 상기 이온 주입에 의해 비정질화된 부분은 높은 식각비를 갖기 때문에 상기 비트라인(17)의 측벽에 일정한 두께를 갖는 스페이서(21a)가 형성된다.
이후, 전체 상부면에 BPSG와 같은 절연막(14)을 형성한 후 평탄화시키고 자기정렬식각 방식으로 전하저장전극용 콘택홀을 형성한 다음 콘택홀내에 상기 플러그(5)를 형성한다.
상술한 바와 같이 본 발명은 비트라인의 측벽에 균일한 두께를 갖는 스페이서가 형성되도록 하므로써 전하저장전극용 콘택홀을 형성하기 위한 자기정렬식각 공정시 스페이서의 손실이 일부 발생되거나 절연막으로 이용되는 BPSG막으로부터 이온의 확산이 발생되더라도 비트라인과 전하저장전극간의 전기적 절연이 양호하게 유지된다. 또한 스페이서의 측벽이 수직한 모양으로 형성되기 때문에 전하저장전극용 콘택홀을 형성하는 과정에서 공정 마진(Margin)이 증가되어 수율이 향상된다.

Claims (3)

  1. 절연막이 형성된 반도체 기판상에 도전층 및 식각 방지층을 순차적으로 형성하는 단계와,
    상기 식각 방지층 및 도전층을 순차적으로 패터닝하여 비트라인을 형성한 후 전체 상부면에 질화막을 형성하는 단계와,
    상기 질화막의 식각될 부분이 비정질화되도록 이온 주입을 실시한 후 상기 질화막을 전면 식각하여 상기 비트라인의 측벽에 균일한 두께를 갖는 스페이서가 형성되도록 하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  2. 제 1 항에 있어서,
    상기 도전층은 폴리사이드층인 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  3. 제 1 항에 있어서,
    상기 식각 방지층은 질화막인 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
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KR20140032538A (ko) * 2012-08-30 2014-03-17 삼성전자주식회사 개구 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
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