KR940003224B1 - 반도체 소자의 격리방법 - Google Patents

반도체 소자의 격리방법 Download PDF

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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Abstract

내용 없음.

Description

반도체 소자의 격리방법
제1도는 종래 기술의 반도체 소자 격리공정도.
제2도는 본 발명의 반도체 소자 격리공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : SRO(Stress Relief Oxide)
3 : 질화막 4 : 라이트 산화막
5 : 옥시나이트라이드
본 발명은 반도체 소자의 격리 방법에 관한 것으로, 특히 고집적 및 고품질 IC제조에 적합하도록 한 반도체 소자 격리방법에 관한 것이다.
종래에서 소자간의 격리를 위해서 실리콘 질화막을 필드 산화시 마스크로 이용하는 부분 산화방법인 LOCOS 공정 기술을 사용하였다. 이를 첨부된 제1a 내지 d도를 참조하여 상술하면 다음과 같다.
먼저(a)와 같이 실리콘 기판(16)위에 패드산화막(17) 및 질화막(18)을 차례로 증착하고, (b)와 같이 P.R을 이용하여 액티브 영역을 한정한 다음 에치한 후 채널스톱 이온 주입(I/I)을 한다.
이어(c)와 같이 P.R을 제거한 후 필드산화시켜 LOCOS 산화막(10)을 형성한 후(D)와 같이 남은 질화막(18)을 제거하므로써 공정이 완료된다.
그러나 상기 종래의, LOCOS 공정은 다음과 같은 문제점이 있었다.
첫째, 제1d도와 같이 버즈비크(Bird's Beak)에 의해 소자의 액티브영역이 감소되므로 소자를 고집적화시키는데 부적합하다.
둘째, 버즈 비크 주변의 잔류융력에 의해 실리콘 기판(16)에 결정결함이 발생될 수 있다.
셋째, LOCOS 산화막 형성시 채널스톰 도우펀트(Dopant)의 재분포에 따른 액티브 영역으로의 도우펀트 침해(Encroachment)가 발생될 수 있다.
넷째, 채널스톱 이온주입이 B+도핑(Doping)일 경우 필드산화막인 LOCOS 산화막(10) 내로의 도우펀드 디프리션(Depletion)으로 인해 표면농도가 저하될 수 있다.
본 발명은 이러한 문제점은 시정하기 위해 안출된 것으로서, 그 공정을 첨부된 도면 제2도를 참조하여 상술하면 다음과 같다.
먼저 제2a도와 같이, 실리콘 기판위에 SRO(2)(Strees Relief Oxide)를 210Å 정도 형성하고, 질화막(3)을 1400Å 정도 데포지션한다. 그 후 제2b도와 같이, 액티브 패턴을 형성하고 상기 질화막, SRO 및 실리콘 기판(1)을 에치한다. 이때 실리콘 기판의 에치 깊이는 소자의 원하는 액티브 대 액티브 영역에 따른 필드 랜지스터의 펀치쓰루 항복전압(Punch Through Breakdown Voltage)을 고려하여 결정한다.
예를들어 액티브 영역이 0.6㎛인 경우에 실리콘 기판은 3000Å을 에치한다. 이어서 제2c도와 같이, 라인트 산화(Light Oxidation) 막(4)을 100 내지 200Å 정도 형성한 후, 틸트 이온 주입의 필드이온 주입을 실시하고, 웨이퍼 표면에 수직으로 로우에너지(Low Energy) 질소(N2)이온 주입을 실시한다(제2d도). 계속해서 아닐링하므로 이온 주입된 질소(N2)와 산화막(SiO2) 또는 실리콘 기판을 반응시켜 SixNyOz의 옥시나이트라이드(5)(Oxynitride)를 형성시키고 HF에 딥핑한다(제2e도).
마지막으로 대략 액티브 영역의 1/4 두께로 필드 산화를 실시한다(제2f도). 이후의 공정은 일반적인 MOS 소자제조공정으로 진행시킨다.
이와같이 본 발명의 공정을 사용하므로 다음과 같은 효과를 얻을 수 있다.
첫째, 실리콘 에치(Si Etch) 후 실리콘 기판(Si Sub)의 바닥영역(bottam Area)의 산화막 성장(Oxide growth)을 억제하고 측면(Side)에서만 산화막(Oxide)이 성장(growth)되므로 산화막 용적(Oxide Volume) 팽창에 의한 스트레스(Stress) 발생을 억제하여 실리콘 기판에의 결정결함이 발생하지 않으므로 전기적 특성(leakage Current)이 향상된다.
둘째, 필드산화막(Field Oxidation) 두께를 액티브영역의 1/4정도로 얕게 하므로 버즈비스를 없앨수 있다. 세째, 실리콘에치 깊이 및 필드산화막 두께를 조합하면 고집적 소자격리공정에 적용이 가능하다.

Claims (2)

  1. 반도체 소자의 격리방법에 있어서, 실리콘 기판위에 SRO(Stress Relief Oxide)를 형성하고, 질화막을 소정의 두께로 형성하는 단계(a)와, 액티브 패턴을 형성하고 상기 질화막, SRO 및 실리콘 기판을 에치하는 단계(b)와, 에치된 실리콘 기판 측벽을 소정의 두께로 라이트 산화(Light Oxidation) 시키고, 필드 이온 주입을 실시하는 단계(C)와, 웨이퍼 표면에 수직으로 로우에너지(Low Energy) 질소(N2) 이온 주입을 실시하는 단계(d)와, 아닐링하므로 이온 주입된 질소(N2와 산화막(SiO2) 또는 실리콘 기판을 반응시켜 SixNyOz의 옥시나이트라이드(Oxynitride)를 형성시키고 HF에 딥핑시키는 단계(e)와, 액티브 영역의 1/4두께로 필드 산화를 실시하는 단계(f)를 구비하는 것을 특징으로 하는 반도체 소자의 격리방법.
  2. 제1항에 있어서, 단계(C)중 에치된 실리콘 기판 측벽의 라이트 산화(Light Oxidation) 막은 50 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 격리방법.
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