KR960014455B1 - 반도체장치의 및 그 제조방법 - Google Patents

반도체장치의 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1도는 종래의 반도체장치 소자격리방법을 도시한 공정순서도.
제2도는 본 발명에 의한 반도체장치 소자격리방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 패드산화막
13 : 제1질화막 14 : 식각저지막
15 : 제2질화막 16 : 감광막패턴
17 : 1차 리세스영역 18 : 측벽절연막
19 : 제1산화막 20 : 2차 리세스영역
21 : 불순물확산층 22 : 제2산화막
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 평탄한 표면을 갖는 반도체장치의 소자격리막 및 이의 제조방법에 관한 것이다.
실리콘기판상에 소자간 격리막을 형성하는 공정은 반도체 집적회로 제조에 있어서 중요한 단계중의 하나이다. 반도체장치는 일반적으로 소자간 격리영역에 의해 분리된 활성영역들로 이루어진다. 따라서 소자간 격리영역의 크기가 반도체 집적회로의 밀도(Density)를 제안하는 역할을 하게 된다. 이는 집적회로칩에 고전압 영역이 존재하는 EEPROM과 같은 반도체 집적회로에서는 더욱 그러하다.
가장 널리 사용되는 종래의 소자간 격리영역 형성방법은 LOCOS(Local Oxidation of Silicon) 공정으로서 이를 설명하면 다음과 같다.
반도체기판의 활성영역을 실리콘질화막으로 마스킹한다. 이어서 활성영역 사이의 소자 격리영역에 채널스톱(Channel stop) 이온주입을 행한 다음, 상기 실리콘질화막을 마스크로 하여 반도체기판의 소자 격리영역만을 선택적으로 산화하여 두께가 두꺼운 소자 격리 산화막, 즉, 필드산화막을 형성한다. 이때, 필드산화막의 두께는 5000Å 이상으로 형성한다. 이와 같이 형성된 필드산화막에 의해 실리콘기판상의 활성영역간이 격리되는 것이다.
그러나 상기 LOCOS 공정은 서브 아미크론(sub-micron) 크기를 갖는 고밀도화된 반도체 집적회로의 소자격리방법으로 적합하지 않다. 그 이유는 필드산화막 형성을 위한 산화 공정시 마스킹층으로 사용되는 실리콘질화막 하부에 측면 산화(Lateral oxidation)가 일어나 활성영역에 까지 산화막이 형성되어 결과적으로 활성영역이 감소되는 결과를 초래하기 때문이다. 이를 '버즈빅(Bird's beak)' 현상이라고 한다.
또한, LOCOS 공정에 있어서는 채널스톱 이온주입된 도판트(Dopant)가 필드산화공정시의 고온 열처리단계에서 활성영역으로 측면 서브마이크론 크기의 소자형성을 어렵게 한다.
LOCOS 공정의 또 다른 문제점은 두꺼운 필드산화막으로 인해 평탄하지 않은 표면이 형성된다는 것이다. 이는 후속공정에 매우 나쁜 영향을 미치는 요소로 작용하게 된다. 두꺼운 필드산화막으로 인해 활성영역과 이와 인접하는 소자격리영역사이에는 5000Å 이상의 단차가 발생한다.
LOCOS 공정을 고집적화된 반도체장치의 소작격리공정에 적용할 경우 발생하는 또 다른 문제로서, 반도체장치가 고집적화되면 활성영역 및 소자격리영역의 크기도 감소하게 된다. 따라서 인접한 활성영역사이의 소자격리영역에 형성되는 필드산화막의 두께에 제한이 따르게 된다. 활성영역간의 소자격리영역이 충분히 확보되지 않으면 소자격리영역에 형성된 필드산화막 하부를 통해 한 활성영역에서 형성된 전계가 인접한 활성영역에 까지 미칠 수 있게 되고 이로 인해 소자의 오동작이 유발될 수 있다. 이를 방지하기 위해 필드산화막 형성을 위한 산화공정전에 소자격리영역에 주입되는 채널스톱이온의 양(Dosage)을 증가시켜 채널스톱이온주입을 행하는 방법을 이용하기도 되는데 이는 소자격리영역에 형성된 채널스톱이온주입영역에 의해 활성영역에 생성된 전계가 소자격리영역으로 측면확장되는 것이 방지된다는 것을 이용한 것이다. 그러나 채널이온주입시의 이온주입량(Dosage)을 높게 하면 오히려 필드산화공정시 주입된 이온이 측면확산이 더욱 활발히 일어나게 되어 인접한 활성영역의 채널영역을 더 많이 잠식하게 되는 역효과를 낳을 수 있으며, 이로 인해 접합전압 브레이트 다운(junction voltage breakdown)가 낮아지는 문제도 발생하게 된다.
상기와 같은 LOCOS 공정의 문제점들을 해결하기 위해 여러가지 소자격리방법들이 제안되어 왔다. 이중에서 미국특허 5, 229, 315에 개시된 반도체장치의 소자격리방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1도(a)에 도시된 바와 같이 반도체기판(1)상에 패드산화막(2)과 질화막(3)을 차례로 형성한 다음 사진식각공정에 의해 소자격리영역 부위의 상기 질화막(3)과 패드 산화막(2)을 선택적으로 식각한 후, 노출된 기판부위 및 질화막(3) 전면에 폴리실리콘층(4)을 일정두께로 형성하고, 필드스톱이온 주입을 실시한다.
이어서 제1도(b)에 도시된 바와 같이 상기 폴리실리콘층(4) 전면에 평탄화용 절연막(5)을 형성한 다음 상기 폴리실리콘층(4)이 드러날때까지 에치백하여 기판 표면을 평탄화 시킨다.
다음에 제1도(c)에 도시된 바와 같이 상기 평탄화절연막(5)을 마스크로 하여 상기 폴리실리콘층(4)을 식각한 다음, 이에 따라 노출되는 기판을 식각하여 홈(7)을 형성한다. 이어서 제1도(d)에 도시된 바와 같이 상기 평탄화절연막을 제거한 후, 상기와 같이 홈(7)이 형성된 기판 전면에 산화막(8)을 형성한다.
다음에 제1도(d)에 도시된 바아 같이 상기 산화막(8)을 상기 남아 있는 폴리실리콘층(4)이 드러나도록 에치백한다.
이어서 제1도(f)에 도시된 바와 같이 상기 폴리실리콘층(4)을 산화시키고 질화막(3)은 제거함으로써 기판내에 형성된 홈(7)내에 매립되어 형성된 실린더 형태의 소자격리막(9)을 형성한다.
상기 기술은 기생 필드트랜지스터(parasitic field transistor)의 실효채널(Effective channel) 길이가 증가하게 되므로 소자격리특성이 향상되며, 패턴크기에 관계없이 일정한 실리더구조를 형성할 수 있다는 잇점이 있다.
그러나 상술한 종래 기술은 상기평탄화절연막의 증착및 에치백에 따른 공정편차에 의해 실리콘기판식각시의 폭, 즉, 실린더형 격리막의 폭이 달라지게 되고, 격리막(9) 표면이 폴리실리콘층의 산화에 의해 평탄하지 않게 형성되는 문제를 가진다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 고집적 반도체장치의 소자격리공정에 있어서의 공정여유도를 개선하고 평탄화된 소자격리막을 형성할 수 있도록 하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 활성영역과 소자격리영역으로 구성되는 반도체기판과, 상기 반도체기판 소자격리영역내에 위치하며 상기 반도체기판 표면보다 낮은 표면을 가지는 제1영역, 상기 제1영역의 양측면 부위에 위치하며 상기 제1영역보다 좁은 폭과 깊은 길이를 가지는 제2영역, 상기 제1영역 및 제2영역내에 매몰되어 형성된 소자격리막을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 반도체기판(11)상에 다층의 적층 절연막을 형성하는 공정과, 상기 적층 절연막을 선택적으로 식각하여 적층 절연막패턴을 형성하고 이에 따라 노출되는 반도체기판 부위를 소정의 길이로 식각하여 1차 리세스영역(19)을 형성하는 공정, 상기 적층 절연막패턴 측면에 측벽절연막(18)을 형성하는 공정, 상기 1차 리세스영역상에 제1산화막(19)을 형성하는 공정, 상기 측벽절연막을 선택적으로 제거하는 공정, 상기 측벽절연막을 제거함에 따라 노출되는 반도체 기판 부위를 소정 깊이로 식각하여 2차 리세스영역(20)을 형성하는 공정, 상기 제1산화막 및 2차 리세스영역상에 제2산화막(22)을 형성하는 공정, 및 상기 적층 절연막패턴을 선택적으로 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명의 반도체장치 소자격리막 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2도(a)에 도시된 바와 같이 실리콘기판(11)위에 950℃ 정도의 온도에서 산화성 분위기로 약 15분간 열처리를 행하여 200Å 정도 두께의 패드산화막(12)을 형성한 후, 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition)법을 이용하여 750∼800℃ 온도에서 상기 패드산화막(12)상에 제1질화막(13)을 약 1500Å 두께로 형성한다. 이어서 상기 제1질화막(13)상에 질화막에 대한 식각저지층(Etch stopper)로서, 예컨대 산화막(14)을 화학기상증착(CVD)법 또는 플라즈마보조 화학기상증착(PECVD;Plasma Enhanced Chemical Vapor Deposition)법을 이용하여 500Å 정도의 두께로 형성하고 나서 이 위에 CVD 또는 PECVD법을 이용하여 제2질화막(15)을 1000∼2000Å 정도의 두께로 형성한다.
다음에 제2도(b)에 도시된 바와 같이 상기 제2질화막(15)상에 감광막을 도포한 후, 사진식각공정에 의해 노광 및 현상으로 기판의 활성영역상에 감광막패턴(16)을 형성한다. 이어서 상기 감광막패턴(16)을 마스크하여 상기 제2질화막(15)과 산화막(14), 제1질화막(13), 패드산화막(12)을 RIE(Reactive Ion Rtching)등의 이방성 건식식각방법을 이용하여 차례로 식각하고, 이에 따라 드러나는 실리콘기판을 500∼1000Å 정도 식긱하여 1차 리세스(Reccess)영역(17)을 형성한다. 이때, 식각공정시의 식각갓로서는 질화막과 산화막은 CHF3또는 CF4등을 포함하는 가스를 이용하고, 실리콘기판은 HBr/Cl2등을 포함하는 가스를 이용하는 것이 바람직하다.
이어서 제2도(c)에 도시된 바와 같이 상기 감광막 패턴을 제거한 후, 상기 1차 리세스 영역(17) 및 제2질화막(15) 전표면에 제3질화막을 CVD 또는 PECVD법을 이용하여 1000∼1500Å 정도의 두께로 증착한 후, 증착두께 이상의 에치백하여 측벽질화막(18)을 형성한다.
다음에 제2도(d)에 도시된 바와 같이 상기 패드산화막(12), 제1질화막(13), 산화막(14), 제2질화막(15)으로 이루어진 질화막의 적층태턴과 상기 측벽질화막(18)을 산화마스크로 이용하여 850℃ 이상의 온도에서 O2또는 H2+O2의 산화성분위기에서 열처리하여 노출된 실리콘기판 표면, 즉 1차리세스 영역(17)에 약 500∼1000Å 소자영성영역 또는 활성영역의 기판표면보다 낮게 형성되도록 설정한다.
이어서 제2도(e)에 도시된 바와 같이 상기 질화막측벽 및 제2질화막을 선택적으로 이방성 건식식각등에 의해 제거하여 실리콘기판 표면의 소정부분을 노출시킨다.
다음에 제2도(f)에 도시된 바와 같이 상기 노출된 실리콘기판 부위를 상기 절연막의 적층패턴(12, 13, 14)과 1차 필드산화막(19)을 마스크로 이용하여 약 1000Å 정도 식각하여 2차 리세스영역(20)을 형성한다. 이어서 상기 2차리세스영역(20)의 노출된 기판 표면에 B+또는 BF2이온을 2∼3×1013/cm의 농도로 40∼80KeV의 가속전압에 의해 주입하여 불순물 확산층(21)을 형성한다.
다음에 제2도(g)에 도시된 바와 같이 상기 약 1000℃의 온도에서 O2와 H2를 포함하는 산하성 분위기에서 50∼150분간 열산화시킴으로써 상기 제1차 리세스영역 및 2차 리세스영역에 1000∼4000Å 정도 두께의 2차 필드산화믹(22)을 형성한다. 이때, 상기 2차 필드산화막(22)은 상기 형성된 1차 필드산화막(19)과 2차 필드산화막(22)의 두께를 합하여 필드산화막의 가장 두꺼운 부분이 1500∼5000Å 정도가 되도록 함으로써 필드산화막 영역, 즉, 소자격리영역의 표면이 소자영역 또는 활성영역의 실리콘기판 표면보다 1000Å 이상 높아지지 않도록 두께를 설정한다.
한편, 본 발명의 다른 실시예로서, 상기 2차 필드산화막을 열산화공정에 형성하지 않고, CVD 또는 LPCVD 방법에 의해 산화막을 증착한 후 에치백하여 리세스영역을 채우는 2차 필드산화막을 형성하는 것도 가능하다.
다음에 제2도(h)에 도시된 바와 같이 상기 산화막(14), 질화막(13) 및 패드산화막(12)을 차례로 식각하여 제거함으로써 표면이 평탄화된 소자격리막(22)을 형성한다. 상기 산화막(14), 질화막(13) 및 패드산화막(12)의 식각은 산화막의 경우는 불산(HF)을 포함하는 용액을 이용하고, 질화막의 경우에는 인산(H3PO4)을 포함하는 용액을 이용한 습식 식각공정에 의해 행한다.
이상과 같이 본 발명에 의하면, 기판내에 매몰된 형태의 소자격리막을 형성함에 있어서, 패턴크기에 관계없이 일정한 폭으로 실리콘기판을 식각할 수 있으므로 기판식각시의 공정여유도가 개선되며, 소자영역 또는 활성영역의 실리콘기판 표면과 소자격리영역의 표면이 평탄화되므로 이후 사진식각공정시의 촛점 여유도(Focus Margin)를 확보할 수 있고, 활성영역과 소자격리영역사이의 단차로 인한 식각 잔유물(Etching Residue)의 발생을 억제할 수 있다.

Claims (16)

  1. 활성영역과 소자격리영역으로 구성되는 반도체기판과, 상기 반도체기판 소자격리영역내에 위치하며 상기 반도체기판 표면보다 낮은 표면을 가지는 제1영역, 상기 제1영역의 양측면 부위에 위치하며 상기 제1영역보다 좁은 폭과 깊은 깊이를 가지는 제2영역, 상기 제1영역 및 제2영역내에 매몰되어 형성된 소자격리막을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2영역 표면부위에 형성된 불순물 확산층(21)이 더 포함되는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 소자격리막은 상기 제1영역상에 형성된 제1산화막(19)과 상기 제1산화막 및 제2영역상에 형성된 제2산화막(22)으로 구성되는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 제1산화막은 열산화막임을 특징으로 하는 반도체장치.
  5. 제3항에 있어서, 상기 제2산화막은 열산화막임을 특징으로 하는 반도체장치.
  6. 제3항에 있어서, 상기 제2산화막은 CVD 또는 LPCVD범에 의해 형성된 산화막임을 특징으로 하는 반도체장치.
  7. 반도체기판(11)상에 다층의 적층 절연막을 형성하는 공정과, 상기 적층 절연막을 선택적으로 식각하여 적층 절연막패턴을 형성하고 이에 따라 노출되는 반도체기판 부위를 소정의 깊이로 식각하여 1차 리세스영역(19)을 형성하는 공정, 상기 적층 절연막패턴 측면에 측벽절연막(18)을 형성하는 공정, 상기 1차 리세스영역(19)상에 제1산화막(19)을 형성하는 공정, 상기 측벽절연막을 선택적으로 제거하는 공정, 상기 측벽절연막을 제거함에 따라 노출되는 반도체기판 부위를 소정 깊이로 식각하여 2차 리세스영역(20)을 형성하는 공정, 상기 제1산화막 및 2차 리세스영역상에 제2산화막(22)을 형성하는 공정, 및 상기 적층 절연막패턴을 선택적을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
  8. 제7항에 있어서, 상기 적층 절연막은 반도체기판상에 패드산화막(12), 제1질화막(13), 식각저지막(14) 및 제2질화막(14)을 차례로 증착하여 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  9. 제7항에 있어서, 상기 측벽절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  10. 제7항에 있어서, 상기 제1산화막(19)은 그 표면이 반도체기판 표면보다 낮게 되도록 두께를 설정하여 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  11. 제7항에 있어서, 상기 2차 리세스영역은 1차 리세스영역보다 깊게 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  12. 제7항에 있어서, 상기 제1산화막(19)은 상기 적층 절연막패턴과 측벽절연막을 산화마스크로 이용한 열산화공정에 의해 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  13. 제7항에 있어서, 상기 제2산화막은 상기 적층 절연막패턴을 산화마스크로 이용한 열산화공정에 의해 상기 1차 리세스영역 및 2차 리세스영역에 매립시켜 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  14. 제7항에 있어서, 상기 제2산화막은 CVD 또는 LPCVD방법에 의해 산화막을 형성한 후, 이를에치백하여 상기 1차 리세스영역 및 2차 리스세영역에 매립되도록 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  15. 제7항에 있어서, 상기 제2산화막은 반도체기판 표면과의 단차없이 평탄하게 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  16. 제7항에 있어서, 상기 2차 리세스영역(20)을 형성하는 공정후에 상기 2차 리세스영역(20)에 불순물이온을 주입하여 불순물 확산층(21)을 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체장치 제조방법.
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