KR950024299A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

발명은 반도체장치의 소자격리막구조 및 이의 제조방법에 관한 것으로, 고집적 반도체장치의 소자격리공정에 있어서의 공정여유도를 개선하고 평탄화된 소자격리막을 형성 하기 위해 활성영역과 소자격리영역으로 구성되는 반도체기판과, 상기 반도체기판 소자 격리영역내에 위치하며 상기 반도체기판 표면보다 낮은 표면을 가지는 제1영역, 상기 제1영역의 양측면 부위에 위치하여 상기 제1영역보다 좁은 폭과 깊은 깊이를 가지는 제2영역, 상기 제1영역 및 제2영역내에 매몰되어 형성된 소자격리막을 포함하는 것을 특징으로 하는 반도체장치를 제공하여, 이의 제조방법으로서 반도체기판(11)상에 다층의 적층 절연막을 형성하는 공정과, 상기 적층 절연막을 선택적으로 식각하여 적층 절연막 패턴을 형성하고 이에 따라 노출되는 반도체기판 부위를 소정의 깊이로 식각하여 1차 리세스영역을 형성하는 공정, 상기 적층 절연막패턴 측면에 측벽절연막(18)을 형성하는 공정, 상기 1차 리세스영역상에 제1산화막을 형성하는 공정, 상기 측벽절연막을 선택적으로 제거하는 공정, 상기 측벽절연막을 제거함에 따라 노출되는 반도체기판 부위를 소정 깊이로 식각하여 2차 리세스영역(20)을 형성하는 공정, 상기 제1산화막 및 2차 리세스영역상에 제2산화막을 형성하는 공정, 및 상기 적층 절연막패턴을 선택적을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체장치 제조방법을 제공한다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명애 의한 반도체장치 소자격리방법을 도시한 공정순서도.

Claims (16)

  1. 활성영역과 소자격리영역으로 구성되는 반도체기판과, 상기 반도체기판 소자격리영역내에 위치하며 상기 반도체기판 표면보다 낮은 표면보다 낮은 표면을 가지는 제1영역, 상기 제1영역의 양측면 부위에 위치하며 상기 제1영역보다 좁은 폭과 깊은 깊이를 가지는 제2영역, 상기 제1영역 및 제2영역내에 매몰되어 형성된 소자격리막을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2영역 표면부위에 형성된 불순물 확산층(21)이 더 포함되는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 소자격리막은 상기 제1영역상에 형성된 제1산화막(19)과 상기 제1산화막 및 제2영역상에 형성된 제2산화막(22)으로 구성되는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 제1산화막은 열산화막임을 특징으로 하는 반도체장치.
  5. 제3항에 있어서, 상기 제2산화막은 열산화막임을 특징으로 하는 반도체장치.
  6. 제3항에 있어서, 상기 제2산화막은 CVD 또는 LPCVD법에 의해 형성된 산화막임을 특징으로 하는 반도체장치.
  7. 반도체기판(1)상에 다층의 적층 절연막을 형성하는 공정과, 상기 적층 절연막을 선택적으로 식각하여 적층 절연막패턴을 형성하고 이에 따라 노출되는 반도체기판 부위를 소정의 깊이로 식각하여 1차 리세스영역(19)을 형성하는 공정, 상기 적층 절연막패턴 측면에 측벽절연막(18)을 형성하는 공정, 상기 1차 리세스영역(19)상에 제1산화막(19)을 형성하는 공정, 상기 측벽절연막을 선택적으로 제거하는 공정, 상기 측벽절연막을 제거함에 따라 노출되는 반도체기판 부위를 소정 깊이로 식각하여 2차 리세스영역(20)을 형성하는 공정, 상기 제1산화막 및 2차 리세스영역상에 제2산화막(22)을 형성하는 공정, 및 상기 적층 절연막패턴을 선택적을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
  8. 제7항에 있어서, 상기 적층 절연막은 반도체기판상에 패드산화막(12), 제1질화막(13), 식각저지막(14) 및 제2질화막(14)을 차레로 증착하여 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  9. 제7항에 있어서, 상기 측벽절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  10. 제7항에 있어서, 상기 제1산화막(19)은 그 표면이 반도체기판 표면보다 낮게 되도록 두께를 설정하여 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  11. 제7항에 있어서, 상기 2차 리세스영역은 1차 리세스영역보다 깊게 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  12. 제7항에 있어서, 상기 제1산화막(19)은 상기 적층 절연막패턴과 측벽절연막을 산화마스크로 이용한 열산화공정에 의해 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  13. 제7항에 있어서, 상기 제2산화막은 상기 적층 절연막패턴을 산화마스크로 이용한 열산화공정에 의해 상기 1차 리세스영역 및 2차 리세스영역에 매립시켜 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  14. 제7항에 있어서, 상기 제2산화막은 CVD 또는 LPCVD방법에 의해 산화막을 형성한 후, 이를 에치백하여 상기 1차 리세스영역 및 2차 리세스영역에 매립되도록 형성하는 것을 특징으로 하는 반도체장치 제조방법.
  15. 제7항에 있어서, 상기 제2산화막은 반도체기판 표면과의 단차없이 평탄하게 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  16. 제7항에 있어서, 상기 제2차 리세스영역(20)을 형성하는 공정후에 상기 2차 리세스영역(20)에 불순물이온을 주입하여 불순물 확산층(21)을 형성하는 공정이 더 포함되는 것을 특징으로 하는 반드체장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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