KR960019651A - 반도체 소자 격리 방법 - Google Patents

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Abstract

본 고안의 반도체 소자 격리 방법은 실리콘 기판에 제1절연막과 제2절연막을 각각 소정의 두께로 차례로 형성시킨 후, 상기 실리콘 기판상에 서로 다른 간격을 두고 떨어져 있는 다수개의 액티브영역과 각 액티브영역 사이의 필드영역을 정의하기 위하여 사전식각방법으로 상기 제1절연막과 제2절연막을 식각하여 절연막 패턴을 형성시키는 단계와, 상기 실리콘 기판의 전면에 소정두께의 절연층을 형성시킨 후, 상기 절연층을 에치백하여 상기 액티브영역의 상기 절연막 패턴의 측멱에 측벽스페이서를 형성시키는 단계와, 상기 실리콘 기판의 전면에 금속막을 형성시키고, 기판의 실리콘이 금속막과 접촉된 기판의 표면에 금속 실리사이드(metal silicide)막을 형성시키는 단계와, 상기 실리콘 기판의 전면에 형성시킨 금속막중 실리사이드화 하지 않은 금속과 상기 측벽스페이서를 제거시키고, 상기 실리콘 기판을 식각하여 소정의 깊이로 트렌치를 형성시키는 단계와, 상기 실리콘 기판상의 상기 필드영역에 형성시킨 금속 실리사이드를 제거시키는 단계와, 상기 실리콘 기판을 산화시켜 소정두께의 산화막을 형성시킨 후, 필드채널스톱층을 필드영역의 하부 기판에 형성시키기 위하여 상기 기판의 전면에 이온을 주입시키는 단계와, 상기 실리콘 기판 전면에 소정 두께의 트렌치 충진층을 형성시켜 트렌치내부를 충진시키고, 상기 트렌치 충진층을 에치백하는 단계와, 상기 필드영역을 산화하여 소정두께의 필드산화막을 형성시키는 단계와, 상기 실리콘 기판상에 형성시킨 상기 제1절연막과 상기 제2절연막을 차례로 제거하는 단계로 이루어져 로코스 구조와 트렌치 구조가 동일 공정의 결과로 액티브영역간의 크기에 따라 자동적으로 결정되게 하는 것을 특징으로 한다.

Description

반도체 소자 격리 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래 반도체 소자 격리 방법을 설명하기 위하여 도시한 도면,
제2도는 본 발명의 반도체 소자 격리 방법의 일실시예를 설명하기 위하여 도시한 도면,
제3도는 본 발명의 반도체 소자 격리 방법의 또다른 실시예를 설명하기 위하여 도시한 도면.

Claims (16)

  1. 반도체 소자 격리 방법에 있어서, 1) 실리콘 기판에 제1절연막과 제2절연막을 각각 소정의 두께로 차례로 형성시킨 후, 상기 실리콘 기판상에 서로 다른 간격을 두고 떨어져 있는 다수개의 액티브영역과 각 액티브영역 사이의 필드영역을 정의하기 위하여 사전식각방법으로 상기 제1절연막과 제2절연막을 식각하여 절연막 패턴을 형성시키는 단계와, 2) 상기 실리콘 기판의 전면에 소정두께의 절연층을 형성시킨 후, 상기 절연층을 에치백하여 상기 액티브영역의 상기 절연막 패턴의 측면에 측벽스페이서를 형성시키는 단계와, 3) 상기 실리콘 기판의 전면에 금속막을 형성시키고, 기판의 실리콘이 금속막과 접촉된 기판의 표면에 금속 실리사이드(metal silicide)막을 형성시키는 단계와, 4) 상기 실리콘 기판의 전면에 형성시킨 금속막중 실리사이드화 하지 않은 금속과 상기 측벽스페이서를 제거시키고, 상기 실리콘 기판을 식각하여 소정의 깊이로 트렌치를 형성시키는 단계와, 5) 상기 실리콘 기판상의 상기 필드영역에 형성시킨 금속 실리사이드를 제거시키는 단계와, 6) 상기 실리콘 기판을 산화시켜 소정두께의 산화막을 형성시킨 후, 필드채널스톱층을 필드영역의 하부 기판에 형성시키기 위하여 상기 기판의 전면에 이온을 주입시키는 단계와, 7) 상기 실리콘 기판 전면에 소정 두께의 트렌치 충진층을 형성시켜 트렌치내부를 충진시키고, 상기 트렌치 충진층을 에치백하는 단계와, 8) 상기 필드영역을 산화하여 소정두께의 필드산화막을 형성시키는 단계와, 9) 상기 실리콘 기판상에 형성시킨 상기 제1절연막과 상기 제2절연막을 차례로 제거하는 단계로 이루어져 로코스 구조와 트렌치 구조가 동일 공정의 결과로 액티브영역간의 크기에 따라 자동적으로 결정되게 하는 것을 특징으로 하는 반도체 소자 격리 방법.
  2. 제1항에 있어서, 상기 1)단계의 상기 제1절연막을 산화분위기에서 열산화막으로 형성시키고, 상기 제2절연막을 저압화학증착법에 의하여 질화막으로 형성시키는 것을 특징으로 하는 반도체 소자 격리 방법.
  3. 제1항에 있어서, 상기 2)단계의 상기 절연층을 저압화학기상증착 방법으로 컨포말한 CVD산화막을 형성시켜서 필드영역의 액티브영역 사이의 기판이 일부 노출될 수 있게 측벽스페이서가 형성되도록 상기 절연층을 형성시키는 것을 특징으로 하는 반도체 소자 격리 방법.
  4. 제1항에 있어서, 상기 2)단계의 절연층을 형성시킬 때에, 필드영역의 넓이에 비해 두껍게 형성시켜 액티브영역 사이의 공간이 모두 충진될 정도로 상기 절연층을 형성시키는 것을 특징으로 하는 반도체 소자 격리 방법.
  5. 제1항에 있어서, 상기 3)단계의 실리콘 기판과 반응하여 실리사이드를 만드는 금속으로 티타늄(Ti), 코발트(Co), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 하프뮴(Hf)등의 고융점 금속 또는 백금(Pt), 팔라듐(Pd) 등을 사용하는 것을 특징으로 하는 반도체 소자 격리 방법.
  6. 제1항에 있어서, 상기 4)단계에서 측벽스페이서를 건식식각으로 제거하는 것을 특징으로 하는 반도체 소자 격리 방법.
  7. 제1항에 있어서, 상기 4)단계에서 측벽스페이서를 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자 격리 방법.
  8. 제1항에 있어서, 상기 4)단계의 트렌치를 형성시키기 위하여 HBr/Cl2분위기에서 액티브영역의 질화막과 필드영역의 금속 실리사이드를 마스크로 하여 반응성 이온 식각을 수행함을 특징으로 하는 반도체 소자 격리 방법.
  9. 제8항에 있어서, 상기 반응성 이온 식각시에 그 선택도를 2:1 이상으로 하여 수행하는 것을 특징으로 하는 반도체 소자 격리 방법.
  10. 제1항에 있어서, 상기 6)단계의 산화방법으로 상기 제2절연막을 마스크로 하여 산화분위기에서 열산화시키는 것을 특징으로 하는 반도체 소자 격리 방법.
  11. 제1항에 있어서, 상기 6)단계의 필드채널스톱층을 형성시키기 위하여, 도판트로 BF2 +이온을 사용하여 이온주입을 실시하는 것을 특징으로 하는 반도체 소자 격리 방법.
  12. 제1항에 있어서, 상기 6)단계에서의 필드채널스톱이온층을 형성시키기 위하여, 상기 7)단계의 트렌치 내부를 충진시킨 물질에 도판트를 첨가하여 자동도핑을 유도하여 필드채널스톱이온층을 형성시키는 것을 특징으로 하는 반도체 소자 격리 방법.
  13. 제1항에 있어서, 상기 7)단계의 트렌치 충진층을 저압화학기상증착 방법으로 폴리실리콘, 비정질실리콘, 실리콘 산화막을 사용하여 형성시키는 것을 특징으로 하는 반도체 소자 격리 방법.
  14. 제1항에 있어서, 상기 7)단계의 트렌치 내부를 충진시킬때, 전기저항이 큰 물질을 충진시켜 이후의 산화 공정을 생략하는 것을 특징으로 하는 반도체 소자 격리 방법.
  15. 반도체 소자 격리 방법에 있어서, 패턴 형성시에 실리콘 기판에 절연체 패턴을 선택적으로 만들고, 이어 상기 실리콘 기판과 반응하여 실리사이드를 만드는 금속막을 증착한 후, 열처리를 통하여 실리콘과 접한 부분에서 실리사이드를 형성시키고, 실리사이드화 되지 않은 절연체위의 상기 금속막과 실리사이드로 만들어진 패턴의 바꾸어주는 단계를 포함하는 것을 특징으로 하는 반도체 소자 격리 방법.
  16. 제15항에 있어서, 상기 실리콘 기판과 반응하여 실리사이드를 만드는 금속으로 티타늄(Ti), 코발트(Co), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 하프뮴(Hf)등의 고융점 금속 또는 백금(Pt), 팔라듐(Pd) 등을 사용하는 것을 특징으로 하는 반도체 소자 격리 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
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KR100230745B1 (ko) * 1996-11-27 1999-11-15 김영환 반도체 디바이스의 소자 분리막 형성 방법(Method for isolating semiconductor device)

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