KR20010004015A - 정전기 보호용 모스 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자에 있어서 ESD 특성을 개선하기 위한 정전기 보호용 MOS 트랜지스터의 제조 방법에 관한 것이다.
본 발명은 ESD 특성을 개선하기 위하여, 게이트 및 소오스/드레인 영역이 형성된 웰을 구비하는 정전기 보호용 MOS 트랜지스터에 있어서, 상기 드레인 영역이 노출되도록 웰 상에 제 1 마스크를 형성하는 단계와; 상기 제 1 마스크를 이용하여 상기 소오스/드레인 영역과 반대 도전형의 제 1 불순물을 이온 주입하여 상기 드레인 하부의 웰의 농도를 증가시켜주는 단계와; 상기 제 1 마스크를 제거하는 단계와; 상기 소오스 영역이 노출되도록 웰 상에 제 2 마스크를 형성하는 단계와; 상기 제 2 마스크를 이용하여 상기 소오스/드레인과 동일 도전형의 제 2 불순물을 이온 주입하여 상기 소오스 하부의 웰의 농도를 감소시켜주는 단계와; 상기 제 2 마스크를 제거하는 단계를 포함한다.

Description

정전기 보호용 모스 트랜지스터의 제조 방법{The method of manufacturing ESD MOS transistor}
본 발명은 반도체 소자의 ESD(ElectroStatic Discharge) 특성을 개선하는 방법에 관한 것으로서, 보다 구체적으로는 ESD 회로 소자의 드레인(Drain)과 소오스(Source) 아래쪽의 웰 도핑 농도를 다르게 조절함으로써 ESD에 대한 내성을 강화시키는 방법에 관한 것이다.
반도체 소자에는 필드(Field) 또는 마찰 등의 여러 가지 요인에 의해 전원 단자에 전하가 충전되는데, 상기 충전된 전하가 방전될 때 출력 구동 회로의 게이트 산화막(Gate Oxide)을 파괴하는 현상이 발생한다. 상기와 같은 ESD에 의한 문제를 해결하기 위하여 ESD 회로를 사용하고 있다.
도 1에는 일반적인 ESD 회로를 도시하였다. 도 1을 참조하면, 일반적인 ESD 회로는 입출력을 담당하는 패드(10)와, 상기 패드(10)에 ESD 현상이 나타날 때 ESD 스트레스를 방지하기 위한 ESD부(20)와, 입력 버퍼(Input Buffer)부(30)와, 상기 입력 버퍼부(30)를 보호하기 위한 입력 버퍼부 보호 수단(40)으로 구성된다.
상기 ESD부(10)는 고전압의 ESD가 가해질 때, 소자에 페일(Fail)이 발생하지 않도록 하기 위한 NMOS 필드 트랜지스터(N-channel Metal Oxide Semiconductor Field Transistor: 21, 22)의 드레인이 연결되어 패드(10)에 이어진다. 이 때, NMOS 필드 트랜지스터(21, 22) 대신에 게이트가 접지된 NMOS 액티브(Active) 트랜지스터를 사용할 수도 있다.
상기 입력 버퍼부(30)는 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Transistor: P1)와 NMOS 트랜지스터(N1)로 구성된 CMOS 트랜지스터(Complementary Metal Oxide Semiconductor)로 이루어져 있다.
상기 입력 버퍼부 보호 수단(40)은 ESD부(20)와 입력 버퍼부(30)의 입력 단자를 연결하는 저항(R1)과 상기 입력 버퍼부(30)의 입력 단자에 드레인이 연결되고, 게이트와 소오스가 접지 전원(Vssin)에 연결되는 NMOS 트랜지스터(N2)로 이루어진다.
상기에서 ESD부(20)와 입력 버퍼부(30)의 전원 전압(Vddp, Vddin)과 접지 전원(Vssp, Vssin)이 동일하게 인가되는 경우에, ESD부(20)를 통하여 흐르는 전류에 의해 입력 버퍼부(30)에 잡음이 발생하여 오동작이 나타난다. 따라서, 이와 같은 오동작을 제거하기 위하여, ESD부(20)와 입력 버퍼부(30)의 전원 전압(Vddp, Vddin)과 접지 전원(Vssp, Vssin)은 각각 다르게 인가된다.
상기와 같은 구조를 가지는 ESD 회로에 ESD가 가해질 때, ESD부(20)에 있는 NMOS 필드 트랜지스터(21, 22)가 동작하는 개략도를 도 2에 도시하였다.
패드(10)에 ESD가 가해지면 NMOS 필드 트랜지스터(21, 22)의 드레인(1)의 전위가 점차로 증가하여 접합 브레이크-다운(Junction Breakdown)이 발생한다. 이 과정에서, 전자(Electron: -)-정공(Hall: +) 쌍이 발생하여 전자(-)는 패드(10) 쪽으로 흐르고, 정공(+)은 P-웰(P-well) 쪽으로 방출된다. P-웰로 방출된 정공(+)은 접지 전원이 연결된 픽업(Pick-up: 3)을 통하여 흐르게 되지만(4), 소오스(2)와 상기 픽업(3) 사이의 기판 저항(Rsub)에 의해 일부는 소오스(2) 접합 밑 쪽에 모이게 된다(5). 이 때, 기판 저항(Rsub)이 클수록 드레인(1)에서 방출된 정공(+)은 더욱 많이 소오스(2) 접합 아래 쪽에 모이게 된다.
소오스(2) 접합 아래 쪽에 정공(+)이 쌓이면, 상기 소오스(2)와 P-웰 접합은 순방향 바이어싱(Forward biasing)이 되며, 크기가 0.6 볼트 이상이 되면, 상기 소오스(2)에서 다수의 전자(-)가 P-웰 쪽으로 주입되어 스냅-백(snap-back) 현상이 나타난다. 스냅-백 현상이 발생하면, 안정한 상태로 복귀한 ESD 회로 소자는 ESD 스트레스를 모두 견디게 되는데, 이 때의 ESD 회로 소자의 특성이 ESD 수준을 결정한다. 그러나, ESD 회로 소자에서 흐르는 전류가 임계 전류(It2) 이상 증가하면, 두 번째의 브레이크-다운이 발생하여 ESD 페일이 유발된다(6).
상기의 ESD가 가해졌을 때 그에 따른 전압과 흐르는 전류에 대한 특성을 도 3의 그래프에 도시하였다.
ESD 전압이 증가하면 ESD 회로 소자의 드레인(1)에서 브레이크-다운이 발생한다. 브레이크-다운 발생 후 ESD 전압이 계속 증가되면 소오스(2)의 접합 부분이 턴-온(Turn-on)되어 스냅-백 현상(7)이 나타나고, 낮은 홀딩 전압(Holding Voltage: Vh)에서 소오스(2)를 통하여 접지로 많은 전류가 흐르는 안정한 상태로 복귀한다. 그러나, 이 상태에서 ESD 전류가 계속 증가하여 임계 전류(It2)에 도달하면, 소오스(2)에서 제 2의 브레이크-다운(8)이 발생하여 ESD 페일이 나타나게 된다.
그러나, 초 대규모 집적 회로(Very Large Scale Integration: VLSI) 제품들은 더욱 소형화되고 그에 따라 패드(Pad)의 면적도 축소되어, 크기는 작으면서, ESD 내성이 강한 ESD 회로 소자의 개발이 요구되고 있다. .
본 발명은 상기와 같은 필요를 만족시키기 위한 것으로서, ESD 회로 소자의 드레인과 소오스 아래쪽의 웰 도핑 농도를 다르게 조절함으로써 ESD 회로가 차지하는 면적을 줄이고, ESD에 대한 특성도 개선시키는 방법을 제공하는데 그 목적이 있다.
도 1은 SRAM의 ESD 회로도,
도 2는 ESD 회로에서 NMOS 필드 트랜지스터의 동작을 나타내는 도면,
도 3은 ESD 회로에서 NMOS 필드 트랜지스터가 동작하는 상태의 전류-전압 특성을 나타내는 그래프,
도 4a 내지 도 4c는 본 발명의 실시예에 따른 정전기 보호 회로에서 NMOS 필드 트랜지스터의 제조 공정 단면도,
도 5는 기판 저항과 접합 브레이크-다운 전압의 변화에 따른 ESD 임계 전류의 변화를 나타낸 도면.
(도면의 주요 부분에 대한 부호의 명칭)
10: 패드 20: ESD 부
30: 입력 버퍼부 40: 입력 버퍼부 보호 수단
1: 드레인 2: 소오스
3: 픽업 21, 22: NMOS 필드 트랜지스터
P1: PMOS 트랜지스터 N1, N2: NMOS 트랜지스터
Rsub: 기판 저항
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 소자의 ESD 특성을 개선하는 방법에 있어서, ESD 회로 소자의 드레인과 소오스 아래쪽의 웰 도핑 농도를 다르게 조절하는 방법을 포함하는 것을 특징으로 한다.
상기 ESD 특성을 개선하는 방법에 있어서, 드레인 아래쪽의 웰 도핑 농도를 높이고, 소오스 아래쪽의 웰 도핑 농도를 낮추는 방법을 포함하는 것을 특징으로 한다.
상기 드레인 아래쪽의 웰 도핑 농도는 드레인만 노출하는 마스크(Mask)를 사용하여 드레인 아래쪽에 보론(Boron)을 도핑함으로써 도핑 농도를 높이는 방법을 포함하는 것을 특징으로 한다.
상기 소오스 아래쪽의 웰 도핑 농도는 소오스만 노출하는 마스크를 사용하여 소오스 아래쪽에 인(Phosporous) 또는 비소(Arsenic)를 도핑함으로써 도핑 농도를 낮추는 방법을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1에서 도시된 일반적인 ESD 회로 소자는 드레인(1)에서 접합 브레이크-다운이 발생했을 때, 스냅-백 현상이 얼마나 빨리 일어나서 안정한 상태로 복귀하는가 하는 것이 ESD 특성을 결정한다.
또한, 스냅-백 현상이 발생한 후에 소오스(2)를 통하여 접지 전원으로 방출되는 전류가 클수록 ESD 전류는 서서히 증가하여 제 2의 브레이크-다운이 발생되지 않고, 보다 안정적인 ESD 특성을 가진다.
이와 같은 특성은, 도 3의 홀딩 전압(Vh)을 낮추어서 낮은 임피던스(Impedance)에 의한 ESD 전류 경로를 제공하여 줌으로써 가능하다. 상기의 홀딩 전압(Vh)을 낮추기 위해서는 드레인(1)에서 발생되는 접합 브레이크-다운 전압을 낮추어서 브레이크-다운이 빨리 발생하도록 하고, 기판 저항(Rsub)을 크게하여 소오스(2)에 정공(+)이 많이 모이도록 함으로써 가능하다.
본 발명에서는 드레인(1)의 접합 브레이크-다운 전압을 감소시켜 브레이크-다운이 쉽게 일어나도록 하기 위하여, 드레인(1) 아래쪽의 웰 도핑 농도를 높이고 기판 저항(Rsub)을 증가시키며, 낮은 전압에서 소오스(2)를 통해 많은 전류가 흐르도록 하기 위하여 소오스(2) 아래쪽의 웰 도핑 농도를 낮추어 주었다. 소오스(2) 단의 채널 농도가 낮으면, 소오스(2)의 전자 방출 효율이 증가하여 ESD 특성이 개선될 수 있다.
도 4에는 본 발명의 실시에에 따른 ESD 보호 회로의 NMOS 필드 트랜지스터의 제조 공정을 도시한 것이다.
도 4a를 참조하면, 반도체 기판(Substrate: 40)의 P-웰 상에 게이트 산화막(42)과 게이트 단자(43), 저도핑 소오스/드레인(LDD: 44), 스페이서 산화막(Spacer Oxide: 45) 및 고농도 소오스/드레인(46)을 형성한다.
상기 도 4b를 참조하면, 게이트 단자(43)와 드레인 영역(46b)이 노출되도록 마스크(47)를 형성한다. 상기 마스크(47)를 이용하여 드레인(D) 아래쪽의 웰(48)에 보론(Boron)을 고농도로 도핑한다. 이 공정에 의해 드레인측 웰의 농도가 증가하여 브레이크-다운 전압이 감소한다. 이 때, 보론(Boron)을 고농도로 도핑하기 위해 30 KeV에서 300 KeV 사이의 에너지를 주입한다. 도핑 깊이는 0.07 ㎛ 내지 0.7 ㎛의 깊이가 바람직하고, 도핑 농도는/㎠ 내지/㎠ 정도가 바람직하다.
도 4c를 참조하면, 마스크(47)를 제거한 다음 게이트 단자(43)와 소오스 영역(46a)이 노출되도록 마스크(49)를 형성한다. 상기 마스크(49)를 이용하여 소오스 영역(46a) 아래쪽의 웰(50)에 인(Phosporus) 또는 비소(Arsenic)를 저농도로 도핑한다. 이 공정에 의해 소오스측 P-웰(41)의 농도가 낮아져서 기판 저항(Rsub) 값이 증가한다. 이 때, 인(Phosporus)을 사용하여 도핑하는 경우에는 50 KeV에서 500 KeV 사이의 에너지를 사용하여 0.07 ㎛ 내지 0.7 ㎛의 깊이에,/㎠ 내지/㎠의 농도로 도핑하는 것이 바람직하다. 상기에서, 비소(Arsenic)를 사용하여 도핑하는 경우에는 100 KeV에서 1 MeV 사이의 에너지를 사용하여 0.07 ㎛ 내지 0.7 ㎛의 깊이에,/㎠ 내지/㎠의 농도로 도핑하는 것이 바람직하다.
상기와 같이 ESD 특성을 개선하는 본 발명에 따르면, ESD 소자의 드레인 아래쪽의 웰 도핑 농도는 높이고, 소오스 아래쪽의 웰 도핑 농도는 낮춤으로써 드레인의 접합 브레이크-다운 전압은 감소하며, 소오스의 전자 방출 효율이 증가함으로써 전류 증폭 비율(β)도 증가한다.
도 5의 실험 결과를 보면, 본 발명에 따른 ESD 개선 방법에 의해서 드레인 단의 접합 브레이크-다운 전압이 감소할수록, 그리고, 전류 증폭 비율이 증가할수록 ESD 전류의 임계 전류(It2)가 증가하여 ESD에 대한 내성이 보다 증가하는 것을 보여준다. 그리고, 기판 저항(Rsub)이 큰 경우에 임계 전류(It2)가 더욱 증가하는 것을 볼 수 있는데, 이는 본 발명에서 추구하는 바와 동일하다.
이상에서 자세히 설명된 바와 같이, 본 발명의 ESD 특성을 개선하는 방법에 따르면, ESD 회로 소자의 드레인측의 웰 도핑 농도는 높이고, 소오스측의 웰 도핑 농도는 낮춤으로써 소자의 ESD에 대한 내성을 보다 증가시킬 수 있다.
그리고, 본 발명의 ESD 특성 개선 방법에 의해서 기판 저항 값이 증가하고, 드레인 단의 접합 브레이크-다운 전압이 감소함으로써 임계 전류가 증가하여 안정적인 동작이 가능하다.
또한, ESD 특성을 개선시키기 위한 별도의 회로나 장비가 필요하지 않기 때문에 면적을 증가시키지 않고도 ESD에 대한 특성을 개선시킬 수 있어서 작은 면적을 요하는 차세대 집적 회로에 보다 유용하게 사용될 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 게이트 및 소오스/드레인 영역이 형성된 웰을 구비하는 정전기 보호용 MOS 트랜지스터에 있어서,
    상기 드레인 영역이 노출되도록 웰 상에 제 1 마스크를 형성하는 단계와;
    상기 제 1 마스크를 이용하여 상기 소오스/드레인 영역과 반대 도전형의 제 1 불순물을 이온 주입하여 상기 드레인 하부의 웰의 농도를 증가시켜주는 단계와;
    상기 제 1 마스크를 제거하는 단계와;
    상기 소오스 영역이 노출되도록 웰 상에 제 2 마스크를 형성하는 단계와;
    상기 제 2 마스크를 이용하여 상기 소오스/드레인과 동일 도전형의 제 2 불순물을 이온 주입하여 상기 소오스 하부의 웰의 농도를 감소시켜주는 단계와;
    상기 제 2 마스크를 제거하는 것을 특징으로 하는 정전기 보호용 MOS 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    드레인 아래쪽의 웰의 농도는 증가하고, 소오스 아래쪽의 웰의 농도는 감소하는 것을 특징으로 하는 정전기 보호용 MOS 트랜지스터 제조 방법.
  3. 제 1 항에 있어서, 상기 제 1 불순물은 보론으로서,
    30 KeV에서 300 KeV 사이의 에너지를 사용하여,
    0.07 ㎛ 내지 0.7 ㎛의 깊이로,
    /㎠ 내지/㎠의 농도로 도핑하는 것을 특징으로 정전기 보호용 MOS 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 2 불순물은 인으로서
    50 KeV에서 500 KeV 사이의 에너지를 사용하여,
    0.07 ㎛ 내지 0.7 ㎛의 깊이로,
    /㎠ 내지/㎠의 농도로 도핑하는 것을 특징으로 하는 정전기 보호용 MOS 트랜지스터의 제조 방법.
  5. 제 1 항에 있어서, 상기 제 2 불순물은 비소로서,
    100 KeV에서 1 MeV 사이의 에너지를 사용하여,
    0.07 ㎛ 내지 0.7 ㎛의 깊이로,
    /㎠ 내지/㎠의 농도로 도핑하는 것을 특징으로 하는 정전기 보호용 MOS 트랜지스터의 제조 방법.
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