CN106575653A - 具有esd元件的半导体装置 - Google Patents

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Abstract

在ESD元件进行动作时，抑制发热并且以对构成ESD元件的全部晶体管的全部沟道流过一样的电流的方式，用低电阻物质将多指类型的ESD元件的各个晶体管、各个沟道中存在的各种各样的基板电位电气相连，进而设定为与Vss电位不同的电位，从而谋求电流均匀，通过低电压动作抑制发热，提高ESD承受能力。

Description

具有ESD元件的半导体装置
技术领域
本发明关于具有由晶体管构成的ESD元件的半导体装置。
背景技术
虽然与IC的功能无关但是可靠性上不能没有的就是ESD元件。这是静电放电元件，是以IC不会因静电而破坏的方式使静电放电的元件。
因此，作为必要条件，ESD元件自身不会因静电而热破坏，在静电进入内部电路之前迅速抽出电荷，从而保护内部电路。为了满足这些条件，对ESD元件特性要求抑制局部的发热，且驱动能力高。
作为代表的ESD保护电路，能举出如图8（A）～（C）所示那样的NMOS晶体管。在此（A）为俯视图、（B）为线段A－A’的截面图、（C）为等效电路。此NMOS晶体管的栅极电极1～6和N＋源极11经由布线17而与具有较低的一方的电源电位的Vss端子连接，N＋漏极12经由布线18而与焊盘连接。NMOS晶体管处于P阱14内。在P阱14中有用于固定电位的P阱电位固定用P＋区域13，经由接触部16而与具有Vss电位的布线17连接。此外，在此，N＋或者P＋的表达是利用与半导体的导电型一起加记号“＋”来表示其杂质浓度比由N或者P表示的区域高，为大概能够形成与金属布线欧姆接触的浓度。即便将N＋漏极记为高浓度的N型漏极，也是相同的意思。
注入到焊盘的静电在N＋漏极12引起击穿（breakdown），因其产生的空穴使P阱14的电位上升，从而引发NMOS晶体管的寄生双极动作，使静电从N＋漏极12向N＋源极11释放，因此知晓ESD承受能力比二极管型ESD元件高。
另一方面存在该构造特有的问题。如在专利文献1中记载的那样P阱14电阻高，因此空穴会停滞在从用于固定P阱14的电位的P阱电位固定用P＋区域13远离的晶体管附近的P阱，容易引起寄生双极动作。因此，产生电流集中于从P阱电位固定用P＋区域13远离的晶体管，无法如设想那样得到ESD承受能力的问题。
由图8（B）可知那样，距离P阱电位固定用P＋区域13最远的是栅极电极3和4的晶体管，最近的是栅极电极1和6的晶体管，其中间的距离为栅极电极2和5的晶体管。此外，在两侧的晶体管与阱电位固定用P＋区域13之间有用于分离的LOCOS氧化膜10，在各自栅极电极之下配置有栅极绝缘膜15。而且，如图8（C）所示那样，栅极电极1、6的晶体管为Rpw1、栅极电极2、5的晶体管为Rpw2、栅极电极3、4的晶体管为Rpw3的P阱寄生电阻存在于从各自晶体管正下方的P0阱14到Vss之间。此寄生电阻与从各自晶体管到P阱电位固定用P＋区域13为止的距离对应，因此以下的关系成立。
Rpw1＜Rpw2＜Rpw3
因而，最容易引起寄生双极动作的是具有Rpw3的寄生电阻的栅极电极3、4的晶体管，其电流电压特性如图8（D）的IV特性52所示的那样，产生电流的集中。栅极电极2、5的晶体管、栅极电极1、6的晶体管分别示出IV特性51及50。
作为其解决办法，完成专利文献1所示的发明。图9（A）～（C）是此发明的概念图，（A）为俯视图、（B）为线段B－B’的截面图、（C）为等效电路。另外（A）中设想焊盘电极18不能处于浮置（floating）而是经由上层电极与焊盘相连。
若比较图8（A）～（C）与图9（A）～（C），则图9（A）～（C）不直接将栅极电极1～6连接到连接P阱固定用第一P＋区域23的Vss电极17，用将P阱固定用第二P＋区域24和栅极电极相连的电极20连接栅极电极1～6与P阱固定用第二P＋区域24，从而在栅极电极1～6与Vss之间附加P阱14的寄生电阻Rpw9。在此Rpw4～9为P阱的寄生电阻，以下的关系成立。
Rpw4＜Rpw5＜Rpw6＜Rpw7＜Rpw8＜Rpw9
由此在ESD电流流入PAD时电位最上升的P阱固定用第二P＋区域24附近的P阱14的电位传递到栅极电极1～6，在全部晶体管的N＋漏极12与N＋源极11间流过沟道电流，能够得到防止电流集中的效果。
现有技术文献
专利文献
专利文献1：日本特开平9－181195号公报。
发明内容
发明要解决的课题
然而，即便在专利文献1的发明中也不能得到完全的电流均匀。即，在全部的晶体管间不会流过相同电流，不能完全解决电流集中。原因是没有消除成为电流集中的主原因的晶体管正下方的P阱14的电位上升之差。确实，因为栅极电极1～6的电位上升而在全部的晶体管中流过沟道电流，但是例如若对栅极电极1与栅极电极6的晶体管进行比较，则由于栅极电极1的晶体管和栅极电极6的晶体管的沟道部的P阱电位中栅极电极1的一方容易上升，所以因背栅极作用栅极电极1的晶体管的Vth与栅极电极6的晶体管的Vth相比下降，关于相同栅极电位下的沟道电流栅极电极1的晶体管的一方大。另外，成为与寄生双极电流相关的只是栅极电极1的晶体管。即能得到以下的关系。
栅极电极1的晶体管电流＝较大的沟道电流＋寄生双极电流
栅极电极6的晶体管电流＝仅较小的沟道电流
以示意图示出此电流电压特性的是图9（D）。曲线53为流过栅极电极1的晶体管的电流，曲线54示出流过栅极电极6的晶体管的电流。在栅极电极1的晶体管发生寄生双极动作的时刻在栅极电极6的晶体管开始流过沟道电流，但是若与栅极电极1的晶体管电流相比则较小。
另外，在图9的构造中Rpw9较大，因此有时容易进入寄生双极动作所需以上，图9（D）的保持电压Vhold极端下降，会成为IC的电源电压以下。在焊盘电极18为电源电压焊盘，且电源电压＞Vhold的关系成立的情况下，电源电压供给时若超过触发电压Vtrig的任何噪声从电源电压焊盘注入，则会在电源电压焊盘与Vss焊盘间发生闩锁效应。
图10所示的晶体管中，在进而将ESD元件搭载于IC的情况下，以如包围晶体管那样的形状布局P阱固定用第一P＋区域23，以使IC内部的电路不会因从PAD注入的噪声而进行闩锁效应动作。
此情况下电流集中的晶体管与图9同样是栅极电极1的晶体管，但即便其中，相对于栅极宽度方向（与连结N＋源极和N＋漏极的方向垂直的方向）的栅极电极1的两端和中央中也是中央的一方到P＋保护环14为止的距离较远，因此即便在栅极电极1的晶体管之中电流也会集中到栅极电极1的中央附近的沟道，ESD承受能力会进一步下降。因而，并非如图8～图10所示那样的排列多个晶体管的多指类型，即便在只有一个晶体管的单指类型的ESD元件中也产生电流集中，不能发挥ESD元件的性能。
由此专利文献1的发明即图9虽然与图8的现有方法相比具有提高ESD承受能力的效果，但是电流容易集中于栅极电极1的晶体管，在用于电源电压焊盘的情况下，引发闩锁效应的可能性高。进而，若设为提高闩锁效应强度的构造则电流更加容易集中，不能完全地发挥ESD元件的能力。
理想的是全部的晶体管、全部的沟道中流过一样的电流，为了不让Vhold过于下降，使成为根本原因的全部的晶体管、沟道正下方的P阱14的电位的上升成为相同，且，必须避免急剧的电位上升。为了实现这一点，作为众所周知的技术有图11（A）～（C）所示的方法。（A）为俯视图，（B）为C－C’的截面图，（C）为等效电路。这是与晶体管的N＋源极11邻接地设有P阱固定用第二P＋区域24并与Vss电极17连接的方法，由于相对于全部晶体管、全部沟道的到P阱固定用第二P＋区域24为止的距离相同，附加到全部沟道正下方的P阱与Vss间的寄生P阱电阻成为全部相同（等效电路（C）的Rpw10），在全部晶体管、全部沟道中流过一样的电流。另外，由于Rpw10较小而变得难以进入寄生双极动作，所以引发闩锁效应的可能性变低。然而，其成为恶果，有容易热破坏这一缺点。以下示出其理由。在图11（D）示出图11（A）～（C）的电流电压特性。为了易于比较，重叠示出图8（D）的特性。在如图11（A）～（C）那样沟道正下方的P阱电位难以上升难以进入寄生双极动作的情况下，如图11（D）的栅极电极1～6的晶体管的IV特性55那样触发电压Vtrig、保持电压Vhold均上升，且，Vtrig和Vhold的间隔变窄。因此能够避免引发闩锁效应的危险性，但是使静电释放时的热量（电流×电压）较大，因此ESD元件容易热破坏，ESD承受能力比图8的构造下降，变得不能得到想得到的特性。
用于解决课题的方案
为了解决上述课题，采取以下的结构。
在某一方式中具有ESD元件的半导体装置，其特征在于，
所述ESD元件具有：
半导体衬底；
P阱，设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
N型源极及N型漏极，设在所述P阱内的所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
P型区域，与所述N型源极接触而设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
栅极绝缘膜，设在成为所述N型源极与所述N型漏极之间的所述半导体衬底表面；以及
栅极电极，设在所述栅极绝缘膜上，
所述N型漏极与焊盘电极连接，
所述N型源极与较低的一方的电源电位连接，
所述N型源极和所述P型区域没有通过电极连接。
另外在其他方式中，上述具有ESD元件的半导体装置，其中，具有多个所述P型区域，多个所述P型区域彼此用电阻率与多个所述P型区域相等或较小的物质电连接。
另外在其他方式中，上述具有ESD元件的半导体装置，其中，所述栅极电极与所述N型源极电连接。
另外在其他方式中，上述具有ESD元件的半导体装置，其中，所述栅极电极与所述P型区域电连接。
发明效果
在ESD元件进行动作时，构成ESD元件的多个晶体管的沟道中会流过一样的电流，成为抑制发热的同时充分地发挥ESD元件的能力，因此作为结果可以缩小ESD元件面积。
进而，通过构造耐压调整也变得容易。
附图说明
[图1]是本发明的实施例1的图，（A）为俯视图、（B）为线段D－D’的截面图、（C）为等效电路。
[图2]是本发明的实施例2的图，（A）为俯视图、（B）为线段E－E’的截面图、（C）为等效电路。
[图3]是本发明的实施例3的图，（A）为俯视图、（B）为线段F－F’的截面图、（C）为线段G－G’的截面图。
[图4]是本发明的实施例4的图，（A）为俯视图、（B）为线段H－H’的截面图、（C）为线段I－I’的截面图。
[图5]是本发明的实施例5的图，（A）为俯视图、（B）为线段J－J’的截面图、（C）为线段K－K’的截面图。
[图6]是本发明的实施例6的图，（A）为俯视图、（B）为线段L－L’的截面图。
[图7]是本发明的实施例7的图，（A）为俯视图、（B）为线段M－M’的截面图、（C）为等效电路。
[图8]是现有的ESD元件的图，（A）为俯视图、（B）为线段A－A’的截面图、（C）为等效电路、（D）为电流电压特性。
[图9]是专利文献1的现有的ESD元件的图，（A）为俯视图、（B）为线段B－B’的截面图、（C）为等效电路、（D）为电流电压特性。
[图10]是以如包围晶体管那样配置专利文献1的现有的ESD元件的P阱固定用第一P＋时的俯视图。
[图11]是用于使流过全部晶体管、全部沟道的电流一样的现有的ESD元件的图，（A）为俯视图、（B）为线段C－C’的截面图、（C）为等效电路、（D）为电流电压特性。
[图12]是本发明的实施例8的图，（A）为俯视图、（B）为线段N－N’的截面图、（C）为线段O－O’的截面图。
[图13]是本发明的实施例9的图，（A）为俯视图、（B）为线段P－P’的截面图、（C）为线段Q－Q’的截面图。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。
实施例1
图1是示出本发明的ESD元件的实施例1的图，（A）为俯视图、（B）为线段D－D’的截面图。图1（A）中设想焊盘电极（或者与焊盘电极连接的漏极电极）18不能处于浮置而是经由上层电极与焊盘相连。
NMOS晶体管处于设在半导体衬底9的P阱14内。在NMOS晶体管周围的P阱14表面有用于固定电位的P阱固定用第一P＋区域23，经由接触部16而与具有Vss电位的布线17连接。此NMOS晶体管的栅极电极1～6和N＋源极11经由布线17而与具有较低的一方的电源电位的Vss端子连接，N＋漏极12经由布线18而与焊盘电极连接。对于各个N＋源极11在旁边接触地设有P阱固定用第二P＋区域24。在位于最外侧的P阱固定用第二P＋区域24与P阱固定用第一P＋区域23之间配置有LOCOS氧化膜10。在各个栅极电极之下配置有栅极绝缘膜15。此外，在此，N＋或者P＋的表达是利用与半导体的导电型一起加记号“＋”来表示其杂质浓度比由N或者P表示的区域高，为能够大概形成与金属布线欧姆接触的浓度。即便将N＋漏极记为高浓度的N型漏极，也是相同的意思。
图1与图10所示的现有的ESD元件在全部的P阱固定用第二P＋区域24用P阱固定用第二P＋电极21相连这一点上相似，但本实施例的特征在于P阱固定用第二P＋电极21没有通过低电阻的金属的电极与具有较低的一方的电源电位的Vss电极17相连。通过设为该构造，如图1（C）所示那样全部的晶体管、沟道正下方的P阱14的寄生电阻成为相同的Rpw11，在全部的晶体管、沟道流过一样的电流。此效果与图10的现有技术相同，因此能够避免图8、图9的问题。在此P阱固定用第二P＋电极21必须用P阱固定用第二P＋区域24的电阻率以下的物质、例如金属等相连。原因是：若假如用较高的电阻将P阱固定用第二P＋区域24彼此相连，则就会在各个P阱固定用第二P＋区域24的电位出现差异，有可能产生电流集中。
另外，由图1（B）也可以知晓那样Rpw11由从栅极电极1和6的晶体管到P阱固定用第一P＋区域23的距离决定，因此Rpw10＜Rpw11的关系成立，变得难以发生图10的现有技术的问题点即发热造成的破坏。
实施例2
图2是示出本发明的实施例2的图，（A）为俯视图、（B）为线段E－E’的截面图。图2（A）中设想焊盘电极（或者与焊盘电极连接的漏极电极）18不能处于浮置而是经由上层电极与焊盘相连。图2是将图1的实施例1中栅极电极1～6不与Vss电极17连接，而通过将P阱固定用第二P＋区域24和栅极电极相连的电极20与P阱固定用第二P＋区域24连接的例子。通过这样设置，在使从焊盘电极注入的静电释放时对栅极电极1～6施加电位，不仅流过寄生双极电流也流过沟道电流，因此不仅具有由实施例1得到的效果，与实施例1相比还提高ESD承受能力。
实施例3
图3是示出本发明的实施例3的图，（A）为俯视图、（B）为线段F－F’的截面图、（C）为线段G－G’的截面图。此构造用以与N＋源极11及N＋漏极12的正下方相接的方式埋入的高浓度的P型区域即埋入P＋区域22，实现图1及图2的固定与N＋源极11邻接的P阱固定用第二P＋区域24的沟道正下方的区域的电位的功能。如图3（B）及（C）所示那样，各个N＋源极11及N＋漏极12的正下方的埋入P＋区域22独立，因此通过横跨图3（A）的上侧的P阱固定用第二P＋区域24和存在于其正下方的埋入P＋区域22电连接。P阱固定用第二P＋区域24没有通过低电阻的金属的电极与具有较低的一方的电源电位的Vss电极17相连。由此，等效电路与图1（C）相同，能得到与实施例1相同的效果。另外，实施例1的与N＋源极11邻接的P阱固定用第二P＋区域24因为埋入P＋区域22而被埋入半导体衬底之中，因此与实施例1相比能够缩小面积。另外，通过调整N＋漏极12的正下方的埋入P＋区域22的杂质浓度或深度，能够简单地调整Vhold和Vtrig，因此以使ESD元件的Vtrig不会成为IC的耐压以下的方式进行微调变得容易。此外，图3（C）中省略了N＋漏极12上的布线及接触部。
实施例4
图4是示出本发明的实施例4的图，（A）为俯视图、（B）为线段H－H’的截面图、（C）为线段I－I’的截面图。图4（A）中设想焊盘电极（或者与焊盘电极连接的漏极电极）18不能处于浮置而是经由上层电极与焊盘相连。图4是将图3的实施例3中栅极电极1～6不与Vss电极17连接，而用将P阱固定用第二P＋和栅极电极相连的电极20与P阱固定用第二P＋区域24连接的例子。通过这样设置，在使从焊盘电极注入的静电释放时对栅极电极1～6施加电位，不仅流过寄生双极电流也流过沟道电流，因此不仅具有实施例3中得到的效果，而且与实施例3相比还提高ESD承受能力。
在此，将P阱固定用第二P＋和栅极电极相连的电极20必须用P阱固定用第二P＋区域24的电阻率以下的物质、例如金属等相连。原因是：若假如以较高的电阻将P阱固定用第二P＋24彼此相连，则就会在各个P阱固定用第二P＋区域24的电位出现差异，有可能产生电流集中。
另外，实施例3和4的N＋源极11及N＋漏极12的正下方的埋入P＋区域22在N＋源极11或N＋漏极12的正下方的哪一方都能得到相同的效果。但是，仅在N＋源极11的正下方配置埋入P＋区域22的情况下，就会不能利用埋入P＋区域22的杂质浓度或深度来调整Vhold和Vtrig的电压。
实施例5
图5是示出本发明的实施例5的图，（A）为俯视图、（B）为线段J－J’的截面图、（C）为线段K－K’的截面图。在俯视图即图5（A）中是与现有技术的图8大致相同的构造，但是如观看图5（B）和（C）的截面图就会知晓那样存在埋入P＋区域22。与图3的实施例3和图4的实施例4中的N＋源极11和N＋漏极12的正下方的埋入P＋区域22不同，实施例5的特征在于：在晶体管正下方的整个面存在与N＋源极11和N＋漏极12接触的埋入P＋区域22。此构造能够得到与图3相同的效果，但是埋入P＋区域22并不独立，因此无需如实施例3及实施例4所示那样在其他的区域使埋入P＋区域22彼此连接，因此与图3相比还具有能够缩小面积的效果。本实施例中在埋入P＋区域22没设有引出口等，因此埋入P＋区域22没有通过低电阻的金属的电极与具有较低的一方的电源电位的Vss电极17相连。
实施例6
图6是示出本发明的实施例6的图，（A）为俯视图、（B）为线段L－L’的截面图。图6（A）中设想焊盘电极（或者与焊盘电极连接的漏极电极）18不能处于浮置而是经由上层电极与焊盘相连。图6成为在图5的实施例5中追加了横跨图6（A）的上侧的P阱固定用第二P＋区域24和存在于其正下方的埋入P＋区域22的构造。将栅极电极1～6不与Vss电极17连接，而用将P阱固定用第二P＋区域24和栅极电极相连的电极20与P阱固定用第二P＋区域24连接，从而在使从焊盘电极注入的静电释放时对栅极电极1～6施加电位，不仅流过寄生双极电流也流过沟道电流，因此能得到与实施例5相同的效果，但是追加了P阱固定用第二P＋区域24，因此与实施例5相比面积变大。
在此，将P阱固定用第二P＋区域24和栅极电极相连的电极20必须用P阱固定用第二P＋区域24的电阻率以下的物质、例如金属等相连。原因是：若假如以较高的电阻将P阱固定用第二P＋区域24彼此相连，则就会在各个P阱固定用第二P＋区域24的电位出现差异，有可能发生电流集中。
实施例7
图7是示出本发明的ESD元件的实施例7的图，（A）为俯视图、（B）为线段M－M’的截面图。图7（A）中设想焊盘电极（或者与焊盘电极连接的漏极电极）18不能处于浮置而是经由上层电极与焊盘相连。该实施例7是将实施例1的MOS晶体管设为双极晶体管的实施例，能得到与实施例1同样的效果。在此，图1中的N＋源极11和N＋漏极12从MOS晶体管转换为双极晶体管，从而在图7中成为N＋集电极25、N＋发射极26。另外，图1中的P阱固定用第二P＋区域24在图7中相当于基极，但是为了谋求术语的统一，在此不使用“基极”这一术语。与实施例1同样地，P阱固定用第二P＋电极21没有通过低电阻的金属的电极与具有较低的一方的电源电位的Vss电极17相连。
此外，这种从MOS晶体管向双极晶体管的转换即便在实施例3和实施例5中也能够适用。但是，实施例2、实施例4、实施例6在实施例1、实施例3、实施例5中仅仅变更了各个栅极电极的连接目的地，因此，若将MOS晶体管转换为不存在栅极电极的双极晶体管，则适用于实施例1、实施例3、实施例5的情况和适用于实施例2、实施例4、实施例6的情况，会分别成为相同构造。
实施例8
图12是将上面所述的实施例3中的MOS晶体管转换为双极晶体管的ESD保护元件。（A）为俯视图，（B）为线段N－N’的截面图，（C）为线段O－O’的截面图。与实施例7同样地设有N＋集电极25、N＋发射极26，在N＋集电极25和N＋发射极26之下以分别接触的方式独立地设有埋入P＋区域22。由图12（C）可知那样，通过P阱固定用第二P＋区域24和存在于其正下方的埋入P＋区域22，埋入P＋区域22彼此电连接。P阱固定用第二P＋区域24没有通过低电阻的金属的电极与具有较低的一方的电源电位的Vss电极17相连。本ESD保护元件利用双极动作进行保护动作。
实施例9
图13与实施例8同样，是将实施例5中的MOS晶体管转换为双极晶体管的ESD保护元件。（A）为俯视图，（B）为线段P－P’的截面图，（C）为线段Q－Q’的截面图。与实施例8同样地设有N＋集电极25、N＋发射极26，在N＋集电极25和N＋发射极26之下以分别接触的方式连续设有一体的埋入P＋区域22。由图13（C）也可以知晓那样本实施例中在埋入P＋区域22没设有引出口等，因此埋入P＋区域22没有通过低电阻的金属的电极与具有较低的一方的电源电位的Vss电极17相连。本ESD保护元件利用双极动作进行保护动作。
如此本发明中的共同的根本是用低电阻物质将ESD元件的各个晶体管、各个沟道中存在的各种各样的基板电位电气相连，进而与Vss电位相区别，从而使电流均匀和抑制低电压动作带来的发热，提高ESD承受能力。此观点不仅适用于带有上述的栅极电极的MOS型ESD元件，也能够在无栅极电极的双极型ESD元件中适用。
另外，至此对多指类型的ESD元件进行了记述，但是即便在单指类型的ESD元件中也能展开，能得到相同的效果。
另外，显然，本发明设想在半导体衬底上实施的情况，通过全体实施方式，N＋源极11、N＋漏极、P阱固定用P＋区域、埋入P＋区域、P阱固定用第一P＋区域、P阱固定用第二P＋区域的杂质浓度比P阱14的杂质浓度浓，P阱14的杂质浓度比半导体衬底的杂质浓度浓。
标号说明
1～6 栅极电极；9 半导体衬底；10 LOCOS氧化膜；11 N＋源极；12 N＋漏极；13 P阱电位固定用P＋区域；14 P阱；15 栅极氧化膜；16 接触部；17 Vss电极；18 焊盘电极；20 将P阱固定用第二P＋区域和栅极电极相连的电极；21 P阱固定用第二P＋电极；22 埋入P＋区域；23 P阱固定用第一P＋区域；24 P阱固定用第二P＋区域；25 N＋集电极；26 N＋发射极；50 图8的栅极电极1和6的晶体管的IV特性；51 图8的栅极电极2和5的晶体管的IV特性；52图8的栅极电极3和4的晶体管的IV特性；53 图9的栅极电极1的晶体管的IV特性；54 图9的栅极电极6的晶体管的IV特性；55 图10的栅极电极1～6的晶体管的IV特性。

Claims (18)

1.一种具有ESD元件的半导体装置，其特征在于，
所述ESD元件具有：
半导体衬底；
P阱，设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
N型源极及N型漏极，设在所述P阱内的所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
P型区域，与所述N型源极接触而设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
栅极绝缘膜，设在成为所述N型源极与所述N型漏极之间的所述半导体衬底表面；以及
栅极电极，设在所述栅极绝缘膜上，
所述N型漏极与焊盘电极连接，
所述N型源极与较低的一方的电源电位连接，
所述N型源极和所述P型区域没有通过电极连接。
2.如权利要求1所述的具有ESD元件的半导体装置，其中，具有多个所述P型区域，多个所述P型区域彼此用电阻率与多个所述P型区域相等或较小的物质电连接。
3.如权利要求1或2所述的具有ESD元件的半导体装置，其中，所述栅极电极与所述N型源极电连接。
4.如权利要求1或2所述的具有ESD元件的半导体装置，其中，所述栅极电极与所述P型区域电连接。
5.一种具有ESD元件的半导体装置，其特征在于，
所述ESD元件具有：
半导体衬底；
P阱，设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
N型源极及N型漏极，设在所述P阱内的所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
埋入P型区域，与所述N型源极及所述N型漏极的每一个接触而设在所述N型源极及所述N型漏极的每一个的正下方、杂质浓度比所述半导体衬底还高；
栅极绝缘膜，设在所述N型源极与所述N型漏极之间的所述半导体衬底表面；以及
栅极电极，设在所述栅极绝缘膜上，
所述N型漏极与焊盘电极连接，
所述N型源极与较低的一方的电源电位连接，
所述N型源极和所述埋入P型区域没有通过电极连接。
6.如权利要求5所述的具有ESD元件的半导体装置，其中，所述埋入P型区域仅设在所述N型漏极的正下方。
7.如权利要求5所述的具有ESD元件的半导体装置，其中，所述埋入P型区域仅设在所述N型源极的正下方。
8.如权利要求5至7的任一项所述的具有ESD元件的半导体装置，其中，具有多个所述埋入P型区域，所述埋入P型区域彼此用电阻率比所述半导体衬底的电阻值还小的物质电连接。
9.一种具有ESD元件的半导体装置，其特征在于，
所述ESD元件具有：
半导体衬底；
P阱，设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
N型源极及N型漏极，设在所述P阱内的所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
栅极绝缘膜，设在所述N型源极与所述N型漏极之间的所述半导体衬底表面；
埋入P型区域，由在所述N型源极及所述N型漏极的正下方以与所述N型源极及所述N型漏极接触的方式连续而设的一体构成、杂质浓度比所述半导体衬底还高；以及
栅极电极，设在所述栅极绝缘膜上，
所述N型漏极与焊盘电极连接，
所述N型源极与较低的一方的电源电位连接，
所述N型源极和所述埋入P型区域没有通过电极连接。
10.如权利要求5至9的任一项所述的具有ESD元件的半导体装置，其中，所述栅极电极与所述N型源极电连接。
11.如权利要求5至9的任一项所述的具有ESD元件的半导体装置，其中，所述栅极电极与所述埋入P型区域电连接。
12.一种具有ESD元件的半导体装置，其特征在于，
所述ESD元件具有：
半导体衬底；
P阱，设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
N型源极及N型漏极，设在所述P阱内的所述半导体衬底表面、杂质浓度比所述半导体衬底还高；以及
P型区域，与所述N型源极接触而设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高，
所述N型漏极与焊盘电极连接，
所述N型源极与较低的一方的电源电位连接，
所述N型源极和所述P型区域没有通过电极连接。
13.如权利要求12所述的具有ESD元件的半导体装置，其中，具有多个所述P型区域，多个所述P型区域彼此用电阻率与多个所述P型区域相等或较小的物质电连接。
14.一种具有ESD元件的半导体装置，其特征在于，
所述ESD元件具有：
半导体衬底；
P阱，设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
N型源极及N型漏极，设在所述P阱内的所述半导体衬底表面、杂质浓度比所述半导体衬底还高；以及
埋入P型区域，与所述N型源极及所述N型漏极的每一个接触而设在所述N型源极及所述N型漏极的每一个的正下方、杂质浓度比所述半导体衬底还高，
所述N型漏极与焊盘电极连接，
所述N型源极与较低的一方的电源电位连接，
所述N型源极和所述埋入P型区域没有通过电极连接。
15.如权利要求14所述的具有ESD元件的半导体装置，其中，所述埋入P型区域仅设在所述N型漏极的正下方。
16.如权利要求14所述的具有ESD元件的半导体装置，其中，所述埋入P型区域仅设在所述N型源极的正下方。
17.如权利要求14至16的任一项所述的具有ESD元件的半导体装置，其中，具有多个所述埋入P型区域，多个所述埋入P型区域彼此用电阻率比所述半导体衬底的电阻值还小的物质电连接。
18.一种具有ESD元件的半导体装置，其特征在于，
所述ESD元件具有：
半导体衬底；
P阱，设在所述半导体衬底表面、杂质浓度比所述半导体衬底还高；
N型源极及N型漏极，设在所述P阱内的所述半导体衬底表面、杂质浓度比所述半导体衬底还高；以及
埋入P型区域，由在所述N型源极及所述N型漏极的正下方以与所述N型源极及所述N型漏极接触的方式连续而设的一体构成、杂质浓度比所述半导体衬底还高，
所述N型漏极与焊盘电极连接，
所述N型源极与较低的一方的电源电位连接，
所述N型源极和所述埋入P型区域没有通过电极连接。
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