JP6823270B2 - 半導体装置及び半導体集積回路 - Google Patents

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Description

本発明は、半導体装置及び半導体集積回路に関する。
基板の上に形成された一方向に延在する凸状（フィン形）の半導体領域の一部について、その両側面及び上面にゲート絶縁膜及びゲート電極が形成され、ゲート電極の両側の凸状の半導体領域にソース領域及びドレイン領域が形成されるフィン形の構造を有する電界効果トランジスタ（Fin Field Effect Transistor：ＦｉｎＦＥＴ）がある（例えば、特許文献１参照）。ＦｉｎＦＥＴは、その構造上、熱がこもりやすいため、レイアウトにより発熱を減らすような工夫が必要となってくる。
図８は、ゲート電極が櫛歯状（フィンガー状）に複数形成されたマルチフィンガー構造を有するＦｉｎＦＥＴの構成例を示す図である。図８において、１０１は、基板の上に形成された一方向に延在する凸状（フィン形）の半導体領域である。
凸状の半導体領域１０１の一部について、その両側面及び上面をゲート絶縁膜を介して覆うゲート電極１０２が凸状の半導体領域１０１に交差するように形成され、ゲート電極１０２の両側の凸状の半導体領域１０１にソース領域及びドレイン領域が形成される。複数のゲート電極１０２は、例えばポリシリコンで構成され、ビアを介して金属配線１０３に接続されている。
また、図８において、１０４はトランジスタが形成される領域を分離するための素子分離絶縁膜（Shallow Trench Isolation：ＳＴＩ）であり、１０５はゲート電極１０２とＳＴＩ１０４との間に配置され、ゲート電極１０２と同一の層に形成されたダミーのゲート電極である。ダミーのゲート電極１０５も、例えばポリシリコンで構成される。
マルチフィンガー構造を有するＦｉｎＦＥＴは、隣接するトランジスタの発熱の影響を受け、図９に示すようにフィンガー数が多くなるほど発熱しやすくなる。つまり、ＦｉｎＦＥＴは、図８に示したようなマルチフィンガー構造にすると、フィンガー数が１である場合よりも発熱しやすくなる。
ＦｉｎＦＥＴの発熱を抑える一つの方法として、図１０に示すようにフィンガー数を１にするなどして、隣接するトランジスタからの発熱の影響を低減し発熱を抑える方法が考えられる。図１０は、フィンガー数を１にしたＦｉｎＦＥＴの構成例を示す図であり、図８に示した構成要素と同じ構成要素には同一の符号を付している。
しかし、図１０に示したようにフィンガー数を１にしたＦｉｎＦＥＴでは、ゲート電極１０２の両側に配置されているＳＴＩ１０４間の距離ｘが短くなる。ＳＴＩ１０４間の距離ｘが短くなると、ＳＴＩストレス（ＳＴＩ１０４による応力）により、図１１に示すようにトランジスタの飽和電流Ｉｏｎが減少する。そのため、例えば図８に示したマルチフィンガー構造を有するＦｉｎＦＥＴと同じ飽和電流Ｉｏｎを得るにはトランジスタ数を増加する必要があり、消費電力や面積が増加してしまう。
特開２０１５−２２０４２０号公報
本発明の目的は、トランジスタの飽和電流を低下させずにトランジスタにおける発熱を減らすことができるＦｉｎＦＥＴ型の半導体装置を提供することにある。
半導体装置の一態様は、基板に形成され、互いに対向した第１の端部及び第２の端部を有する素子分離領域と、基板に形成され、第１の端部から第２の端部に向かって延在する凸状の半導体領域と、それぞれ、素子分離領域の第１の端部及び第２の端部に隣接して、凸状の半導体領域の両端部の両側面及び上面に形成され、電気的にフローティングである一対のダミーゲート電極と、凸状の半導体領域の一部分の両側面及び上面に形成されたゲート電極であって、一対のダミーゲート電極の間に形成され、複数の第１のトランジスタを構成する複数の第１のゲート電極と、複数の第１のゲート電極と同一の層に、一対のダミーゲート電極の間、かつ、複数の第１のゲート電極の間に、第１のゲート電極と並列に形成され、第２のトランジスタを構成する第２のゲート電極とを有する。複数の第１のトランジスタは、それぞれＦｉｎＦＥＴであり、第１のゲート電極に入力される信号に応じて駆動され、第２のトランジスタは、第２のゲート電極に第２トランジスタをオフ状態とするゲート電圧が印加される。
開示の半導体装置は、第１のゲート電極を有するトランジスタの間に、オフ状態とする電圧が印加される第２のゲート電極を有するトランジスタを配置することにより、トランジスタの飽和電流を低下させずにトランジスタにおける発熱を減らすことができる。
図１は、本実施形態における半導体装置の構成例を示す図である。 図２Ａは、図１のＩ−Ｉ線に沿った概略断面図である。 図２Ｂは、図１のＩＩ−ＩＩ線に沿った概略断面図である。 図２Ｃは、図１のＩＩＩ−ＩＩＩ線に沿った概略断面図である。 図３は、本実施形態における半導体装置の他の構成例を示す図である。 図４は、本実施形態における半導体装置の他の構成例を示す図である。 図５は、本実施形態における半導体装置の他の構成例を示す図である。 図６Ａは、本実施形態における半導体装置の適用例である発振回路の構成例を示す回路図である。 図６Ｂは、図６Ａに示すＰチャネルトランジスタの構成例を示す図である。 図６Ｃは、図６Ａに示すＮチャネルトランジスタの構成例を示す図である。 図７Ａは、本実施形態における半導体装置の適用例であるバイアス回路の構成例を示す回路図である。 図７Ｂは、図７Ａに示すトランジスタの構成例を示す図である。 図８は、マルチフィンガー構造を有するＦｉｎＦＥＴの構成例を示す図である。 図９は、ＦｉｎＦＥＴにおけるフィンガー数に応じた発熱の変化を示す図である。 図１０は、ＦｉｎＦＥＴの発熱を抑える方法を説明する図である。 図１１は、ＦｉｎＦＥＴにおけるＳＴＩ間の距離に応じた飽和電流の変化を示す図である。
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態における半導体装置としてのフィン形の構造を有する電界効果トランジスタ（Fin Field Effect Transistor：ＦｉｎＦＥＴ）の構成例を示す図である。図２Ａは図１のＩ−Ｉ線に沿った概略断面図であり、図２Ｂは図１のＩＩ−ＩＩ線に沿った概略断面図であり、図２Ｃは図１のＩＩＩ−ＩＩＩ線に沿った概略断面図である。
本実施形態におけるＦｉｎＦＥＴは、基板１７の上に一方向に延在する凸状（フィン形）の半導体領域１１が形成されている。凸状の半導体領域１１の一部について、その両側面及び上面に図示しないゲート絶縁膜が形成されている。凸状の半導体領域１１の一部には、両側面及び上面にゲート絶縁膜を介して覆うゲート電極１２Ａ、１２Ｂが形成されている。凸状の半導体領域１１のゲート絶縁膜の被覆部分、言い換えればゲート電極１２Ａ、１２Ｂの両側の凸状の半導体領域１１にソース領域及びドレイン領域が形成されている。
ゲート電極１２Ａ、１２Ｂは、素子分離領域の対向する一対の端部の間に、同じ層に形成されており、例えばポリシリコンで構成されている。ゲート電極１２Ａの各々は、ビア１６Ａを介して信号が入力される金属配線１３Ａに接続されている。ゲート電極１２Ｂの各々は、ビア１６Ｂを介してバックゲートと同じ電圧が印加される金属配線１３Ｂに接続されている。また、凸状の半導体領域１１に形成されたソース領域及びドレイン領域は、それぞれ図示しないコンタクト電極を介してソース電極及びドレイン電極に接続されている。
また、基板１７の上にトランジスタが形成される領域を分離するための素子分離絶縁膜（Shallow Trench Isolation：ＳＴＩ）１４が形成されている。ＳＴＩ１４とゲート電極１２Ａ又は１２Ｂとの間に、ゲート電極１２Ａ、１２Ｂと同一の層に例えばポリシリコンで構成されたダミーのゲート電極１５が形成されている。なお、図１、図２Ａ、図２Ｂ、及び図２Ｃに示した半導体装置は、周知の製造方法を用いて形成することができ、例えば、上記特許文献１に記載された製造方法の少なくとも一部を用いて形成することができる。
このように本実施形態におけるＦｉｎＦＥＴは、ＳＴＩ１４が配された素子分離領域の対向する一対の端部の間に、信号が印加されるゲート電極１２Ａが櫛歯状（フィンガー状）に複数形成されたマルチフィンガー構造を有し、信号が印加されるゲート電極１２Ａの間に、バックゲートと同じ電圧が印加されるゲート電極１２Ｂを設けている。すなわち、信号に応じて駆動されるトランジスタＭＡの間に、ゲート電極１２Ｂの電位がオフ状態にするようにクリップされているトランジスタＭＢが配置されている。
これにより、ＦｉｎＦＥＴにおける発熱を抑制することができる。また、ゲート電極の両側に形成されているＳＴＩ１４間の距離も十分長くなり、ＳＴＩストレスを緩和し飽和電流Ｉｏｎを維持することができる。
なお、前述した例では、信号が入力されるゲート電極１２Ａとバックゲートと同じ電圧が印加されるゲート電極１２Ｂとを交互に設けている。すなわち、信号に応じて駆動されるトランジスタの間にオフ状態にするようにゲート電極の電位がクリップされているトランジスタが１つ設けている。しかし、本発明は、これに限定されるものではない。
信号が入力されるゲート電極１２Ａ間に設けるバックゲートと同じ電圧が印加されるゲート電極１２Ｂの数は任意であり、例えば、図３に示すように、信号が入力されるゲート電極１２Ａの間にバックゲートと同じ電圧が印加される２つのゲート電極１２Ｂを設けるようにしてもよい。すなわち、信号に応じて駆動されるトランジスタの間にオフ状態にするようにゲート電極の電位がクリップされているトランジスタを２つ設けるようにしてもよい。
また、例えば、図４に示すように、信号が入力されるゲート電極１２Ａを２つずつ隣接して配置し、その間にバックゲートと同じ電圧が印加される１つのゲート電極１２Ｂを設けるようにしてもよい。すなわち、信号に応じて駆動されるトランジスタを２つ隣接させ、その間にオフ状態にするようにゲート電極の電位がクリップされているトランジスタを１つ設けるようにしてもよい。
また、例えば、図５に示すように、信号が入力されるゲート電極１２Ａを２つずつ隣接して配置し、その間にバックゲートと同じ電圧が印加される２つのゲート電極１２Ｂを設けるようにしてもよい。すなわち、信号に応じて駆動されるトランジスタを２つ隣接させ、その間にオフ状態にするようにゲート電極の電位がクリップされているトランジスタを２つ設けるようにしてもよい。なお、信号に応じて駆動されるトランジスタを隣接して配置する数を多くすると発熱が増加するので、信号に応じて駆動されるトランジスタは１つ又は２つ隣接して配置することが好ましい。
次に、本実施形態におけるＦｉｎＦＥＴを適用した半導体集積回路について説明する。図６Ａは、本実施形態におけるＦｉｎＦＥＴの適用例としての電圧制御発振回路（ＶＣＯ）の構成例を示す回路図である。電圧制御発振回路は、ＰチャネルトランジスタＭ１１、Ｍ１３、ＮチャネルトランジスタＭ１２、Ｍ１４、インダクタＬ１１、容量Ｃ１１、及び電圧制御される可変容量Ｃ１２を有する。
ＰチャネルトランジスタＭ１１は、ソースが電源電圧ＶＤＤを供給する信号線に接続され、ドレインがＮチャネルトランジスタＭ１２のドレインに接続される。ＮチャネルトランジスタＭ１２のソースは、基準電圧（例えばグランドＧＮＤ）を供給する信号線に接続される。
同様に、ＰチャネルトランジスタＭ１３は、ソースが電源電圧ＶＤＤを供給する信号線に接続され、ドレインがＮチャネルトランジスタＭ１４のドレインに接続される。ＮチャネルトランジスタＭ１４のソースは、基準電圧を供給する信号線に接続される。
また、ＰチャネルトランジスタＭ１１のゲート及びＮチャネルトランジスタＭ１２のゲートは、ＰチャネルトランジスタＭ１３のドレインとＮチャネルトランジスタＭ１４のドレインとの相互接続点に接続される。ＰチャネルトランジスタＭ１３のゲート及びＮチャネルトランジスタＭ１４のゲートは、ＰチャネルトランジスタＭ１１のドレインとＮチャネルトランジスタＭ１２のドレインとの相互接続点に接続される。すなわち、トランジスタＭ１１、Ｍ１２により構成された第１のインバータと、トランジスタＭ１３、Ｍ１４により構成された第２のインバータとがクロスカップリングされている。
トランジスタＭ１１、Ｍ１２のドレインの相互接続点と、トランジスタＭ１３、Ｍ１４のドレインの相互接続点との間に、インダクタＬ１１、容量Ｃ１１、及び可変容量Ｃ１２が並列に接続される。
図６Ａに示した発振回路の発振周波数ｆは、インダクタＬ１１、容量Ｃ１１、及び可変容量Ｃ１２によって決まり、ｆ＝１／（２π√（Ｌ１１（Ｃ１１＋Ｃ１２）））で表される。高周波な発振周波数を実現するにはインダクタＬ１１や容量Ｃ１１を小さくするが、インダクタＬ１１を小さくしすぎると発振しにくくなるため、一般的には容量Ｃ１１を小さくする。
容量Ｃ１１の成分としては配線の寄生負荷やクロスカップルのトランジスタ負荷が支配的となる。また、発振信号は正弦波であるので、トランジスタＭ１１〜Ｍ１４がオン状態になっている期間が比較的長く、発熱しやすい傾向がある。ここで、例えば図１０に示したようにして発熱を抑制しようとすると、配線による負荷が増加するとともにトランジスタの飽和電流Ｉｏｎが低下するため、トランジスタの数を増加する必要がある。その結果、容量Ｃ１１が増加し、所望の発振周波数を実現しにくくなる。
トランジスタＭ１１〜Ｍ１４として、本実施形態におけるＦｉｎＦＥＴを適用することで、トランジスタの飽和電流Ｉｏｎを低下させずに発熱を抑えることができ、配線負荷による容量Ｃ１１の増加を抑制し、所望の発振周波数の信号を出力することが可能となる。
例えば、ＰチャネルトランジスタＭ１１、Ｍ１３を図６Ｂに示すような構成とし、ＮチャネルトランジスタＭ１２、Ｍ１４を図６Ｃに示すような構成とすることでトランジスタの飽和電流Ｉｏｎを低下させずに発熱を抑えることが可能である。図６Ｂ及び図６Ｃは、図６Ａに示したＰチャネルトランジスタＭ１１、Ｍ１３及びＮチャネルトランジスタＭ１２、Ｍ１４の構成例を示す図であり、図１に示した構成要素と同一の構成要素には同一の符号を付している。
図６Ｂに示すＦｉｎＦＥＴは、ゲート電極１２Ａをゲート電極とするトランジスタのソース領域がゲート電極１２Ａとゲート電極１２Ｂ（又はダミーのゲート電極１５）との間の半導体領域１１に形成され、ドレイン領域が隣接するゲート電極１２Ａの間の半導体領域１１に形成されている。ゲート電極１２Ａをゲート電極とするトランジスタのソース領域は、図示しないコンタクト電極を介して電源電圧ＶＤＤが供給されるソース電極に接続され、ドレイン領域は図示しないコンタクト電極を介してドレイン電極に接続されている。
また、図６Ｃに示すＦｉｎＦＥＴは、ゲート電極１２Ａをゲート電極とするトランジスタのソース領域がゲート電極１２Ａとゲート電極１２Ｂ（又はダミーのゲート電極１５）との間の半導体領域１１に形成され、ドレイン領域が隣接するゲート電極１２Ａの間の半導体領域１１に形成されている。ゲート電極１２Ａをゲート電極とするトランジスタのソース領域は、図示しないコンタクト電極を介して基準電圧（例えばグランドＧＮＤ）が供給されるソース電極に接続され、ドレイン領域は図示しないコンタクト電極を介してドレイン電極に接続されている。
図７Ａは、本実施形態におけるＦｉｎＦＥＴの適用例としてのバイアス回路の構成例を示す回路図である。図７Ａに示すバイアス回路は、ＰチャネルトランジスタＭ２１、Ｍ２２がカレントミラー接続され、電流Ｉ２として電流Ｉ１の２倍の電流を流す回路である。
例えば、ＰチャネルトランジスタＭ２１、Ｍ２２を図７Ｂに示すような構成とすることでトランジスタの飽和電流Ｉｏｎを低下させずに発熱を抑えることが可能である。図７Ｂは、図７Ａに示したＰチャネルトランジスタＭ２１、Ｍ２２の構成例を示す図であり、図１に示した構成要素と同一の構成要素には同一の符号を付している。ＰチャネルトランジスタＭ２１として１組の２つの隣接するゲート電極１２Ａを有するトランジスタを用い、ＰチャネルトランジスタＭ２２として２組の２つの隣接するゲート電極１２Ａを有するトランジスタを用いることで、電流Ｉ２としてトランジスタＭ２１を流れる電流Ｉ１の２倍の電流を流すことが可能となる。
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明によれば、ＦｉｎＦＥＴにおいて、信号が印加されるゲート電極を有するトランジスタの間に、オフ状態とする電圧が印加されるゲート電極を有するトランジスタを配置することにより、トランジスタの飽和電流を低下させずにトランジスタにおける発熱を減らすことができる。

Claims (12)

  1. 基板に形成され、互いに対向した第１の端部及び第２の端部を有する素子分離領域と、
    前記基板に形成され、前記第１の端部から前記第２の端部に向かって延在する凸状の半導体領域と、
    それぞれ、前記素子分離領域の前記第１の端部及び前記第２の端部に隣接して、前記凸状の半導体領域の両端部の両側面及び上面に形成され、電気的にフローティングである一対のダミーゲート電極と、
    前記凸状の半導体領域の第１の部分の両側面及び上面に形成されたゲート電極であって、前記一対のダミーゲート電極の間に形成され、複数の第１のトランジスタを構成する複数の第１のゲート電極と、
    前記第１の部分とは異なる前記凸状の半導体領域の第２の部分の両側面及び上面に形成されたゲート電極であって、前記複数の第１のゲート電極と同一の層に、前記一対のダミーゲート電極の間、かつ、前記複数の第１のゲート電極の間に、前記第１のゲート電極と並列に形成され、第２のトランジスタを構成する少なくとも１つの第２のゲート電極と、
    を有し、
    前記複数の第１のトランジスタは、それぞれＦｉｎＦＥＴであり、前記第１のゲート電極に入力される信号に応じて駆動され、
    前記第２のトランジスタは、前記第２のゲート電極に前記第２のトランジスタをオフ状態とするゲート電圧が印加される
    ことを特徴とする半導体装置。
  2. 前記第２のゲート電極には、前記ゲート電圧として、前記第２のトランジスタのバックゲートと同じ電圧が印加されることを特徴とする請求項１記載の半導体装置。
  3. 前記複数の第１のゲート電極の各々の間に、前記第２のゲート電極が形成されていることを特徴とする請求項１又は２記載の半導体装置。
  4. 隣接する２つの前記第１のゲート電極を１組とし、前記第１のゲート電極の組の各々の間に、前記第２のゲート電極が形成されていることを特徴とする請求項１又は２記載の半導体装置。
  5. 前記第１のゲート電極及び前記第２のゲート電極の両側の前記凸状の半導体領域に形成されたソース領域及びドレイン領域をさらに有し、
    前記複数の第１のトランジスタ及び前記第２のトランジスタは前記ソース領域及びドレイン領域を有する
    ことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
  6. 半導体装置に形成され、複数のトランジスタを含む第１の回路を有し、
    前記半導体装置は、
    基板に形成され、互いに対向した第１の端部及び第２の端部を有する素子分離領域と、
    前記基板に形成され、前記第１の端部から前記第２の端部に向かって延在する凸状の半導体領域と、
    それぞれ、前記素子分離領域の前記第１の端部及び前記第２の端部に隣接して、前記凸状の半導体領域の両端部の両側面及び上面に形成され、電気的にフローティングである一対のダミーゲート電極と、
    前記凸状の半導体領域の第１の部分の両側面及び上面に形成されたゲート電極であって、前記一対のダミーゲート電極の間に形成され、複数の第１のトランジスタの構成要素となる複数の第１のゲート電極と、
    前記第１の部分とは異なる前記凸状の半導体領域の第２の部分の両側面及び上面に形成されたゲート電極であって、前記複数の第１のゲート電極と同一の層に、前記一対のダミーゲート電極の間、かつ、前記複数の第１のゲート電極の間に、前記第１のゲート電極と並列に形成され、第２のトランジスタを構成する少なくとも１つの第２のゲート電極と、
    を有し、
    前記複数の第１のトランジスタは、それぞれＦｉｎＦＥＴであり、前記第１のゲート電極に入力される信号に応じて駆動され、
    前記第２のトランジスタは、前記第２のゲート電極に前記第２のトランジスタをオフ状態とするゲート電圧が印加される
    ことを特徴とする半導体集積回路。
  7. 前記第１の回路は、
    前記複数の第１のトランジスタにより構成されクロスカップリングされたインバータと、
    前記インバータの出力ノード間に接続されたインダクタと、
    前記インバータの出力ノード間に、前記インダクタと並列に接続された容量とを有する発振回路であることを特徴とする請求項６記載の半導体集積回路。
  8. 前記第１の回路は、
    前記複数の第１のトランジスタの１つである第３のトランジスタと、
    前記複数の第１のトランジスタの別の１つであり、前記第３のトランジスタとカレントミラー接続された第４のトランジスタとを有するバイアス回路であることを特徴とする請求項６記載の半導体集積回路。
  9. 前記第２のゲート電極には、前記ゲート電圧として、前記第２のトランジスタのバックゲートと同じ電圧が印加されることを特徴とする請求項６〜８の何れか１項に記載の半導体集積回路。
  10. 前記複数の第１のゲート電極の各々の間に、前記第２のゲート電極が形成されていることを特徴とする請求項６〜９の何れか１項に記載の半導体集積回路。
  11. 隣接する２つの前記第１のゲート電極を１組とし、前記第１のゲート電極の組の各々の間に、前記第２のゲート電極が形成されていることを特徴とする請求項６〜９の何れか１項に記載の半導体集積回路。
  12. 前記半導体装置は前記第１のゲート電極及び前記第２のゲート電極の両側の前記凸状の半導体領域に形成されたソース領域及びドレイン領域をさらに有し、
    前記複数の第１のトランジスタ及び前記第２のトランジスタは前記ソース領域及びドレイン領域を有する
    ことを特徴とする請求項６〜１１の何れか１項に記載の半導体集積回路。
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