KR101291522B1 - 다중 게이트 트랜지스터를 갖는 전압 제어 발진기 및 그방법 - Google Patents

다중 게이트 트랜지스터를 갖는 전압 제어 발진기 및 그방법 Download PDF

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Abstract

전압 제어 발진기(VCO)(40)는 복수의 직렬 접속된 인버터들(42, 44, 46)을 갖는다. 각각의 인버터 내에서, 제 1 트랜지스터(48)는 제 1 전원 전압 단자(VDD)에 결합된 제 1 전류 전극, 제 2 전류 전극, 복수의 직렬 접속된 인버터들의 또 다른 인버터의 출력 단자에 결합된 제 1 제어 전극, 및 제 1 바이어스 신호를 수신하는 제 2 제어 전극을 갖는다. 제 2 트랜지스터(50)는 제 1 트랜지스터의 제 2 전류 전극에 결합된 제 1 전류 전극, 제 2 전원 전압 단자(VSS)에 결합된 제 2 전류 전극, 및 제 1 트랜지스터의 제 1 제어 전극에 결합된 제 1 제어 전극을 갖는다. 각각의 인버터의 제 1 트랜지스터의 제 2 제어 전극은 동일하거나 별도의 아날로그 제어 신호(VGP, VPP 또는 DNP)를 수신하여, VCO의 신호의 주파수 및 위상에 영향을 주도록 이의 제 1 트랜지스터들의 임계 전압을 조정한다.
인버터, 트랜지스터, 전원 전압 단자, 전압 제어 발진기, 아날로그 제어 신호

Description

다중 게이트 트랜지스터를 갖는 전압 제어 발진기 및 그 방법{Voltage controlled oscillator with a multiple gate transistor and method therefor}
본 발명은 일반적으로 전자 회로들에 관한 것이며, 특히 전압 제어 발진기들(VCO들)에 관한 것이다.
전압 제어 발진기들(VCO들)은 입력 전압에 응답하여 주기적인 클럭 신호를 발생시킨다. 동조 가능한 주파수 발생기들에서와 같이 VCO들에 대한 복수의 애플리케이션들이 존재한다. 부가적으로, VCO들은 종종 입력 기준 신호와 동적으로 위상 및 주파수 비교되는 출력 신호를 발생시키기 위하여 위상 동기 루프(PLL) 회로들에서 사용된다. 발생된 출력 신호를 입력 기준 신호와 정렬하여 유지하기 위해, 위상차가 모니터링되고, 정정 회로가 사용되어, 발생된 클럭 신호의 위상 또는 주파수 중 하나(또는 둘 모두)를 변화시켜, 기준 클럭의 위상 및 주파수와 정합하도록 한다. VCO들의 설계자들은 광범위한 주파수 동작 및 광범위한 위상 정정을 가지면서, 낮은 전원 전압들(예를 들어, 1.0 - 1.5 볼트)로 동작하는 비교적 작고 구현이 용이한 위상 정정 회로를 제공하는 문제에 직면하였다.
따라서, 작고 구현이 용이한 위상 정정 회로를 갖는 집적 회로 VCO를 제공하는 것이 바람직하다.
도 1은 다중 독립 게이트 전계-효과 트랜지스터(MIGFET)의 일 실시예를 부분적인 등각투상도 형태로 도시한 도면.
도 2는 본 발명의 한 형태에 따른 VCO를 개략도 형태로 도시한 도면.
도 3은 본 발명의 또 다른 형태에 따른 VCO를 개략도 형태로 도시한 도면.
도 4는 본 발명의 또 다른 형태에 따른 VCO를 개략도 형태로 도시한 도면.
도 5는 도 4의 VCO와 함께 사용하기 위한 제어 신호 발생 회로를 개략도 형태로 도시한 도면.
도 6은 도 5의 제어 신호 발생 회로에 의해 공급된 예시적인 제어 신호를 그래프 형태로 도시한 도면.
도 7은 도 2-4의 VCO들 중 어느 하나를 구현하는데 사용될 수 있는 독립 게이트들을 갖는 다중 트랜지스터들의 레이아웃을 사시도 형태로 도시한 도면.
일반적으로, 본 발명은 한 형태에서, 하나 이상의 인버터들을 갖는 VCO를 제공한다. 인버터들은 2개의 독립적인 게이트들 또는 제어 전극들을 갖는 MIGFET(다중 독립 게이트 전계-효과 트랜지스터)를 사용하여 형성된다. VCO는 복수의 직렬로 결합된 인버터들로서 구현되는 링 발진기를 포함한다. 각각의 인버터는 제 2 트랜지스터에 접속된 제 1 트랜지스터를 가지며, 상기 제 1 트랜지스터는 선행하는 인버터의 출력에 접속된 제 1 게이트 및 바이어스 신호를 수신하는 제 2 게이트를 갖는다. 도시된 실시예들에서, MIGFET들은 VCO의 위상 또는 주파수 중 하나를 조정하도록 미리 결정된 량의 구동 전류를 제공하기 위하여 아날로그 전압에 의해 바이어스된다.
개시된 VCO는 비교적 적은 표면적을 필요로 하며, 간단하고, 구현이 용이하다. 또한, 종래 기술의 위상 정정 회로들에 비하여, 개시된 VCO는 더 적은 컨덕터들 및 더 적은 접촉부들을 필요로 하며, 따라서 저항 및 기생 커패시턴스들이 감소되고, 회로가 간단해지며, 동작 주파수 범위가 개선된다.
도 1은 도 2에 도시되며 이하에 설명되는 VCO(40)와 함께 사용될 수 있는 다중 독립 게이트 전계-효과 트랜지스터(MIGFET)(10)의 일 실시예의 부분적인 등각투상도이다. MIGFET(10)는 기판, 예를 들어, 벌크 기판 또는 SOI(silicon-on-insulator) 위에 형성된 핀 구조(12)를 포함한다. 핀 구조는 제 1 및 제 2 측벽들을 갖는다. 핀 구조(12)는 반도체 재료로부터 형성된다. 유전체 층(13)은 기판의 표면 및 핀 구조 위에 형성되며, 게이트 재료의 층은 도 1에 도시된 바와 같이 유전체 층(13) 위에 형성되어, 핀 구조(12)의 대향 측들에 게이트 전극들을 형성한다. 특히, 게이트 재료는 기판, 제 1 게이트(18)를 형성하기 위한 핀의 제 1 측벽, 및 제 2 게이트(20)를 형성하기 위한 핀의 제 2 측벽 위에 형성된다. 제 1 및 제 2 게이트들(18 및 20)은 핀 구조(12)의 측벽들 상에 미리 결정된 높이를 가지며, 서로로부터 전기적으로 절연된다. 일 실시예에서, 게이트 재료는 핀 구조의 상부 위에 증착되고, 그 다음 선택적으로 제거되어 제 1 및 제 2 게이트들(18 및 20) 사이에 절연을 제공할 수 있다. 핀 구조(12)는 핀 구조(12)의 각 단부에 위치된 전류 단자 영역들(14 및 16)을 포함한다. 일 실시예에서 결과로서 생긴 트랜지스터 구조가 전계 효과 트랜지스터(FET)인 경우, 전류 단자 영역들(14 및 16)은 각각 소스 및 드레인 영역들로서 역할을 한다. 접촉부들(22, 24, 26 및 28)은 MIGFET(10)로의 전기적인 접촉을 제공한다. 접촉부들은 게이트 위에 구현된 금속 층들 및 소스/드레인 단자들(도시되지 않음)에 접속된다. 도시된 실시예에서, 각각의 게이트 구조 및 소스/드레인 접속들에 대해 하나의 접촉부가 도시되어 있지만, 수용 가능한 전기적 접속이 이루어질 수 있는 한, 임의의 수의 접촉부들이 존재할 수 있다는 것에 주의하라. 질화물 층(30)이 핀 구조(12)의 상부면 위에 형성된다. 다른 실시예들에서, 질화물 층(30)은 다른 재료들(예를 들어, 다른 유전체들)로 이루어질 수 있다.
MIGFET(10)의 동작 동안에, 전압이 게이트들(18 및 20) 중 하나에 인가될 때, 채널 영역은 핀 구조(12)에서 게이트의 하부에 형성되어 소스 및 드레인 전류 단자 영역들(14 및 16) 사이에 각각 전류 경로를 제공한다. 채널 영역들이 도핑되지 않거나, N-형 반도체, P형 반도체, 또는 N-형 및 P-형 반도체의 조합이 되도록 도핑될 수 있다는 것에 주의하라.
도시된 실시예는 2개의 독립 게이트들을 갖는 트랜지스터 구조를 개시한다. 다른 실시예들에서, 트랜지스터 구조는 2개 이상의 게이트 구조들을 가질 수 있다. 예를 들어, MIGFET(10)는 질화물 층(30) 대신에, 핀 구조(12)의 상부에 부가적인 게이트를 가질 수 있다. 또한, 다른 실시예들에서, 부가적인 구동 강도가 필요로 되는 경우에, MIGFET(10)과 같은 복수의 트랜지스터들이 병렬로 서로 접속될 수 있다.
도 2는 본 발명의 한 형태에 따른 VCO(40)를 개략도 형태로 도시한다. VCO(40)는 인버터들(42, 44 및 46)을 포함한다. 인버터(42)는 P-채널 MIGFET(48) 및 N-채널 MIGFET(50)으로 형성된다. 인버터(44)는 P-채널 MIGFET(54) 및 N-채널 MIGFET(56)으로 형성된다. 인버터(46)는 P-채널 MIGFET(66) 및 N-채널 MIGFET(62)으로 형성된다. P-채널 MIGFET(48)는 전원 전압(VDD)에 접속된 소스 및 N-채널 MIGFET(50)의 드레인에 접속된 드레인을 갖는다. MIGFET(48)의 제 1 제어 전극 또는 게이트는 노드(52) 및 MIGFET(50)의 제 1 게이트에 접속된다. MIGFET(48)의 제 2 게이트는 VGP1으로 라벨링된 제 1 바이어스 전압에 접속된다. MIGFET(50)의 제 2 게이트는 VGN1으로 라벨링된 바이어스 전압에 접속된다. MIGFET(50)의 소스는 VSS로 라벨링된 전원 전압 단자에 접속된다. 유사하게, P-채널 MIGFET(54)은 전원 전압(VDD)에 접속된 소스를 가지며, N-채널 MIGFET(56)의 드레인에 접속된 드레인을 갖는다. MIGFET(54)의 제 1 게이트는 노드(58)에서 MIGFET(56)의 게이트에 접속된다. MIGFET(54)의 제 2 게이트는 VGP2로 라벨링된 바이어스 전압에 접속된다. MIGFET(56)의 제 2 게이트는 VGN2로 라벨링된 바이어스 전압에 접속된다. P-채널 MIGFET(66)의 소스는 전원 전압(VDD)에 접속된다. MIGFET(66)의 드레인은 노드(52)에서 N-채널 트랜지스터(62)의 드레인에 접속된다. 그러므로, 인버터(46)의 출력은 인버터(42)의 입력에 접속된다. MIGFET(66)의 제 1 게이트는 MIGFET(62)의 제 1 게이트에 접속된다. MIGFET(66)의 제 2 게이트는 바이어스 전압(VGPM)에 접속되며, 여 기서 M은 정수이다. 인버터 상태들의 총 수가 홀수가 되도록 임의의 수의 부가적인 인버터들이 인버터(44) 및 인버터(46) 사이에 직렬로 결합될 수 있다는 것이 이해되어야 한다. 한 형태에서, 이와 같은 부가적인 인버터들은 도 2의 도시된 인버터들과 동일한 구성을 가질 것이다. 겨우 하나의 직렬-접속된 인버터가 VCO 회로를 형성하도록 구현될 수 있다는 것이 또한 인식되어야 한다. MIGFET(62)의 제 2 게이트는 바이어스 신호(VGNM)에 접속된다. 인버터(46)로부터 인버터(42)로의 노드(52)를 통한 피드백 접속의 결과로서 각각의 인버터는 자신의 입력에 결합되는 선행하는 인버터를 가지기 때문에, VCO(40)의 출력은 노드들(52, 58 또는 64) 중 어느 하나에서 취해질 수 있다는 것에 주의하여야 한다.
동작 시에, VCO(40)는 발진 신호를 제공하는 기능을 한다. 인버터들(42, 44 및 46) 각각은 신호의 논리 상태를 변화시키는 기능을 하므로, 불안정 또는 발진 신호를 생성한다. 예를 들어, 노드(52)에서 논리적 하이 신호는 노드(58)에서 논리적 로우 신호로 변환된다. 유사하게, 노드(58)에서 논리적 로우 신호는 인버터(44) 및 인버터(46) 사이에 개재 인버터 상태(intervening inverter state)들이 존재하지 않는다고 가정하면, 노드(64)에서 다시 논리적 하이 상태로 변환된다. MIGFET(48)의 제 2 게이트에 인가되는 바이어스 신호(VGP1)는 MIGFET(48)의 전도도를 변화시킨다. 한 형태에서, 전도도는 MIGFET(48)의 제 1 게이트에 대하여 트랜지스터의 임계 전압을 변화시킴으로써 변화된다. MIGFET의 임계 전압을 변경시킴으로써, 트랜지스터가 스위칭되는 속도가 변경된다. 트랜지스터의 스위칭 속도가 변화 될 때, 트랜지스터를 사용하는 회로의 동작 주파수가 변화된다. MIGFET(48)과 같은 P-채널 MIGFET의 경우에, 제 2 게이트에 인가되는 전압이 낮아지기 때문에, MIGFET는 제 1 게이트에 더 높은 전압이 인가될 때 스위칭될 것이다. 그러므로, MIGFET(48)의 스위칭 속도는 증가되는데, 그 이유는 제 1 게이트에 인가된 바이어스 전압이 논리적 하이로부터 논리적 로우로 전이될 때 트랜지스터가 더 빠른 지점에서 스위칭되기 때문이다. MIGFET(50)와 같은 N-채널 MIGFET들에 대해서 그 반대도 그러하다. MIGFET(50)의 제 2 게이트에 인가되는 전압이 증가되기 때문에, MIGFET는 더 낮은 전압이 제 1 게이트에 인가될 때 스위칭되므로, MIGFET(50)은 제 1 게이트에 인가된 주어진 바이어스에 대해 더 높은 전도도를 가질 것이다. 그러므로, MIGFET의 스위칭 속도는 증가되는데, 그 이유는 제 1 게이트에 인가된 바이어스 전압이 논리적 로우로부터 논리적 하이로 전이될 때 트랜지스터가 더 빠른 지점에서 스위칭되기 때문이다. 그러므로, 인버터들(42, 44 및 46) 각각에 대한 스위치 지점은 별개의 제 2 게이트 바이어스 전압으로 개별적으로 변경될 수 있다. 인버터들의 스위칭 속도들의 변경은 노드들(52, 58 및 64)에서 존재하는 발진 신호들 사이의 위상 관계들을 변경시키고, VCO(40)의 동작 주파수를 변화시키는 기능을 한다.
도 2의 VCO(40)의 대안적인 형태인 VCO(40')가 도 3에 도시되어 있다. 비교 및 논의의 편의상, 2개의 도면들 사이의 공통 회로 요소들에는 동일한 요소 참조 번호들이 제공된다. 도시된 바와 같이, MIGFET들(48, 54 및 60) 각각의 제 2 게이 트는 서로, 그리고 단일 바이어스 전압(VGP)에 접속된다. 유사하게, MIGFET들(50, 56 및 62) 각각의 제 2 게이트는 서로, 그리고 단일 바이어스 전압(VGN)에 접속된다.
동작 시에, 단일 바이어스 전압이 P-채널 MIGFET들 모두의 제 2 게이트에 접속되고, 별개의 단일 바이어스 전압이 N-채널 MIGFET들 모두의 제 2 게이트에 접속된다. 도시된 형태에서, VCO(40')는 회로의 주파수를 변경시키는 2개의 제어 신호나 바이어스 신호만이 존재하기 때문에 VCO(40)의 간소화된 형태이다. VCO(40')는 제어는 간단하지만, 더 적은 주파수 변화 세팅들이 존재한다는 것에 주의하여야 한다. 그러나, 바이어스 신호들(Vgp 및 Vgn)이 복수의 값들을 가질 수 있는 아날로그 제어 신호들이기 때문에, VCO(40')에서 가능한 주파수 조정의 량은 상당히 유연하다.
VCO의 또 다른 형태가 도 4에 도시되어 있다. 도 4의 VCO는 신호의 순시 위상의 제어를 허용하는 트랜지스터들을 갖는다. 한 형태에서, VCO는 위상 동기 루프(도시되지 않음)의 피드백 신호 및 기준 신호 사이의 감지되거나 측정된 위상 차에 응답하여 순시 위상을 변화시키는데 사용될 수 있다. 제 1 발진기 단(43)은 P-채널 MIGFET(48) 및 N-채널 MIGFET(50)로 형성된 제 1 인버터 및 P-채널 MIGFET(66) 및 N-채널 MIGFET(68)로 형성된 제 2 인버터를 갖는다. MIGFET(48)는 VDD로 라벨링된 전원 전압을 수신하는 단자에 접속된 소스, 노드(52) 및 MIGFET(50)의 제 1 게이트에 접속된 제 1 게이트, 노드(58)에서 MIGFET(50)의 드레인에 접속 된 드레인 및 제 2 게이트를 갖는다. MIGFET(48)의 제 2 게이트는 UPP로 라벨링된 아날로그 제어 바이어스 신호에 접속된다. MIGFET(50)의 제 2 게이트는 UPN으로 라벨링된 아날로그 제어 바이어스 신호에 접속되며, MIGFET(50)의 소스는 VSS로 라벨링된 접지 기준 전압을 수신하는 단자에 접속된다. 제 1 발진기 단(43)은 또한 P-채널 MIGFET(66) 및 N-채널 MIGFET(68)로 형성된 제 2 인버터를 갖는다. MIGFET(66)는 VDD를 수신하는 단자에 접속된 소스, 노드(52)에서 MIGFET(48)의 제 1 게이트에 접속된 제 1 게이트, DNP로 라벨링된 아날로그 제어 바이어스 신호에 접속된 제 2 게이트, 및 노드(58)에 접속된 드레인을 갖는다. MIGFET(66)의 드레인은 MIGFET(68)의 드레인에 접속된다. MIGFET(68)의 제 1 게이트는 노드(52)에서 MIGFET(50)의 제 1 게이트에 접속되며, MIGFET(68)의 제 2 게이트는 DNN으로 라벨링된 제어 바이어스 신호에 접속된다. MIGFET(68)의 소스는 VSS를 수신하는 단자에 접속된다. 그러므로, 제 1 발진기 단(43)은 별도로 제어되는 제 2 게이트들을 갖는 직렬-접속된 MIGFET 트랜지스터들로 형성된 2개의 병렬-접속된 인버터들을 갖는다.
제 2 단(45)은 P-채널 MIGFET(60) 및 N-채널 MIGFET(62)로 형성된 제 1 인터버를 갖는다. MIGFET(60)는 VDD를 수신하는 전압 단자에 접속된 소스, 노드(64)에 접속된 제 1 게이트, UPP로 라벨링된 제어 바이어스 신호에 접속된 제 2 게이트, 및 드레인을 갖는다. MIGFET(62)는 MIGFET(60)의 드레인에 접속된 드레인, 노드(64)에 서 MIGFET(60)의 제 1 게이트에 접속된 제 1 게이트, UPN으로 라벨링된 제어 바이어스 신호에 접속된 제 2 게이트, 및 전압(VSS)을 수신하는 단자에 접속된 소스를 갖는다. P-채널 MIGFET(70) 및 N-채널 MIGFET(72)로 형성된 제 2 인버터는 제 2 단(45)의 제 1 인버터와 병렬로 접속된다. MIGFET(70)의 소스는 VDD를 수신하는 전압 단자에 접속된다. MIGFET(70)는 노드(64)에 접속된 제 1 게이트, DNP로 라벨링된 제어 바이어스 신호에 접속된 제 2 게이트, 및 드레인을 갖는다. MIGFET(70)의 드레인은 MIGFET(72)의 드레인에 접속된다. MIGFET(72)의 제 1 게이트는 노드(64)에서 MIGFET들(60, 62 및 70)의 제 1 게이트에 접속된다. MIGFET(72)의 제 2 게이트는 DNN으로 라벨링된 바이어스 제어 전압에 접속된다. MIGFET(72)의 소스는 전압(VSS)을 수신하는 단자에 접속된다. 도시된 형태에서, 단들의 총수가 홀수인 한, 제 1 단 및 제 2 단 사이에 점들로 표시된 바와 같이, 단들 하나 앞으로부터 임의의 부가적인 수가 제공될 수 있다. 단들의 수는 부분적으로는, 희망하는 동작 주파수 범위에 따른다. 단들의 수가 더 적어지면 동작 주파수가 더 높아진다.
동작 시에, 도 4의 VCO의 인버터들에 의해 프로세싱되는 신호는 각각의 인버터의 입력 및 출력 사이의 논리 상태를 변화시킨다. 노드(52)가 MIGFET들(70 및 72)로 형성된 인버터의 출력을 MIGFET들(48 및 50)로 형성된 인버터들의 입력에 접속시키기 때문에, 신호가 상태들을 연속적으로 변화시키기 위해 연속적인 경로가 제공된다. VCO의 출력은 노드(52) 또는 노드(64) 중 하나에서 취해질 수 있다. 이 출력은 지연 동기 루프(DLL) 또는 위상 동기 루프(PLL)와 같은 다른 회로(도시되지 않음)에 접속될 수 있다. 신호의 위상은 기준 신호의 위상과 비교될 수 있다. 도 4의 VCO로부터의 신호의 위상이 변경되는 것이 바람직한 경우에, 위상은 업 및 다운 바이어스 신호들(UP 및 DN)을 사용하여 변화될 수 있다. 바이어스 신호들이 P-채널 트랜지스터에 인가되는지 또는 N-채널 트랜지스터에 인가되는지에 따라서, 업 신호에 대해 UPP 신호가 사용되는지 또는 UPN 신호가 사용되는지가 결정된다. MIGFET들(48 및 50)이 도통되지 않도록 바이어스 전압들(UPP 및 UPN)이 설정되고, MIGFET들(66 및 68)이 도통되도록 바이어스 전압들(DNP 및 DNN)이 설정된다고 최초에 가정하자. 신호 및 기준 신호 사이에 위상 차가 존재하는 경우, 아날로그 바이어스 신호들이 변경되어 MIGFET들(48 및 50)이 약간 도통되도록 하고 제 1 단의 집합적인 인버터 기능에 구동 강도를 부가할 수 있다. MIGFET들(48 및 50)로 형성된 인버터에 의해 소싱(sourcing)되거나 싱크(sink)되는 부가적인 전류의 결과로서, 제 1 발진기 단(43)에 의해 전달된 신호의 위상은 필요로 되는 바와 같이 조정된다. UPP 및 UPN 신호들은 신호의 주파수를 증가시키는데 사용된다. 주파수의 증가는 신호의 위상을 양의 방향으로 시프팅시킨다. 반대로, DNP 및 DNN 신호들은 신호의 주파수를 감소시키는데 사용된다. 주파수의 감소는 신호의 위상을 음의 방향으로 시프팅시킨다. 도 4의 VCO의 UPP, UPN, DNP 및 DNN 신호들의 사용에 의하여, 신호의 위상 및 주파수 시프팅 둘 모두가 구현될 수 있다는 것이 인식되어야 한다. 예를 들어, 신호 들(UPP 및 DNP)은 일정하게 유지될 수 있고, 신호들(UPN 및 DNN)은 주로 신호의 주파수를 변경시키기 위하여 가변될 수 있다. 부가적으로, VCO의 신호의 주파수 및 위상 둘 다를 변화시키기 위하여 이러한 신호들 4개 모두의 변화 또는 이러한 신호들 4개 모두의 조합들이 행해질 수 있다.
VCO의 제 1 단의 UPN 신호인 제어 신호(UPN0)를 제공하기 위한 제어 신호 회로(80)의 예시적인 구현예가 도 5에 도시되어 있다. 제어 신호 회로(80)는 전압 분배기 부(82) 및 구동 출력 부(84)를 포함한다. 전압 분배기는 전원 전압(VDD) 및 기준 전압 단자(VSS) 사이에 접속되는 복수의 다이오드-접속되는 P-채널 트랜지스터들(86, 88, 90, 92, 94 및 96)에 의해 형성된다. 트랜지스터들(86, 88, 90, 92, 94 및 96) 각각의 드레인에는 스위치가 접속되는 탭이 존재한다. 예를 들어, 스위치(100)는 트랜지스터(86)의 드레인에 접속된다. 스위치(102)는 트랜지스터(88)의 드레인에 접속된다. 스위치(104)는 트랜지스터(90)의 드레인에 접속된다. 스위치(106)는 트랜지스터(92)의 드레인에 접속된다. 스위치(108)는 트랜지스터(94)의 드레인에 접속된다. 도시된 형태에서, 스위치들(100, 102, 104, 106 및 108)은 도 5에 별표로 지정되는 실제 및 상보성 제어 신호를 갖는 CMOS 전송 게이트로서 구현된다. 선택 전압들(VS0, VS1, VS2, VS3 및 VS4)은 각각 스위치들(100, 102, 104, 106 및 108)이 도통되도록 하는데 사용된다. 스위치들(100, 102, 104, 106 및 108) 각각은 노드(110) 및 N-채널 트랜지스터(112)의 게이트에 함께 접속된 단자를 갖는다. 트랜지스터(112)는 VDD를 수신하는 전원 전압 단자에 접속된 드레인을 갖는다. 트랜지스터(112)의 소스는 P-채널 트랜지스터(114)의 소스에 접속된다. 트랜지스터(114)의 드레인은 N-채널 트랜지스터(116)의 드레인에 접속되며, 제 1 단에 제어 신호(UPP0)를 제공한다. 트랜지스터(116)의 소스는 VSS 기준 전압 단자에 접속된다. 트랜지스터들(114 및 116) 각각은 위상 동기 루프(도시되지 않음)의 위상 검출기로부터 "위상 검출"로 라벨링된 인에이블 신호를 수신하는 서로 접속된 게이트를 갖는다. 부가적으로, P-채널 트랜지스터(118)는 VDD 전원 전압 단자에 접속된 소스, 충분한 전원 전압 제어 신호(VSF)를 수신하는 게이트 및 트랜지스터(114)의 소스에 접속된 드레인을 갖는다.
동작 시에, 위상 검출기는 VCO의 신호에서 위상 에러가 검출될 때 트랜지스터들(114 및 116)의 게이트들에 논리 로우 인에이블 신호를 제공한다. 위상 검출기는 또한 신호(UPP0)가 어떤 아날로그 전압 값을 나타내야 하는지를 결정하는 기능을 한다. 충분한 전원 전압(VDD)이 필요로 되었다면, 신호(VSF)는 논리 로우로서 어서트(assert)된다. 검출된 위상 에러를 정정하기 위해 더 낮은 값의 전압이 필요로 되었다면, VS0로부터 VS4까지의 신호들 중 하나가 어서트되고, VDD의 미리 결정된 프랙션(fraction)이 트랜지스터(112)를 구동시키는데 사용된다. 트랜지스터(112)에 대한 바이어스 전압의 구동 강도는 제어 신호(UPP0)의 전압의 값을 결정한다. UPP0의 신호 값은 제어 신호들(VS0 내지 VS4 및 VSF)을 변화시킴으로써 위상 검출기에 의해 용이하게 변화될 수 있다. 유사한 회로(도시되지 않음)가 도 4의 VCO의 제어 신호들(UPN0, DNP0, DNN0, 등)을 발생시키는데 사용될 수 있다.
신호들(UPP0 및 UPN0)의 실시예를 나타내는 그래프가 도 6에 도시되어 있다. t1으로 라벨링된 시간 및 t2로 라벨링된 시간 사이에, 위상 정정 동작이 구현된다. 위상 검출기에 의해 제공된 제어 신호들(VS0 내지 VS4(및 보수들) 및 VSF)의 값들에 따라, 아날로그 전압 제어 신호(UPP0)는 0 볼트 및 전원 전압(VDD) 사이의 임의의 값을 가정할 수 있다. 예를 들어, VDD보다 더 적은 V1, V2 또는 VZ의 전압이 도 4의 MIGFET(48)의 제 2 게이트에 접속될 수 있다. 유사하게, 위상 정정 동작 동안, 0 볼트 및 VDD 사이의 값을 갖는 아날로그 전압 제어 신호(UPN0)가 선택된다. V1, V2 또는 VZ의 전압은 MIGFET(50)의 제 2 게이트를 바이어스하는 제어 신호 회로(80)에 의하여 제공될 수 있다. 아날로그 전압이 사용되기 때문에, 위상 및 주파수 에러들의 미세한 조정이 성취될 수 있다.
도 3의 VCO(40')와 같은 다양한 회로들을 구현하는데 사용될 수 있는 3개의 MIGFET 트랜지스터들을 갖는 집적 회로의 레이아웃이 도 7에 도시되어 있다. 예에서, MIGFET(120)는 MIGFET(122)에 인접하게 배치된다. MIGFET(124)는 MIGFET(122)에 인접하게 배치되지만, 도 7의 파선으로 나타낸 바와 같이 임의의 수의 개재 MIGFET 장치들이 삽입될 수 있다. MIGFET(120)는 게이트(130)인 제 1 게이트(G1)를 갖는다. 게이트(130)는 MIGFET(122) 및 MIGFET(124)와 공통이며, 인접한 피스(piece)의 전도성 재료이다. MIGFET(120)는 또한 게이트(132)인 제 2 게이트(G2)를 갖는다. MIGFET(120) 내의 게이트(130) 및 게이트(132) 사이에 채널에 의해 분리된 소스(S) 및 드레인(D)이 존재한다. 유사하게, MIGFET(122)는 게이트(134)인 제 2 게이트(G3)를 갖는다. 게이트(134) 및 게이트(130) 사이에 채널에 의해 분리되는 소스(S) 및 드레인(D)이 존재한다. MIGFET(124)은 게이트(136)인 제 2 게이트(G4)를 갖는다. 게이트(136) 및 게이트(130) 사이에 채널에 의해 분리되는 드레인(D) 및 소스(S)가 존재한다. MIGFET들(122 및 124)의 드레인들이 서로 인접하게 위치되는 반면, 인접한 MIGFET들(120 및 122)이 소스에 인접하게 위치된 드레인을 갖는다는 것이 주의되어야 한다. MIGFET들(120, 122 및 124) 각각의 소스, 드레인 및 채널은 게이트들(130, 132, 134 및 136)이 놓이는 평면 위에서 신장되는 높이를 갖는 상승된 핀 구조를 형성한다. 도시된 레이아웃에서, 단일의 인접한 게이트 재료가 집적 회로의 상이한 레벨에서 각각의 MIGFET의 제 2 게이트로의 접속을 행하기보다는 오히려, 게이트가 형성되는 레벨에서 사용되거나, 도 7에 도시되어 있는 레이아웃의 부분으로부터 측방향으로 신장된다. 따라서, 레이아웃은 콤팩트하고, 각각의 MIGFET의 제 1 게이트가 물리적으로 개별적이고 상이하도록 한다. 도 7의 도시된 소스(S) 및 드레인(D) 전극들은 집적 회로의 표면상에 형성되며 표면 위의 높이를 가지는 도 1의 영역들(14 및 16)과 유사하다. 핀 구조는 한 형태에서, 일렬로 배열되는 복수의 전류 전극들(즉, 소스들 및 드레인들)로부터 형성된다. 예를 들어, 도 7의 라인은 도시된 소스들(S) 및 드레인들(D) 각각과 교차하는 라인(명백하게 도시되지 않음)이다. 그러나, 다른 형태들에서 복수의 트랜지스터들의 소스들 및 드레인들의 배치가 "L" 형상, 곡선 형상 또는 오프셋 패턴일 수 있다는 것이 이해되어야 한다. 채널 영역은 각각의 소스 및 드레인 사이의 접속 재료에서 형성되며, 각각의 도시된 게이트에 인접한다. 따라서, 각각의 소스 및 드레인 사이에 하나의 채널 영역씩 복수의 채널 영역들이 소스들 및 드레인들 사이에 형성된다. 한 형태에서, 복수의 채널 영역은 집적 회로의 표면에 평행하게 형성된다. 다른 형태들에서, 채널 영역들은 상이한 평면들에 존재할 수 있다.
지금까지, 다중 독립 게이트들을 갖는 MIGFET 장치들을 사용하는 개선된 전압 제어 발진기가 제공되었다는 것이 인식되어야 한다. 트랜지스터들의 임계 전압을 변경하여 트랜지스터들의 도통 전극들 사이의 임피던스를 정확하게 제어하는 정확한 능력이 존재하기 때문에, 본원에 설명된 VCO들과 관련하여 더 낮은 전원 전압들이 사용될 수 있다. 본 발명이 바람직한 실시예의 상황에서 설명되었지만, 본 발명이 다양한 방식들로 변경될 수 있고, 특정하게 제시되고 상술되는 것 이외의 많은 실시예들을 가정할 수 있다는 것이 당업자들에게는 명백할 것이다. 예를 들어, 트랜지스터들의 전도도 유형들은 반전될 수 있다. 따라서, 첨부된 청구항이 본 발명의 실제 범위 내에 존재하는 본 발명의 모든 변경들을 커버하게 된다. 설명을 위하여 본원에서 선택된 실시예들에 대한 각종 변화들 및 변경들이 당업자들의 의해 용이하게 행해질 것이다. 예를 들어, 도 1의 특정 트랜지스터 구조가 다중 독립 게이트를 갖는 트랜지스터의 예로서 논의되었을지라도, 2개 이상의 독립 게이트들을 갖는 다른 유형들의 트랜지스터 구조들이 본원에서 사용될 수 있다는 것이 용이하게 이해되어야 한다. 특정한 예시적인 회로들이 도시되었을지라도, 본원에 논의된 기능들을 구현하기 위하여 복수의 VCO 회로 구현예들이 사용될 수 있다. 이와 같은 변경들 및 변형들이 본 발명의 정신을 벗어나지 않는다는 점에서, 이와 같은 변경들 및 변형들은 다음의 청구항들의 적정한 해석에 의해서만 평가되는 본 발명의 범위 내에 포함되도록 의도된다.
한 형태에서, 복수의 직렬-접속된 인버터들을 갖는 전압 제어 발진기가 본원에 제공된다. 복수의 직렬 접속된 인버터들 각각은 제 1 트랜지스터 및 제 2 트랜지스터를 갖는다. 제 1 트랜지스터는 제 1 전원 전압 단자에 접속된 제 1 전류 전극, 제 2 전류 전극, 복수의 직렬-접속된 인버터들 중 선행하는 인버터의 출력 단자에 결합된 제 1 제어 전극, 및 제 1 바이어스 신호를 수신하는 제 2 제어 전극을 갖는다. 제 2 트랜지스터는 제 1 트랜지스터의 제 2 전류 전극에 결합된 제 1 전류 전극, 제 2 전원 전압 단자에 결합된 제 2 전류 전극, 및 제 1 트랜지스터의 제 1 제어 전극에 결합된 제 1 제어 전극을 갖는다. 한 형태에서, 제 1 바이어스 신호는 임계 전압을 조정하기 위한 것이며, 상기 임계 전압은 제 1 트랜지스터의 제 1 제어 게이트에서의 입력 신호에 응답하여 제 1 트랜지스터에서 채널을 형성하는데 필요로 되는 전압이다. 또 다른 형태에서, 제 1 트랜지스터들 각각의 제 2 제어 전극은 제 1 바이어스 신호를 수신하기 위하여 서로 결합된다. 또 다른 형태에서, 제 1 트랜지스터들 각각의 제 2 제어 전극은 상이한 바이어스 신호를 수신한다. 한 형태에서, 제 1 바이어스 신호는 전압 제어 발진기의 발진 주파수를 조정하기 위하여 미리 결정된 전압 범위 내에서 가변될 수 있다. 또 다른 형태에서, 제 1 바이어스 신호는 제 1 트랜지스터의 전도도를 변화시키기 위하여 가변될 수 있다. 또 다른 형태에서, 제 2 트랜지스터는 제 2 바이어스 신호를 수신하는 제 2 제어 전극이다. 또 다른 형태에서, 전압 제어 발진기는 제 3 트랜지스터를 더 가지며, 상기 제 3 트랜지스터는 제 1 전원 전압 단자에 결합된 제 1 전류 전극, 제 1 트랜지스터의 제 2 전류 전극에 결합된 제 2 전류 전극, 제 1 트랜지스터의 제 1 제어 전극에 결합된 제 1 제어 전극, 및 제 2 바이어스 신호를 수신하는 제 2 제어 전극을 가지며, 상기 제 2 바이어스 신호는 제 1 바이어스 신호와 별도로 제공된다. 또 다른 형태에서, 제 2 바이어스 신호는 전압 제어 발진기의 출력 신호의 위상을 조정하기 위하여 미리 결정된 전압 범위 내에서 가변될 수 있다.
전압 제어 발진기를 제어하는 방법이 또한 제공된다. 복수의 인버터들은 직렬로 결합되고, 복수의 인버터들 각각은 제 1 전원 단자 및 제 2 전원 단자 사이에 직렬로 서로 결합된 제 1 트랜지스터 및 제 2 트랜지스터를 가지며, 제 1 트랜지스터 및 제 2 트랜지스터 둘 다는 복수의 인버터들 중 또 다른 인버터의 출력 단자에 결합되고, 제 1 트랜지스터는 제 1 바이어스 신호를 수신하는 제 2 제어 전극을 갖는다. 제 1 바이어스 신호의 전압은 전압 제어 발진기의 발진 주파수를 조정하기 위하여 가변된다. 한 형태에서, 복수의 인버터들의 각각의 제 1 트랜지스터의 제 2 제어 전극에 상이한 바이어스 신호가 제공된다. 또 다른 형태에서, 제 2 제어 전극이 복수의 인버터들 각각의 제 2 트랜지스터를 위해 제공되며, 상기 제 2 제어 전극은 제 2 바이어스 신호를 수신한다. 한 형태에서, 제 3 트랜지스터가 제공되는데, 제 3 트랜지스터는 제 1 전원 단자에 결합된 제 1 전류 전극, 제 1 트랜지스터의 제 2 전류 전극에 결합된 제 2 전류 전극, 제 1 트랜지스터의 제 1 제어 전극에 결합된 제 1 제어 전극, 및 제 2 바이어스 신호를 수신하는 제 2 제어 전극을 가지며, 상기 제 2 바이어스 신호는 제 1 바이어스 신호와 별도로 제공된다. 한 형태에서, 제 2 바이어스 신호는 전압 제어 발진기의 출력 신호를 조정하기 위하여 미리 결정된 전압 범위 내에서 가변될 수 있다. 또 다른 형태에서, 제 4 트랜지스터가 제공되는데, 상기 제 4 트랜지스터는 제 1 트랜지스터의 제 2 전류 전극에 결합된 제 1 전류 전극, 제 2 트랜지스터의 제 1 제어 전극에 결합된 제 1 제어 전극, 및 제 3 바이어스 신호를 수신하는 제 2 제어 전극을 가지며, 상기 제 3 바이어스 신호는 제 1 바이어스 신호와 별도로 제공된다. 또 다른 형태에서, 제 3 바이어스 신호는 전압 제어 발진기의 출력 신호의 위상을 조정하기 위하여 미리 결정된 전압 범위 내에서 가변될 수 있다.
또 다른 형태에서, 집적 회로의 표면상에 형성되고 상기 표면 위의 높이를 갖는 핀 구조를 가진 집적 회로가 제공된다. 핀 구조는 복수의 전류 전극들 및 복수의 채널 영역들을 가지며, 복수의 전류 전극들의 미리 결정된 전극들 중 임의의 2개 사이에 단일 채널 영역이 존재한다. 제 1 제어 전극 구조는 핀 구조의 제 1 측에 인접하게 형성되며, 복수의 채널 영역들을 제어하는 연속적인 전도성 재료의 제 1 스트립을 갖는다. 제 2 제어 전극 구조는 핀 구조의 제 1 측에 대향하여, 핀 구조의 제 2 측에 인접하게 형성된다. 제 2 제어 전극 구조는 물리적으로 분리되는 전도성 재료의 다중 스트립들을 갖는다. 전도성 재료의 다중 스트립들 각각은 복수의 채널 영역들 중 개별적인 단일 채널 영역을 제어한다. 한 형태에서, 복수의 전류 전극들은 복수의 소스들 및 복수의 드레인들을 가지며, 핀 구조는 물리적으로 연결되지 않은 제 1 소스에 인접하게 위치된 제 1 드레인을 가지며, 물리적으로 연결되지 않은 제 3 드레인에 인접하게 위치된 제 2 드레인을 갖는다. 또 다른 형태에서, 핀 구조 및 제 1 및 제 2 제어 전극 구조들은 복수의 다중 게이트 트랜지스터들을 형성한다. 또 다른 형태에서, 제 2 제어 전극 구조의 전도성 재료의 다중 스트립들 각각은 상이한 별도의 전압 신호를 수신하도록 구성된다.
이점들, 다른 장점들, 및 문제점들에 대한 해결책들이 특정 실시예들을 참조하여 상술되었다. 그러나, 이점들, 장점들, 문제점들에 대한 해결책들, 및 임의의 이점, 장점, 또는 해결책들이 발생되거나 명백해지도록 할 수 있는 임의의 요소(들)은 청구항들 중 어느 하나 또는 모두의 중요하거나, 필요로 되거나, 본질적인 특성 또는 요소로서 해석되지 않아야 한다. 본원에 사용된 바와 같은 용어들 "포함한다", "포함하는", 또는 이의 임의의 다른 변형이 배제적이지 않은 포함을 커버하도록 의도되어, 요소들의 리스트를 포함하는 프로세스, 방법, 물품, 또는 장치가 단지 이러한 요소들을 포함하는 것이 아니라, 이와 같은 프로세스, 방법, 물품, 또는 장치에 고유하거나 명백하게 목록화되지 않은 다른 요소들을 포함할 수 있다. 본원에 사용된 바와 같은 용어 a 및 an은 하나 또는 하나 이상으로서 규정된다. 본원에 사용된 바와 같은 용어 "다수"는 2개 또는 2개 이상으로서 규정된다. 본원에 사용된 바와 같은 용어 "또 다른"은 적어도 제 2 또는 그 이상으로서 규정된다. 본원에 사용된 바와 같은 용어 "포함하는" 및/또는 "갖는"은 "포함하는"(즉, 열린 언어)로서 규정된다. 본원에 사용된 바와 같은 용어 "결합되는"은 반드시 직접적으로 는 아니고, 반드시 기계적으로는 아닐지라도, "접속되는"으로 규정된다.

Claims (20)

  1. 전압 제어 발진기에 있어서,
    복수의 직렬 접속된 인버터들을 포함하며,
    상기 복수의 직렬 접속된 인버터들 각각은,
    제 1 전원 전압 단자에 결합된 제 1 전류 전극, 제 2 전류 전극, 핀 구조의 제 1 측벽에 인접하고 상기 복수의 직렬-접속된 인버터들의 선행하는 인버터의 출력 단자에 결합된 제 1 제어 전극, 및 상기 핀 구조의 제 2 측벽에 인접하여 제 1 바이어스 신호를 수신하는 제 2 제어 전극을 포함하는 상기 핀 구조를 갖는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터의 제 2 전류 전극에 결합된 제 1 전류 전극, 제 2 전원 전압 단자에 결합된 제 2 전류 전극, 및 상기 제 1 트랜지스터의 제 1 제어 전극에 결합된 제 1 제어 전극을 갖는 제 2 트랜지스터를 포함하는, 전압 제어 발진기.
  2. 전압 제어 발진기에 있어서,
    복수의 직렬 접속된 인버터들을 포함하며,
    상기 복수의 직렬 접속된 인버터들 각각은,
    제 1 전원 전압 단자에 결합된 제 1 전류 전극, 제 2 전류 전극, 핀 구조의 제 1 측벽에 인접하고 상기 복수의 직렬-접속된 인버터들의 선행하는 인버터의 출력 단자에 결합된 제 1 제어 전극, 및 상기 핀 구조의 제 2 측벽에 인접하여 제 1 바이어스 신호를 수신하는 제 2 제어 전극을 포함하는 상기 핀 구조를 갖는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터의 제 2 전류 전극에 결합된 제 1 전류 전극, 제 2 전원 전압 단자에 결합된 제 2 전류 전극, 및 상기 제 1 트랜지스터의 제 1 제어 전극에 결합된 제 1 제어 전극을 갖는 제 2 트랜지스터로서, 상기 제 1 바이어스 신호는 임계 전압을 조정하기 위한 것이며, 상기 임계 전압은 상기 제 1 트랜지스터의 제 1 제어 전극에서의 입력 신호에 응답하여 상기 제 1 트랜지스터에서 채널을 형성하는데 필요한 전압인, 상기 제 2 트랜지스터를 포함하는, 전압 제어 발진기.
  3. 전압 제어 발진기에 있어서,
    복수의 직렬 접속된 인버터들을 포함하며,
    상기 복수의 직렬 접속된 인버터들 각각은,
    제 1 전원 전압 단자에 결합된 제 1 전류 전극, 제 2 전류 전극, 핀 구조의 제 1 측벽에 인접하고 상기 복수의 직렬-접속된 인버터들의 선행하는 인버터의 출력 단자에 결합된 제 1 제어 전극, 및 상기 핀 구조의 제 2 측벽에 인접하여 제 1 바이어스 신호를 수신하는 제 2 제어 전극을 포함하는 상기 핀 구조를 갖는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터의 제 2 전류 전극에 결합된 제 1 전류 전극, 제 2 전원 전압 단자에 결합된 제 2 전류 전극, 및 상기 제 1 트랜지스터의 제 1 제어 전극에 결합된 제 1 제어 전극을 가지는 제 2 트랜지스터로서, 각각의 제 1 트랜지스터의 상기 제 2 제어 전극은 상기 제 1 바이어스 신호를 수신하기 위하여 서로 결합되는, 전압 제어 발진기.
  4. 전압 제어 발진기를 제공하는 방법에 있어서,
    직렬로 서로 결합된 복수의 인버터들을 제공하는 단계로서, 상기 복수의 인버터들 각각은 제 1 전원 단자 및 제 2 전원 단자 사이에 직렬로 서로 결합된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 핀 구조를 가지며, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 양자 모두는 상기 핀 구조의 제 1 측벽에 인접하고 상기 복수의 인버터들 중 또 다른 인버터의 출력 단자에 결합된 제 1 제어 전극을 가지고, 상기 제 1 트랜지스터는 상기 전압 제어 발진기의 발진 주파수를 조정하기 위하여 상기 핀 구조의 제 2 측벽에 인접하여 제 1 바이어스 신호를 수신하는 제 2 제어 전극을 갖는, 상기 복수의 인버터들을 제공하는 단계를 포함하는, 전압 제어 발진기 제공 방법.
  5. 전압 제어 발진기에 있어서,
    집적 회로의 표면상에 형성되며 상기 표면보다 위의 높이를 갖는 핀 구조로서, 상기 핀 구조는 복수의 전류 전극들 및 복수의 채널 영역들을 포함하고, 단일 채널 영역이 상기 복수의 전류 전극들의 미리 결정된 전류 전극들 중 임의의 2개 사이에 있는, 상기 핀 구조;
    상기 핀 구조의 제 1 측에 인접하게 형성되며, 상기 복수의 채널 영역들을 제어하는 연속적인 전도성 재료의 제 1 스트립을 포함하는 제 1 제어 전극 구조; 및
    상기 핀 구조의 제 1 측에 대향하여, 상기 핀 구조의 제 2 측에 인접하게 형성된 제 2 제어 전극 구조로서, 상기 제 2 제어 전극 구조는 물리적으로 분리되는 전도성 재료의 다중 스트립들을 포함하고, 상기 전도성 재료의 다중 스트립들 각각은 상기 복수의 채널 영역들 중 개별적인 단일 채널 영역을 제어하는, 상기 제 2 제어 전극 구조를 포함하는, 전압 제어 발진기.
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