CN101288223B - 具有多重栅极晶体管的压控振荡器及其方法 - Google Patents

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Abstract

一种压控振荡器(VCO)(40)具有多个(42、44、46)串联连接的反相器。在每个反相器中，第一晶体管(48)具有耦合到第一电源电压接线端(VDD)的第一电流电极、第二电流电极、耦合到该多个串联连接的反相器的另一反相器的输出接线端的第一控制电极、和用于接收第一偏置信号的第二控制电极。第二晶体管(50)具有耦合到第一晶体管的第二电流电极的第一电流电极、耦合到第二电源电压接线端(VSS)的第二电流电极、和耦合到第一晶体管的第一控制电极的第一控制电极。每个反相器的第一晶体管的第二控制电极接收相同或分开的模拟控制信号(VGP、VPP或DNP)，用于调节其第一晶体管的阈值电压，以影响VCO的信号的频率和相位。

Description

具有多重栅极晶体管的压控振荡器及其方法
技术领域
本发明通常涉及电子电路，更具体地，涉及压控振荡器(VCO)。
背景技术
压控振荡器(VCO)响应输入电压生成周期性时钟信号。存在关于VCO的许多应用，诸如在可调谐频率发生器中。此外，VCO常常用于锁相环(PLL)电路中，以生成输出信号，其相比较于输入参考信号具有动态的相位和频率。为了使生成的输出信号保持与输入参考信号对准，监视相位差，并且使用校正电路来改变生成的时钟信号的相位或频率(或此两者)以匹配参考时钟的相位和频率。VCO的设计者面对的问题是，提供相对小的和易于实现的相位校正电路，其将在低的电源电压(例如，1.0～1.5V)下操作，同时具有宽频率范围的操作和宽相位范围的校正。
因此，理想的是，提供一种具有相位校正电路的集成电路VCO，其是小的和易于实现的。
发明内容
在一个方面，提供了一种压控振荡器，包括：多个串联连接的反相器，所述多个串联连接的反相器中的每个反相器包括：第一晶体管，其具有包括耦合到第一电源电压接线端的第一电流电极、第二电流电极的鳍状结构、与所述鳍状结构的第一侧壁相邻并且耦合到所述多个串联连接的反相器的另一反相器的输出接线端的第一控制电极、和与所述鳍状结构的第二侧壁相邻的用于接收第一偏置信号的第二控制电极；和第二晶体管，其具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、耦合到第二电源电压接线端的第二电流电极、和耦合到所述第一晶体管的所述第一控制电极的第一控制电极。
在另一个方面，提供了一种压控振荡器，包括：多个串联连接的反相器，所述多个串联连接的反相器中的每个反相器包括：P沟道多重独立栅极晶体管，其具有包括耦合到第一电源电压接线端的第一电流电极和第二电流电极的鳍状结构、与所述鳍状结构相邻并且通过第一介电层与所述鳍状结构分开的第一控制电极、和与所述鳍状结构相邻并且通过所述第一介电层与所述鳍状结构分开的第二控制电极，所述第一控制电极位于基板的上面并且耦合到所述多个串联连接的反相器的另一反相器的输出接线端，所述第二控制电极位于所述基板的上面、用于接收多个模拟控制信号中的预定一个以调节所述P沟道多重独立栅极晶体管的阈值电压来影响所述压控振荡器的频率和相位；和N沟道多重独立栅极晶体管，其与所述P沟道多重独立栅极晶体管串联连接，并且具有耦合到所述P沟道多重独立栅极晶体管的所述第二电流电极的第一电流电极、耦合到第二电源电压接线端的第二电流电极、与所述鳍状结构相邻并且通过第二介电层与所述鳍状结构分开的第一控制电极、和与所述鳍状结构相邻并且通过所述第二介电层与所述鳍状结构分开的第二控制电极，所述第一控制电极位于所述基板的上面并且耦合到所述P沟道多重独立栅极晶体管的所述第一控制电极，所述第二控制电极位于所述基板的上面并且耦合到所述多个模拟控制信号中的另外预定一个。
在另一个方面，提供了一种提供压控振荡器的方法，包括：提供第一反相器，所述第一反相器包括：第一P沟道多重独立栅极晶体管，其具有包括耦合到第一电源电压接线端的第一电流电极和第二电流电极的第一鳍状结构、与所述第一鳍状结构的第一侧壁相邻形成的第一控制电极、和与所述第一鳍状结构的第二侧壁相邻形成的用于接收第一多个模拟控制信号中的预定一个以调节晶体管阈值电压来影响所述压控振荡器的频率和相位的第二控制电极；以及第一N沟道多重独立栅极晶体管，其与所述P沟道多重独立栅极晶体管串联连接，并且具有包括耦合到所述P沟道多重独立栅极晶体管的所述第二电流电极的第一电流电极、耦合到第二电源电压接线端的第二电流电极的第二鳍状结构、与所述第二鳍状结构的第一侧壁相邻形成并且耦合到所述第一晶体管的所述第一控制电极的第一控制电极、和与所述第二鳍状结构相邻形成的用于接收第二多个模拟控制信号中的预定一个以调节晶体管阈值电压来影响所述压控振荡器的频率和相位的第二控制电极；和提供与所述第一反相器串联连接的一个或多个额外反相器，所述一个或多个额外反相器每一个包括与N沟道多重独立栅极晶体管串联的P沟道多重独立栅极晶体管。
附图说明
图1以局部等距图的形式示出多重独立栅极场效应晶体管(MIGFET)的一个实施例。
图2以示意图的形式示出根据本发明的一个形式的VCO。
图3以示意图的形式示出根据本发明的另一形式的VCO。
图4以示意图的形式示出根据本发明的又一形式的VCO。
图5以示意图的形式示出与权利要求4的VCO一同使用的控制信号生成电路。
图6以曲线图的形式示出由图5的控制信号生成电路提供的示例性控制信号。
图7以透视图的形式示出可用于实现图2-4的任何VCO的具有独立栅极的多个晶体管的布局。
具体实施方式
通常，本发明以一种形式提供了一种具有一个或多个反相器的VCO。该反相器是使用MIGFET(多重独立栅极场效应晶体管)形成的，其具有两个独立的栅极或控制电极。VCO包括环形振荡器，其被实现为多个串联耦合的反相器。每个反相器具有第一晶体管，其连接到第二晶体管，其中第一晶体管具有连接到前一反相器的输出的第一栅极和用于接收偏置信号的第二栅极。在所示实施例中，MIGFET由模拟电压偏置以提供预定量的驱动电流，用于调节VCO的相位或频率。
所公开的VCO需要相对较少的表面积，是简单的，并且易于实现。而且，相比于现有技术的相位校正电路，所公开的VCO需要较少的导体和较少的接触，因此减少了电阻和寄生电容，简化了电路，并且改进了操作频率范围。
图1是可以与图2中示出并且在下文中描述的VCO 40一同使用的多重独立栅极场效应晶体管(MIGFET)10的一个实施例的局部等距视图。MIGFET 10包括在例如大块基板或绝缘体上硅(SOI)的基板上形成的鳍状结构12。该鳍状结构具有第一和第二侧壁。鳍状结构12由半导体材料形成。在基板和鳍状结构的表面上形成介电层13，并且在介电层13上形成一层栅极材料，如图1中所示，以在鳍状结构12的相对侧上形成栅电极。具体地，在基板上形成栅极材料，鳍状结构的第一侧壁上的栅极材料用于形成第一栅极18，并且鳍状结构的第二侧壁上的栅极材料用于形成第二栅极20。第一和第二栅极18和20在鳍状结构12的侧壁上具有预定的高度，并且相互电气隔离。在一个实施例中，栅极材料可以淀积在鳍状结构上面，并且随后被选择性移除以提供在第一和第二栅极18和20之间的隔离。鳍状结构12包括位于鳍状结构12的每个端部中的电流接线端区域14和16。在一个实施例中，其中得到的晶体管结构是场效应晶体管(FET)，电流接线端区域14和16分别用作源极和漏极区域。接触22、24、26和28提供到MIGFET10的电气连接。这些接触连接到在栅极和源极/漏极接线端上实现的金属层(未示出)。应当注意，在所说明的实施例中，对于每个栅极结构和源极/漏极连接，示出了一个接触；然而，只要能够实现可接受的电气连接，可以存在任何数目的接触。在鳍状结构12的顶表面上形成氮化物层30。在其他实施例中，氮化物层30可由其他材料(例如，其他电介质)制成。
在MIGFET 10的操作过程中，在将电压施加到栅极18和20之一时，在鳍状结构12中的栅极下面形成了沟道区域，分别提供了在源极和漏极电流接线端区域14和16之间的电流路径。应当注意，沟道区域可以是未掺杂的、被掺杂为N型半导体、P型半导体、或者N型和P型半导体的组合。
所说明的实施例公开了一种具有两个独立栅极的晶体管结构。在其他实施例中，晶体管结构可以具有不止两个栅极结构。例如，MIGFET10可以在鳍状结构12的顶部上具有额外栅极来替换氮化物层30。而且，在其他实施例中，如果需要额外的驱动能力，则可以将如MIGFET10的多个晶体管并联连接在一起。
图2以以示意图的形式示出根据本发明的一个形式的VCO 40。VCO 40包括反相器42、44和46。反相器42由P沟道MIGFET 48和N沟道MIGFET 50形成。反相器44由P沟道MIGFET 54和N沟道MIGFET 56形成。反相器46由P沟道MIGFET 66和N沟道MIGFET 62形成。P沟道MIGFET 48具有连接到供电电压VDD的源极和连接到N沟道MIGFET 50的漏极的漏极。MIGFET 48的第一控制电极或栅极连接到节点52并且连接到MIGFET 50的第一栅极。MIGFET 48的第二栅极连接到标注为VGP1的第一偏置电压。MIGFET 50的第二栅极连接到标注为VGN1的偏置电压。MIGFET 50的源极连接到标注为VSS的供电电压接线端。相似地，P沟道MIGFET 54具有连接到供电电压VDD的源极和连接到N沟道MIGFET 56的漏极的漏极。MIGFET 54的第一栅极在节点58处连接到MIGFET 56的栅极。MIGFET 54的第二栅极连接到标注为VGP2的偏置电压。MIGFET 56的第二栅极连接到标注为VGN2的偏置电压。P沟道MIGFET 66的源极连接到供电电压VDD。MIGFET 66的漏极在节点52处连接到N沟道晶体管62的漏极。因此，反相器46的输出端连接到反相器42的输入端。MIGFET 66的第一栅极连接到MIGFET 62的第一栅极。MIGFET 66的第二栅极连接到偏置电压VGPM，其中M是整数。应当理解，任何数目的额外的反相器可以串联耦合在反相器44和反相器46之间，由此反相器状态的总数是奇数。在一个形式中，该额外的反相器将具有与图2所示反相器相同的配置。还应当认识到，少至一个的串联连接的反相器也可被实现用来形成VCO电路。MIGFET 62的第二栅极连接到偏置信号VGNM。应当注意，可以在节点52、58或64中的每一个节点处获取VCO 40的输出，这是因为每个反相器均具有与其输入相耦合的前一反相器，这是从反相器46经由节点52到反相器42的反馈连接的结果。
在操作中，VCO 40用于提供振荡信号。反相器42、44和46中的每个反相器用于改变信号的逻辑状态并且因此产生不稳定的或震荡的信号。例如，节点52处的逻辑高信号被转换为节点58处的逻辑低信号。相似地，假设在反相器44和反相器46之间不存在中间的反相器级，则节点58处的逻辑低信号被转换回节点64处的逻辑高信号。施加到MIGFET 48的第二栅极的偏置信号VGP1改变MIGFET 48的传导性。在一个形式中，通过改变关于MIGFET 48的第一栅极的晶体管阈值电压，改变传导性。通过修改MIGFET的阈值电压，修改晶体管开关的速度。当晶体管的开关速度变化时，使用该晶体管的电路的操作频率变化。对于如MIGFET 48的P沟道MIGFET，当施加到第二栅极的电压降低时，在将较高的电压施加到第一栅极时，MIGFET将开关。因此，在施加到第一栅极的偏置电压从逻辑高变换到逻辑低时，晶体管在较早的时刻开关，由此MIGFET 48的开关速度增加。对于诸如MIGFET 50的N沟道MIGFET，情况相反。当施加到MIGFET 50的第二栅极的电压增加时，在将较低的电压施加到第一栅极时，MIGFET将开关，并且因此对于施加到第一栅极的给定偏置则MIGFET 50将具有较高的传导性。因此，在施加到第一栅极的偏置电压从逻辑低变换到逻辑高时，晶体管在较早的时刻开关，由此MIGFET 50的开关速度增加。因此，利用分开的第二栅极偏置电压，可以单独修改反相器42、44和46的每一个的开关点。修改反相器的开关速度用于修改在节点52、58和64处呈现的振荡信号之间的相位关系，并且用于改变VCO 40的操作频率。
图3中示出了VCO 40’，其是图2的VCO 40的替换形式。为了便于比较和讨论，两图之间的共同的电路元件被给予相同的元件参考数字。如所示，每个MIGFET 48、54和60的第二栅极连接在一起，并且连接到单个偏置电压VGP。相似地，每个MIGFET 50、56和62的第二栅极连接在一起，并且连接到单个偏置电压VGN。
在操作中，单个偏置电压被连接到所有P沟道MIGFET的第二栅极，并且分开的单个偏置电压被连接到所有N沟道MIGFET的第二栅极。在所示的形式中，VCO 40’是VCO 40的简化形式，这是因为仅存在两个修改电路频率的控制或偏置信号。应当注意，尽管VCO 40’具有简化的控制，但是仍存在较少的频率改变设置。然而，由于偏置信号Vgp和Vgn是可具有许多个值的模拟控制信号，因此VCO 40’中的可能的频率调节量是非常灵活的。
图4中示出了VCO的又一形式。图4的VCO具有允许对信号的瞬时相位进行控制的晶体管。在一个形式中，VCO可用于响应于锁相环(未示出)的参考信号和反馈信号之间的感应的或测量的相位差，改变瞬时相位。第一振荡器级43具有由P沟道MIGFET 48和N沟道MIGFET 50形成的第一反相器以及由P沟道MIGFET 66和N沟道MIGFET 68形成的第二反相器。MIGFET 48具有连接到用于接收标注为VDD的供电电压的接线端的源极、连接到节点52和MIGFET 50的第一栅极的第一栅极、在节点58处连接到MIGFET 50的漏极的漏极以及第二栅极。MIGFET 48的第二栅极连接到标注为UPP的模拟控制偏置信号。MIGFET 50的第二栅极连接到标注为UPN的模拟控制偏置信号，并且MIGFET 50的源极连接到用于接收标注为VSS的接地参考电压的接线端。第一振荡器级43还具有第二反相器，其由P沟道MIGFET66和N沟道MIGFET 68形成。MIGFET 66具有连接到用于接收VDD的接线端的源极、在节点52处连接到MIGFET 48的第一栅极的第一栅极、连接到标注为DNP的模拟控制偏置信号的第二栅极以及连接到节点58的漏极。MIGFET 66的漏极连接到MIGFET 68的漏极。MIGFET68的第一栅极在节点52处连接到MIGFET 50的第一栅极，并且MIGFET 68的第二栅极连接到标注为DNN的控制偏置信号。MIGFET 68的源极连接到用于接收VSS的接线端。因此第一振荡器级43具有两个并联连接的反相器，其由具有分开控制的第二栅极的串联连接的MIGFET晶体管形成。
第二级45具有由P沟道MIGFET 60和N沟道MIGFET 62形成的第一反相器。MIGFET 60具有连接到用于接收VDD的电压接线端的源极、连接到节点64的第一栅极、连接到标注为UPP的控制偏置信号的第二栅极以及漏极。MIGFET 62具有连接到MIGFET 60的漏极的漏极、在节点64处连接到MIGFET 60的第一栅极的第一栅极、连接到标注为UPN的控制偏置信号的第二栅极、和连接到用于接收电压VSS的接线端的源极。由P沟道MIGFET 70和N沟道MIGFET 72形成的第二反相器与第二级45的第一反相器并联连接。MIGFET 70的源极连接到用于接收VDD的电压接线端。MIGFET 70具有连接到节点64的第一栅极、连接到标注为DNP的控制偏置信号的第二栅极、和漏极。MIGFET 70的漏极连接到MIGFET 72的漏极。MIGFET 72的第一栅极在节点64处连接到MIGFET 60、62和70的第一栅极。MIGFET 72的第二栅极连接到标注为DNN的配置控制电压。MIGFET 72的源极连接到用于接收电压VSS的接线端。在所说明的形式中，可以提供从一往上的任何额外数目的级，如第一级和第二级之间的点所示的，只要级的总数是奇数。级的数目部分地取决于所需的操作频率范围。较少的级数目导致了较高的操作频率。
在操作中，由图4的VCO的反相器处理的信号在每个反相器的输入端和输出之间改变逻辑状态。由于节点52将由MIGFET 70和72形成的反相器的输出连接到由MIGFET 48和50形成的反相器的输入，因此为信号提供了用于连续改变状态的连续路径。可在节点52或节点64处获取VCO的输出。该输出可连接到其他电路(未示出)，诸如延迟锁定环(DLL)或锁相环(PLL)。信号的相位可以与参考信号的相位进行比较。如果需要修改来自图4的VCO的信号的相位，则通过使用上和下偏置信号UP和DN可以改变相位。根据偏置信号被施加到P沟道晶体管还是N沟道晶体管，确定将UPP还是UPN信号用于上信号。最初假设偏置电压UPP和UPN被设定为使得MIGFET 48和50是不导通的，并且偏置电压DNP和DNN被设定为使得MIGFET 66和68是导通的。如果存在信号和参考信号之间的相位差，则可以修改模拟偏置信号以使MIGFET 48和50变得稍微导通并且为第一级的总体反相器功能添加驱动能力。作为由MIGFET 48和50形成的反相器拉出(sourced)或灌入(sunk)额外电流的结果，按照需要调节由第一振荡器级43传导的信号的相位。UPP和UPN信号被用于增加信号的频率。频率的增加使信号的相位在正向方向上移位。相反地，DNP和DNN信号被用于降低信号的频率。频率的降低使信号的相位在负向方向上移位。应当认识到，通过使用图4的VCO的UPP、UPN、DNP和DNN信号，可以实现信号的相移和频移。例如，信号UPP和DNP可以保持恒定，而信号UPN和DNN可以变化，以主要修改信号的频率。此外，可以实现所有这四个信号或者所有这四个信号的组合的变化，以改变VCO信号的频率和相位。
图5中示出了用于提供控制信号UPN0的控制信号电路80的示例性实现，UPN0是VCO中的第一级的UPN信号。控制信号电路80具有分压器部分82和驱动输出部分84。分压器由多个二极管连接的P沟道晶体管86、88、90、92、94和96形成，这些晶体管连接在供电电压VDD和参考电压接线端VSS之间。在晶体管86、88、90、92、94和96的每一个的漏极处具有抽头，其中连接了开关。例如，开关100连接到晶体管86的漏极。开关102连接到晶体管88的漏极。开关104连接到晶体管90的漏极。开关106连接到晶体管92的漏极。开关108连接到晶体管94的漏极。在所说明的形式中，开关100、102、104、106和108被实现为CMOS传输门，其具有真值和补值控制信号，其中补值控制信号在图5中由星号标出。选择电压VS0、VS1、VS2、VS3和VS4分别用于使开关100、102、104、106和108导通。开关100、102、104、106和108的每一个具有一起连接到节点110和N沟道晶体管112的栅极的接线端。晶体管112具有连接到用于接收VDD的供电电压接线端的漏极。晶体管112的源极连接到P沟道晶体管114的源极。晶体管114的漏极连接到N沟道晶体管116的漏极并且提供用于第一级的控制信号UPP0。晶体管116的源极连接到VSS参考电压接线端。晶体管114和116均具有连接在一起的用于自锁相环(未示出)的相位检测器接收标注为“相位检测”的使能信号。此外，P沟道晶体管118具有连接到VDD供电电压接线端的源极、用于接收全供电电压控制信号VSF的栅极和连接到晶体管114的源极的漏极。
在操作中，当在VCO的信号中检测到相位误差时，相位检测器向晶体管114和116的栅极提供逻辑低使能信号。相位检测器还用于确定信号UPP0应采用什么样的模拟电压值。如果需要全供电电压VDD值，则信号VSF应被声明(assert)为逻辑低。如果需要较低的电压值以较正检测的相位误差，则来自VS0～VS4中的一个信号被声明，并且使用VDD的预定部分来驱动晶体管112。用于晶体管112的偏置电压的驱动能力确定了控制信号UPP0的电压值。相位检测器通过改变控制信号VS0～VS4和VSF可以容易地改变UPP0的信号值。可以使用相似的电路(未示出)来生成图4的VCO的控制信号UPN0、DNP0、DNN0等。
图6中示出了曲线图，其说明了信号UPP0和UPN0的实施例。在标注为t1的时间和标注为t2的时间之间实现了相位校正操作。根据由相位检测器提供的控制信号VS0～VS4的值(和补值)和VSF的值，模拟电压控制信号UPP0可以采用0伏到电源电压VDD之间的任何值。例如，可以将小于VDD的电压V1、V2或Vz连接到图4的MIGFET 48的第二栅极。相似地，在相位校正操作过程中，选择具有0伏和VDD之间的值的模拟电压控制信号UPN0。电压V1、V2或Vz可由控制信号电路80提供以偏置MIGFET 50的第二栅极。由于使用了模拟电压，因此可以实现相位和频率误差的细调。
图7中示出了具有三个MIGFET晶体管的集成电路的布局，其可用于实现诸如图3的VCO 40’的多种电路。在该示例中，MIGFET 120被放置为与MIGFET 122相邻。MIGFET 124被放置为与MIGFET 122相邻，但是可以插入任何数目的中间MIGFET器件，如图7中的虚线所示。MIGFET 120具有第一栅极G1，其是栅极130。栅极130为MIGFET 122和MIGFET 124所共用，并且是一件连续的传导材料。MIGFET 120还具有第二栅极G2，其是栅极132。在MIGFET 120中的栅极132和栅极130之间是由沟道隔开的源极(S)和漏极(D)。相似地，MIGFET 122具有第二栅极G3，其是栅极134。在栅极134和栅极130之间是由沟道隔开的源极(S)和漏极(D)。MIGFET 124具有第二栅极G4，其是栅极136。在栅极136和栅极130之间是由沟道隔开的漏极(D)和源极(S)。应当注意，MIGFET 122和124的漏极被安置为相互相邻，而相邻的MIGFET 120和122具有被安置为与源极相邻的漏极。MIGFET 120、122和124的每一个的源极、漏极和沟道形成了升起的鳍状结构，其具有延伸高于栅极130、132、134和136所处平面的高度。在所示布局中，在形成栅极的层面(1evel)中使用了单个连续栅极材料，而非连接到集成电路的不同层面中的每个MIGFET的第二栅极或者自图7中示出的布局的部分横向延伸。因此该布局紧凑，并且仍然允许每个MIGFET的第一栅极物理隔开和区分。图7中示出的源极(S)和漏极(D)与图1的区域14和16相似，其是在集成电路表面上形成的，并且具有高于该表面的高度。鳍状结构由多个电流电极(即，源极和漏极)形成，其在一个形式中被配置成直线。例如，图7中的线是与所示出的源极(S)和漏极(D)的每一个相交的线(未明确示出)。然而，应当理解，在其他形式中，多个晶体管的源极和漏极可成“L”形、弯曲的形状或者偏移的图案。在每个源极和漏极与相邻的每个所示栅极之间的连接材料中形成沟道区域。因此在源极和漏极之间形成了多个沟道区域，每个源极和漏极之间具有一个沟道区域。在一个形式中，多个沟道区域被形成为与集成电路的表面平行。在其他形式中，沟道区域可以位于不同的平面中。
迄今为止，应认识到，已提供了一种使用具有多重独立栅极的MIGFET器件的改进的压控振荡器。由于能够准确地修改晶体管的阈值电压并且由此能够准确地控制晶体管的传导电极之间的阻抗，因此可以结合此处描述的VCO使用较低的电源电压。尽管在优选实施例的背景下描述了本发明，但是对于本领域的技术人员显而易见的是，可以通过许多方式修改本发明，并且本发明可以采用不同于上文具体阐述和描述的许多实施例。例如，晶体管的传导类型可被反转。因此，意图由所附权利要求涵盖本发明的真实范围内的本发明的所有修改方案。本领域的技术人员将容易地想到针对此处用于说明目的而选出的实施例的多种改变方案和修改方案。例如，尽管讨论了图1中的具体的晶体管结构作为具有多重独立栅极的晶体管的示例，但是应当理解，此处还可以使用具有两个或多个独立栅极的其他类型的晶体管结构。尽管已示出了具体的示例性电路，但是许多VCO电路实现方案也可以用于实现此处讨论的功能。为使该修改方案和变化方案不偏离本发明的精神，它们意图被涵盖于本发明的范围内，本发明的范围仅由所附权利要求的公正解释限定。
在一个形式中，提供了一种具有多个串联连接的反相器的压控振荡器。该多个串联连接的反相器中的每个反相器具有第一晶体管和第二晶体管。第一晶体管具有耦合到第一电源电压接线端的第一电流电极、第二电流电极、耦合到该多个串联连接的反相器的前一反相器的输出接线端的第一控制电极、和用于接收第一偏置信号的第二控制电极。第二晶体管具有耦合到第一晶体管的第二电流电极的第一电流电极、耦合到第二电源电压接线端的第二电流电极、和耦合到第一晶体管的第一控制电极的第一控制电极。在一个形式中，第一偏置信号用于调节阈值电压，该阈值电压是所需用于响应第一晶体管的第一控制栅极处的输入信号来形成第一晶体管中的沟道的电压。在另一形式中，每个第一晶体管的第二控制电极耦合到一起以接收第一偏置信号。在又一形式中，每个第一晶体管的第二控制电极接收不同的偏置信号。在一个形式中，第一偏置信号可以在预定的电压范围内变化以调节压控振荡器的振荡频率。在另一形式中，第一偏置信号可以变化以改变第一晶体管的传导性。在另一形式中，第二晶体管是用于接收第二偏置信号的第二控制电极。在另一形式中，压控振荡器进一步具有第三晶体管，该第三晶体管具有耦合到第一电源电压接线端的第一电流电极、耦合到第一晶体管的第二电流电极的第二电流电极、耦合到第一晶体管的第一控制电极的第一控制电极、和用于接收第二偏置信号的第二控制电极，其中第二偏置信号是与第一偏置信号分开提供的。在又一形式中，第二偏置信号可以在预定的电压范围内变化，用于调节压控振荡器的输出信号的相位。
还提供了一种用于控制压控振荡器的方法。多个反相器串联连接在一起，该多个反相器中的每个反相器具有在第一电源接线端和第二电源接线端之间串联耦合在一起的第一晶体管和第二晶体管，第一晶体管和第二晶体管均具有耦合到该多个反相器中的另一反相器的输出接线端的第一控制电极，并且第一晶体管具有用于接收第一偏置信号的第二控制电极。使第一偏置信号的电压变化以调节压控振荡器的振荡频率。在一个形式中，将不同的偏置信号提供给该多个反相器中的每个第一晶体管的第二控制电极。在又一形式中，为该多个反相器中的每个反相器的第二晶体管提供第二控制电极，该第二控制电极接收第二偏置信号。在一个形式中，提供了第三晶体管，该第三晶体管具有耦合到第一电源接线端的第一电流电极、耦合到第一晶体管的第二电流电极的第二电流电极、耦合到第一晶体管的第一控制电极的第一控制电极、和用于接收第二偏置信号的第二控制电极，其中第二偏置信号是与第一偏置信号分开提供的。在一个形式中，第二偏置信号可以在预定的电压范围内变化，用于调节压控振荡器的输出信号的相位。在另一形式中，提供了第四晶体管，该第四晶体管具有耦合到第一晶体管的第二电流电极的第一电流电极、耦合到第二晶体管的第一控制电极的第一控制电极、和用于接收第三偏置信号的第二控制电极，其中第三偏置信号是与第一偏置信号分开提供的。在又一形式中，第三偏置信号可以在预定的电压范围内变化，用于调节压控振荡器的输出信号的相位。
在另一形式中，提供了一种集成电路，其具有在集成电路表面上形成并且具有高出该表面的高度的鳍状结构。该鳍状结构具有多个电流电极和多个沟道区域，其中在该多个电流电极中的预定电流电极的任何两个之间具有单个沟道区域。第一控制电极结构被形成为与鳍状结构的第一侧面相邻，并且具有控制多个沟道区域的第一连续传导材料带。第二控制电极结构被形成为和与鳍状结构的第一侧相对的鳍状结构的第二侧面相邻。第二控制电极结构具有物理分开的多个传导材料带。该多个传导材料带中的每个传导材料带控制多个沟道区域中的分开的单个沟道区域。在一个形式中，多个电流电极具有多个源极和多个漏极，并且鳍状结构具有被安置为与物理上未连接的第一源极相邻的第一漏极，并且具有被安置为与物理上未连接的第三漏极相邻的第二漏极。在另一形式中，鳍状结构以及第一和第二控制电极结构形成了多个多重栅极晶体管。在又一形式中，第二控制电极结构的多个传导材料带中的每个传导材料带被配置为接收不同的分开的电压信号。
上文通过参考具体实施例描述了益处、其他优点和对问题的解决方案。然而，该益处、优点、对问题的解决方案、以及可以导致任何益处、优点或解决方案或者使其更加显著的任何(多个)因素，不应被解释为任何或所有权利要求的关键的、必需的或基本的特征或因素。如此处使用的术语“包括”或其任何其他变化形式，目的在于涵盖非排他性的内含物，由此包括一系列元素的过程、方法、物体或装置不仅包括该元素，而且可以包括未明确列出或者对于该过程、方法、物体或装置是固有的其他元素。如此处使用的术语“个”被定义为一个或不止一个。如此处使用的术语“多个”被定义为两个或多于两个。如此处使用的术语“另一”被定义为至少第二个或更多。如此处使用的术语“包括”和/或“具有”被定义为包括(即，开放性语言)。如此处使用的“耦合”被定义为连接，尽管其不一定是直接连接，也不一定是机械连接。

Claims (11)

1.一种压控振荡器，包括：
多个串联连接的反相器，所述多个串联连接的反相器中的每个反相器包括：
第一晶体管，其具有包括耦合到第一电源电压接线端的第一电流电极、第二电流电极的鳍状结构、与所述鳍状结构的第一侧壁相邻并且耦合到所述多个串联连接的反相器的另一反相器的输出接线端的第一控制电极、和与所述鳍状结构的第二侧壁相邻的用于接收第一偏置信号的第二控制电极；和
第二晶体管，其具有耦合到所述第一晶体管的所述第二电流电极的第一电流电极、耦合到第二电源电压接线端的第二电流电极、和耦合到所述第一晶体管的所述第一控制电极的第一控制电极。
2.如权利要求1所述的压控振荡器，其中，所述第一偏置信号用于调节阈值电压，所述阈值电压是所需用于响应于在所述第一晶体管的所述第一控制电极处的输入信号而形成所述第一晶体管中的沟道的电压。
3.如权利要求1所述的压控振荡器，其中，每个第一晶体管的所述第二控制电极耦合到一起以接收所述第一偏置信号。
4.如权利要求1所述的压控振荡器，其中，每个第一晶体管的所述第二控制电极接收不同的偏置信号。
5.如权利要求1所述的压控振荡器，其中，所述第一偏置信号在预定的电压范围内是可变的以调节所述压控振荡器的振荡频率。
6.如权利要求1所述的压控振荡器，其中，所述第一偏置信号是可变的以改变所述第一晶体管的传导性。
7.如权利要求1所述的压控振荡器，其中，所述第二晶体管进一步包括用于接收第二偏置信号的第二控制电极。
8.如权利要求1所述的压控振荡器，进一步包括第三晶体管，所述第三晶体管具有耦合到所述第一电源电压接线端的第一电流电极、耦合到所述第一晶体管的所述第二电流电极的第二电流电极、耦合到所述第一晶体管的所述第一控制电极的第一控制电极、和用于接收第二偏置信号的第二控制电极，其中，所述第二偏置信号是与所述第一偏置信号分开提供的。
9.如权利要求8所述的压控振荡器，其中，所述第二偏置信号在预定的电压范围内是可变的，用于调节所述压控振荡器的输出信号的相位。
10.一种提供压控振荡器的方法，包括：
提供第一反相器，所述第一反相器包括：第一P沟道多重独立栅极晶体管，其具有包括耦合到第一电源电压接线端的第一电流电极和第二电流电极的第一鳍状结构、与所述第一鳍状结构的第一侧壁相邻形成的第一控制电极、和与所述第一鳍状结构的第二侧壁相邻形成的用于接收第一多个模拟控制信号中的预定一个以调节晶体管阈值电压来影响所述压控振荡器的频率和相位的第二控制电极；以及第一N沟道多重独立栅极晶体管，其与所述P沟道多重独立栅极晶体管串联连接，并且具有包括耦合到所述P沟道多重独立栅极晶体管的所述第二电流电极的第一电流电极、耦合到第二电源电压接线端的第二电流电极的第二鳍状结构、与所述第二鳍状结构的第一侧壁相邻形成并且耦合到所述第一晶体管的所述第一控制电极的第一控制电极、和与所述第二鳍状结构相邻形成的用于接收第二多个模拟控制信号中的预定一个以调节晶体管阈值电压来影响所述压控振荡器的频率和相位的第二控制电极；和
提供与所述第一反相器串联连接的一个或多个额外反相器，所述一个或多个额外反相器每一个包括与N沟道多重独立栅极晶体管串联的P沟道多重独立栅极晶体管。
11.如权利要求10所述的方法，进一步包括：利用来自所述第一多个模拟控制信号和所述第二多个模拟控制信号的与用来偏置所述第一反相器的控制信号不同的控制信号，偏置所述一个或多个额外反相器。
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