JPS6329965A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPS6329965A JPS6329965A JP61174337A JP17433786A JPS6329965A JP S6329965 A JPS6329965 A JP S6329965A JP 61174337 A JP61174337 A JP 61174337A JP 17433786 A JP17433786 A JP 17433786A JP S6329965 A JPS6329965 A JP S6329965A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以ドの順序に従って本発明を説明する。
Ａ 産業上の利用分野
Ｂ１発明の概要
Ｃ２背景技術［第７図乃至第９図］
Ｄ３発明が解決しようとする問題点
Ｅ１問題点を解決するための手段
Ｆ１作用
Ｇ、実施例［第１図乃至第６図］
Ｈ９発明の効果
（Ａ、産業上の利用分野）
本発明は電界効果型半導体装置、特に出力信号の遅延量
を出力レベルの変動を伴うことなく ；Ｃ制御信号によ
って制御することかできるようにした電界効果型半導体
装置に関する。
を出力レベルの変動を伴うことなく ；Ｃ制御信号によ
って制御することかできるようにした電界効果型半導体
装置に関する。
（Ｂ、発明の概要）
本発明は、電界効果型半導体装置において、出力信号の
遅延量を出力レベルの変動を伴うことなく制御できるよ
うにするため、 導電体表面部の上記電界効果トランジスタの−Ｆ側にあ
たる領域に与える電位を可変にしたものであり、 従って、本発明電界効果型ご腔導体装置によれば、電界
効果トランジスタがオンしたときのそのケート電極とそ
の電界効果トランジスタのド側の領域との間の電位差を
ル制御することによりチャンネルに生じるそれと垂直な
方向の電界の強度を制御し延いてはキャリアの移動度を
制御することができる。依って、電界効果トランジスタ
を用いた回路の出力信号の遅延量を制御することができ
る。
遅延量を出力レベルの変動を伴うことなく制御できるよ
うにするため、 導電体表面部の上記電界効果トランジスタの−Ｆ側にあ
たる領域に与える電位を可変にしたものであり、 従って、本発明電界効果型ご腔導体装置によれば、電界
効果トランジスタがオンしたときのそのケート電極とそ
の電界効果トランジスタのド側の領域との間の電位差を
ル制御することによりチャンネルに生じるそれと垂直な
方向の電界の強度を制御し延いてはキャリアの移動度を
制御することができる。依って、電界効果トランジスタ
を用いた回路の出力信号の遅延量を制御することができ
る。
（Ｃ背景技術）［第７図乃至第９図コ
ＶＣＯ（電圧制御発振器）として第７図に示すようにイ
ンバータＩＮＶを奇数（２ｍ＋ １、但しｍ＝正の整数
）個リング状に縦続接続してなるものかあり、そし・て
、このＶＣＯの各インバータＩＮＶＩ 〜ＩＮＶ２ｍ＋
１は第８図に示すようなＣＭＯＳインバータにより構成
される場合が多い。尚、ｒＮＶｂ、ｂはバッファを構成
するインバータである。
ンバータＩＮＶを奇数（２ｍ＋ １、但しｍ＝正の整数
）個リング状に縦続接続してなるものかあり、そし・て
、このＶＣＯの各インバータＩＮＶＩ 〜ＩＮＶ２ｍ＋
１は第８図に示すようなＣＭＯＳインバータにより構成
される場合が多い。尚、ｒＮＶｂ、ｂはバッファを構成
するインバータである。
このＶＣｏの発振周波数をｆｏ、各インバータＩＮＶの
入出力間の遅延時間をｔｐｃｉ、リング状に接続された
インバータＩＮＶの数を２ｍ＋１とすると、その発振周
波数ｆＯは次式で表される。
入出力間の遅延時間をｔｐｃｉ、リング状に接続された
インバータＩＮＶの数を２ｍ＋１とすると、その発振周
波数ｆＯは次式で表される。
ｆｏ＝１７ ［２（２ｍ＋１）ｔｐｄ：１この式から明
らかなように、第７図に示すｖＣＯは各インバータＩＮ
Ｖの遅延時間ｔｐｃｔを変えることによって発振周波数
ｆＯを変えることができる。そして、各インバータＩＮ
Ｖの遅延時間ｔｐｄはインバータＩＮＶに印加する電源
電圧Ｖｄｄによって変化させるようにしていた。即ち、
電源電圧Ｖｄｄが低いと各ＣＭＯＳインバータＸＮＶ（
ＤＮチｗ ン＊ルＭＯＳ Ｆ ＥＴＭ Ｐ、Ｐチャンネ
ルＭＯＳＦＥＴＭｎを流れる電流が小さくなり、負荷側
の容ｒｇｉＣＪ２を充電したり、放電したりするために
時間がかかるので遅延時間ｔｐｄが長くなる。その逆に
、電源′電圧Ｖ’ｄｄが高くなると遅延時間ｔｐｄが短
くなる。そこで、電源電圧Ｖｄｄによって遅延時間ｔｐ
ｄを制御し、延いては発振周波数ｆＯを制御するのであ
る。第９図は電源電圧Ｖｄｄと発振周波数ｆｏとの関係
を示すＶｄｄ−ｆｏ特性図であり、この図から明らかな
ように特性曲線は比較的直線に近く、連続的に且つ比較
的高精度に発振周波数ｆＯを電圧ル１１ン卸することが
できる。
らかなように、第７図に示すｖＣＯは各インバータＩＮ
Ｖの遅延時間ｔｐｃｔを変えることによって発振周波数
ｆＯを変えることができる。そして、各インバータＩＮ
Ｖの遅延時間ｔｐｄはインバータＩＮＶに印加する電源
電圧Ｖｄｄによって変化させるようにしていた。即ち、
電源電圧Ｖｄｄが低いと各ＣＭＯＳインバータＸＮＶ（
ＤＮチｗ ン＊ルＭＯＳ Ｆ ＥＴＭ Ｐ、Ｐチャンネ
ルＭＯＳＦＥＴＭｎを流れる電流が小さくなり、負荷側
の容ｒｇｉＣＪ２を充電したり、放電したりするために
時間がかかるので遅延時間ｔｐｄが長くなる。その逆に
、電源′電圧Ｖ’ｄｄが高くなると遅延時間ｔｐｄが短
くなる。そこで、電源電圧Ｖｄｄによって遅延時間ｔｐ
ｄを制御し、延いては発振周波数ｆＯを制御するのであ
る。第９図は電源電圧Ｖｄｄと発振周波数ｆｏとの関係
を示すＶｄｄ−ｆｏ特性図であり、この図から明らかな
ように特性曲線は比較的直線に近く、連続的に且つ比較
的高精度に発振周波数ｆＯを電圧ル１１ン卸することが
できる。
（Ｄ、発明が解決しようとする問題点）ところで、第７
図に示すような発振周波数ｆ。
図に示すような発振周波数ｆ。
（謂わば＆ ＣＭ ＯＳインバータの遅延時間ｔｐｄ＞
を電源電圧Ｖｄｄによって制御するＶＣＯは、その出力
レベルが周波：！ｉｆ ｏを制御する電′７！ａ電圧Ｖ
ｄｄによって当然のことながら変化してしまうという問
題を有している。換言すれば、出力レベルか発振周波数
ｆＯによって変化してしまうという欠点を有している。
を電源電圧Ｖｄｄによって制御するＶＣＯは、その出力
レベルが周波：！ｉｆ ｏを制御する電′７！ａ電圧Ｖ
ｄｄによって当然のことながら変化してしまうという問
題を有している。換言すれば、出力レベルか発振周波数
ｆＯによって変化してしまうという欠点を有している。
そのため、特別にｒンターフェイス回路を設けなければ
ならなくなる等の問題がありだ。
ならなくなる等の問題がありだ。
本発明はこのような事情に鑑みて為されたものであり、
出力信号の遅延量を出力レベルの変動を伴うことなく制
御信号によって制御することかできる新規な電界効果型
゛ｆ−導体装置を提供することを目的とするものである
。
出力信号の遅延量を出力レベルの変動を伴うことなく制
御信号によって制御することかできる新規な電界効果型
゛ｆ−導体装置を提供することを目的とするものである
。
（Ｅ 問題点を解決するための手段）
本発明電界効果型半導体装置は上記問題点を解決するた
め、導′准体の表面の絶縁層上に電界効果トランジスタ
を形成することとし、上記導電体の少なくとも上記電界
効果トランジスタの下側にあたる部分の表面の電位を可
変にしたことを特徴とするものである。
め、導′准体の表面の絶縁層上に電界効果トランジスタ
を形成することとし、上記導電体の少なくとも上記電界
効果トランジスタの下側にあたる部分の表面の電位を可
変にしたことを特徴とするものである。
（Ｆ 作用）
本発明電界効果型半導体装置によれば、電界効果トラン
ジスタがオンしたときのそのゲート電極とその電界効果
トランジスタの下側に位置する導電部分との間の電位差
を該部分に与える電位によって；−制御することかでき
、延いては電界効果トランジスタのチャンネルに生じる
それと垂直な方向の電界の強度を制御することができる
。そして、チャンネルを通るキャリアはチャンネルに生
じるそれと東直な方向の電界の電界強度によって移動度
が変化するので、」二記導電部分に与える電イ１７を変
化できるようにすることにより電界効果トランソスタを
用いた回路の出力信号の遅延ｆを制御することができる
。
ジスタがオンしたときのそのゲート電極とその電界効果
トランジスタの下側に位置する導電部分との間の電位差
を該部分に与える電位によって；−制御することかでき
、延いては電界効果トランジスタのチャンネルに生じる
それと垂直な方向の電界の強度を制御することができる
。そして、チャンネルを通るキャリアはチャンネルに生
じるそれと東直な方向の電界の電界強度によって移動度
が変化するので、」二記導電部分に与える電イ１７を変
化できるようにすることにより電界効果トランソスタを
用いた回路の出力信号の遅延ｆを制御することができる
。
（Ｇ、実施例）［第１図乃至第６図］
以下、本発明電界効果型半導体装置を図示実施例に従っ
て詳細に説明する。
て詳細に説明する。
第１図は本発明電界効果型半導体装置の第１の実施例を
示すものである。１はＰ型の半導体基板で、接地されて
いる。２は半導体基板１の表面部に選択的に形成された
Ｎ型の半導体ウェルで、遅延制御信号を受ける。３は半
導体基板１．１：に形成された絶縁層で、該絶縁層３上
にＮチャンネルＭＯＳＦＥＴＭｎ及びＰチャンネルＭＯ
Ｓ Ｆ ＥＴＭＰが形成されている。そして、Ｎチャン
ネルＭＯＳＦＥＴＭｎはＮ型半導体ウェル２ｎの形成位
置の上側の部分に形成され、ＰチャンネルＭＯＳＦＥＴ
ＭｐはＰ型半導体基板１の半導体ウェル２が形成されて
いないところの上側の部分に形成されている。
示すものである。１はＰ型の半導体基板で、接地されて
いる。２は半導体基板１の表面部に選択的に形成された
Ｎ型の半導体ウェルで、遅延制御信号を受ける。３は半
導体基板１．１：に形成された絶縁層で、該絶縁層３上
にＮチャンネルＭＯＳＦＥＴＭｎ及びＰチャンネルＭＯ
Ｓ Ｆ ＥＴＭＰが形成されている。そして、Ｎチャン
ネルＭＯＳＦＥＴＭｎはＮ型半導体ウェル２ｎの形成位
置の上側の部分に形成され、ＰチャンネルＭＯＳＦＥＴ
ＭｐはＰ型半導体基板１の半導体ウェル２が形成されて
いないところの上側の部分に形成されている。
４はＮチャンネルＭＯＳＦＥＴＭｎのソース、５は同じ
くトレイン、６はチャンネル、７はゲート電極、８はソ
ース電極で、接地さねている。
くトレイン、６はチャンネル、７はゲート電極、８はソ
ース電極で、接地さねている。
９はドレイン電極である。
１０はＰチャンネルＭＯＳＦＥＴＭＰのソース、１１は
同しくトレイン、１２はチャンネル、１３はゲート電極
、１４はソース電極で、電源端子（＋Ｖｄｄ）に接続さ
れている。１５はドレイン電極で、ＮチャンネルＭＯＳ
ＦＥＴＭｎのトレイン電８ｉ９と一体に形成されており
、このトレインがＣＭＯ５回路の出力端子となる。また
、ＰチャンネルＭＯ３ＦＥＴＭｐのゲート電極１３とＮ
チャンネルＭＯＳＦＥＴＭｎのゲート電極７とは電気的
に接続されてＣＭＯ３回路の入力端そとなり、該入力端
子と接地との間にゲート電圧■ｇを受ける。
同しくトレイン、１２はチャンネル、１３はゲート電極
、１４はソース電極で、電源端子（＋Ｖｄｄ）に接続さ
れている。１５はドレイン電極で、ＮチャンネルＭＯＳ
ＦＥＴＭｎのトレイン電８ｉ９と一体に形成されており
、このトレインがＣＭＯ５回路の出力端子となる。また
、ＰチャンネルＭＯ３ＦＥＴＭｐのゲート電極１３とＮ
チャンネルＭＯＳＦＥＴＭｎのゲート電極７とは電気的
に接続されてＣＭＯ３回路の入力端そとなり、該入力端
子と接地との間にゲート電圧■ｇを受ける。
第２図は第１図に示したＣＭＯＳインバータの回路図で
ある。
ある。
この電界効果型半導体装置のＣＭＯＳインバータを構成
するＮチャンネルＭＯＳＦＥＴＭｎはその下側において
絶縁層３を介して半導体ウェル２と対向している。そし
て、該半導体ウェル２と接地との間に遅延−制御信号を
印加することができるようにされている。従って、遅延
制御信号によってＮチャンネルＭＯＳＦＥＴＭｎの遅延
量を制御することができ、延いてはＮチャンネルＭＯＳ
ＦＥＴＭｎを用いたＣＭＯＳインバータの人出方間の遅
延時間ｔｐｄを変化させることができる。この点につい
てより具体的に説明すると次の通りである。
するＮチャンネルＭＯＳＦＥＴＭｎはその下側において
絶縁層３を介して半導体ウェル２と対向している。そし
て、該半導体ウェル２と接地との間に遅延−制御信号を
印加することができるようにされている。従って、遅延
制御信号によってＮチャンネルＭＯＳＦＥＴＭｎの遅延
量を制御することができ、延いてはＮチャンネルＭＯＳ
ＦＥＴＭｎを用いたＣＭＯＳインバータの人出方間の遅
延時間ｔｐｄを変化させることができる。この点につい
てより具体的に説明すると次の通りである。
仮に遅延制御信号が高いレベル、例えば＋Ｖｄｄレヘル
であるとすると、ＣＭＯＳインバータのケート電圧Ｖｇ
が「ロウ」レベルから「ハイコレヘルに立ちＦってＮチ
ャンネルＭＯＳＦＥＴＭｎかオンしたときゲート電Ｑ７
と半導体ウェル２との間には電位差が全く生じない。従
って、ＮチャンネルＭＯＳＦＥＴＭｎがオンしてそのチ
ャンネル６にキャリア（電ト）が流れるときそのチャン
ネル６にはそれと垂直な方向の電界は生しない。そして
、チャンネルと重直な方向の電界はキャリアの移動度を
低下させ、その移動度の低ト量はその電界強度が強くな
る程大きくなるが、今の場合チャンネルと垂直な方向の
電界の電界強度が０なので、チャンネルと爪直な方向の
電界による移動度の紙上゛は０である。
であるとすると、ＣＭＯＳインバータのケート電圧Ｖｇ
が「ロウ」レベルから「ハイコレヘルに立ちＦってＮチ
ャンネルＭＯＳＦＥＴＭｎかオンしたときゲート電Ｑ７
と半導体ウェル２との間には電位差が全く生じない。従
って、ＮチャンネルＭＯＳＦＥＴＭｎがオンしてそのチ
ャンネル６にキャリア（電ト）が流れるときそのチャン
ネル６にはそれと垂直な方向の電界は生しない。そして
、チャンネルと重直な方向の電界はキャリアの移動度を
低下させ、その移動度の低ト量はその電界強度が強くな
る程大きくなるが、今の場合チャンネルと垂直な方向の
電界の電界強度が０なので、チャンネルと爪直な方向の
電界による移動度の紙上゛は０である。
しかるに、遅延制御信号のレベルを低くするとＮチャン
ネルＭＯＳＦＥＴＭｎのケート電極７と゛ｒ導体ウェル
２との間に電位差が生し、Ｎチヘ・ンネルＭＯ３ＦＥＴ
Ｍｎのチャンネル６にはＬＦＢ向の電界が生じる１、そ
して、遅延制御信号のレベルを低くする程上記電位差か
大きくなり、チャンネル６に生じるそれと重直な方向の
電界の電界強度が強くなる。そして、その電界強度か強
くなるとそれに応じてチャンネル６を流れるキャリアの
移動度が低くなり、同じゲート電圧Ｖｇ（そして、電源
電圧Ｖｄ ｄ）に対１−る′重席か小さくなる。、従っ
て、負荷側の容ｊｉ； ｃ ｘに対する放電に要１−る
時間が艮くなる。即ち、遅延時間か長くなる。
ネルＭＯＳＦＥＴＭｎのケート電極７と゛ｒ導体ウェル
２との間に電位差が生し、Ｎチヘ・ンネルＭＯ３ＦＥＴ
Ｍｎのチャンネル６にはＬＦＢ向の電界が生じる１、そ
して、遅延制御信号のレベルを低くする程上記電位差か
大きくなり、チャンネル６に生じるそれと重直な方向の
電界の電界強度が強くなる。そして、その電界強度か強
くなるとそれに応じてチャンネル６を流れるキャリアの
移動度が低くなり、同じゲート電圧Ｖｇ（そして、電源
電圧Ｖｄ ｄ）に対１−る′重席か小さくなる。、従っ
て、負荷側の容ｊｉ； ｃ ｘに対する放電に要１−る
時間が艮くなる。即ち、遅延時間か長くなる。
依って、半導体ウェル２に印加する遅延制御信号によっ
てＮチャンネルＭＯ５ＦＥＴＭｎ延いてはＭＯＳインバ
ータの遅延時間をコントロールすることができるのであ
る。そして、ＭＯＳインバータに印加する電源電圧Ｖｄ
ｄは特に変化させないのでＭＯＳインバータの出力信号
のレベルが変動する虞九はない。
てＮチャンネルＭＯ５ＦＥＴＭｎ延いてはＭＯＳインバ
ータの遅延時間をコントロールすることができるのであ
る。そして、ＭＯＳインバータに印加する電源電圧Ｖｄ
ｄは特に変化させないのでＭＯＳインバータの出力信号
のレベルが変動する虞九はない。
第３図は第１図に示した電界効果型半導体装置により構
成したＶＣＯ（電圧制御発振器）の−例の回路図である
。
成したＶＣＯ（電圧制御発振器）の−例の回路図である
。
このような＼ｆＣＯによれば、リング状に縦続接続させ
た４数個のＣＭＯＳインバータＩＮＶＩ〜ＩＮＶ２ｍ＋
１の全部に対し、て１つの遅延■制御信号によって共通
に〃５ｇ：量を種制御することによりＶＣＯの発振周波
数を制御１−ることかできる。そし、て、各ＣＭＯＳイ
ンバータ［ＮＶｌ−ＩＮＶ２ｍ＋１に与える電源電圧Ｖ
ｄｄは一定である。従って、出力レベルが発振周波数に
よって変化する虞れがない。
た４数個のＣＭＯＳインバータＩＮＶＩ〜ＩＮＶ２ｍ＋
１の全部に対し、て１つの遅延■制御信号によって共通
に〃５ｇ：量を種制御することによりＶＣＯの発振周波
数を制御１−ることかできる。そし、て、各ＣＭＯＳイ
ンバータ［ＮＶｌ−ＩＮＶ２ｍ＋１に与える電源電圧Ｖ
ｄｄは一定である。従って、出力レベルが発振周波数に
よって変化する虞れがない。
尚、７ＪｒＪ３図ニｂ イテ、ｒＮＶｂ、ｂはバー、
７７用のＣＭＯＳインバー タである。
７７用のＣＭＯＳインバー タである。
第４図は本発明′亀界効果型′！ｅニー導体装置の第２
の実施例を示す断面図、第５図は回路図である。
の実施例を示す断面図、第５図は回路図である。
この実施例は半導体ウェル２をＮチャンネルＭＯＳＦＥ
ＴＭｎではなくＰチャンネルＭＯＳＦＥＴＭｐの下側に
位置させたものであり、従って、遅延制御信号によって
遅延量かコントロールされるのがＰチャンネルＭＯＳＦ
ＥＴＭｐである点で第１の実施例と異なっている。この
実施例の場合は、ＣＭＯＳインバータＩＮＶの負荷側の
８１層。
ＴＭｎではなくＰチャンネルＭＯＳＦＥＴＭｐの下側に
位置させたものであり、従って、遅延制御信号によって
遅延量かコントロールされるのがＰチャンネルＭＯＳＦ
ＥＴＭｐである点で第１の実施例と異なっている。この
実施例の場合は、ＣＭＯＳインバータＩＮＶの負荷側の
８１層。
Ｃ、Ｑを充電するとき、即ち出力信号が「ロウ」レベル
から「ハイ」レベルにでＬち」−るときの遅延時間をコ
ントロールするのである。
から「ハイ」レベルにでＬち」−るときの遅延時間をコ
ントロールするのである。
尚、ＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｍ ｎの下側
とＰｆｖンネルＭＯＳＦＥＴＭｐの下側のいずわにも半
導体ウェル２を配置し、一方のｔ導体ウェル２に遅延制
御信号を直接に印加し、他方の゛ｈ導体ウェル２に適宜
なレベル変換回路によってレベル変換した遅延ｆｔ１（
Ｉ御信号を印加して、出力信号の立ち上りのときの遅延
時間と立ち下がりのときの遅延時間の両方をコントロー
ルするようにすることもできる。
とＰｆｖンネルＭＯＳＦＥＴＭｐの下側のいずわにも半
導体ウェル２を配置し、一方のｔ導体ウェル２に遅延制
御信号を直接に印加し、他方の゛ｈ導体ウェル２に適宜
なレベル変換回路によってレベル変換した遅延ｆｔ１（
Ｉ御信号を印加して、出力信号の立ち上りのときの遅延
時間と立ち下がりのときの遅延時間の両方をコントロー
ルするようにすることもできる。
尚、本発明電界効果型を導体装置は第３図に示すような
ＶＣＯだけでなく、可変デユーティ回路や位相シフト回
路等遅延量ｉ１変の電界効果トランジスタを用いる回路
一般に通用することができる。第６図（Ａ）、（Ｂ）は
本発明電界効果型子導体装置のＶＣＯ以外の回路（可変
デユーティ回路）への適用例を示すものであり、同図（
Ａ）は回路図、同図（Ｂ）はタイムチャートである。
ＶＣＯだけでなく、可変デユーティ回路や位相シフト回
路等遅延量ｉ１変の電界効果トランジスタを用いる回路
一般に通用することができる。第６図（Ａ）、（Ｂ）は
本発明電界効果型子導体装置のＶＣＯ以外の回路（可変
デユーティ回路）への適用例を示すものであり、同図（
Ａ）は回路図、同図（Ｂ）はタイムチャートである。
ＩＮＶＩ〜３は人力信″”；７ Ｓ ｉ ｎに対して遅
延を生ぜしぬるためのＣＭＯＳインバータで、縦続接続
さ４ている。そして、そのうち最終段のＣＭＯＳインバ
ータＩ Ｎ Ｖ ３の出力信号Ｓｍはナンド回路ＮＡＮ
Ｄの−、方の入力端子に人力される。該ナンド回路ＮＡ
ＮＤの他方の入力端子には人力信号Ｓｉｎが直接人力さ
れ、ぞしてナンド回路ＮＡＮＤの出力（Ａ Ｑ’かＣＭ
ＯＳインバータＩＮＶ４によって反転されて出力信号５
ｏｕｔとして外部へ出力される。
延を生ぜしぬるためのＣＭＯＳインバータで、縦続接続
さ４ている。そして、そのうち最終段のＣＭＯＳインバ
ータＩ Ｎ Ｖ ３の出力信号Ｓｍはナンド回路ＮＡＮ
Ｄの−、方の入力端子に人力される。該ナンド回路ＮＡ
ＮＤの他方の入力端子には人力信号Ｓｉｎが直接人力さ
れ、ぞしてナンド回路ＮＡＮＤの出力（Ａ Ｑ’かＣＭ
ＯＳインバータＩＮＶ４によって反転されて出力信号５
ｏｕｔとして外部へ出力される。
この回路は同じ入力信号Ｓｉｎに対して遅延制御イ３号
によってインバータＩＮＶＩ〜Ｉ ＮＶ３の遅延量を大
きくする程インバータＩ ＮＶ３の出力信号Ｓｍの遅、
ｈ量が大きくなる。そＬ）て、出力信号５ｏｕｔは人力
信号ＳｉｎとインバータＩＮＶ３の出力信号Ｓｍとの論
理積であり、出力信号５ｏｕｔの立ち上りのタイミング
は上記信号Ｓｍの立ち上りのタイミングで決せられ、出
力信号５ｏｕｔの立ち下がりのタイミングは人力信号Ｓ
ｉ口の立ち下がりのタイミングで決せられるので、遅延
制御信号により遅延量が大きくなる程出力信号Ｓｏｕ
ｔのデユーティレシオが小さくなる。従って、遅延制御
信号により同じ人カイ５号Ｓｉｎに対する出力信号５ｏ
ｕｔのデユーティレシオを変化させることができる。
によってインバータＩＮＶＩ〜Ｉ ＮＶ３の遅延量を大
きくする程インバータＩ ＮＶ３の出力信号Ｓｍの遅、
ｈ量が大きくなる。そＬ）て、出力信号５ｏｕｔは人力
信号ＳｉｎとインバータＩＮＶ３の出力信号Ｓｍとの論
理積であり、出力信号５ｏｕｔの立ち上りのタイミング
は上記信号Ｓｍの立ち上りのタイミングで決せられ、出
力信号５ｏｕｔの立ち下がりのタイミングは人力信号Ｓ
ｉ口の立ち下がりのタイミングで決せられるので、遅延
制御信号により遅延量が大きくなる程出力信号Ｓｏｕ
ｔのデユーティレシオが小さくなる。従って、遅延制御
信号により同じ人カイ５号Ｓｉｎに対する出力信号５ｏ
ｕｔのデユーティレシオを変化させることができる。
また、第６図（Ａ）に示す回路の３つのインバータＩＮ
ＶＩ〜Ｉ ＮＶ３の部分（インバータＩＮＶの数は必ず
しも３である必要はない）によって位相シフト回路ある
いは遅延量可変回路を構成することができる。
ＶＩ〜Ｉ ＮＶ３の部分（インバータＩＮＶの数は必ず
しも３である必要はない）によって位相シフト回路ある
いは遅延量可変回路を構成することができる。
以りに述へたように本発明電界効果型半導体装置はＶＣ
Ｏ１可変デユーティ回路、位相シフト回路等遅延量を制
御する回路要素を必要とする各種回路に適用できるもの
である。
Ｏ１可変デユーティ回路、位相シフト回路等遅延量を制
御する回路要素を必要とする各種回路に適用できるもの
である。
本発明電界効果型半導体装置は電界効果トランジスタが
導電体の上側に絶縁層を介して形成され、導電体の少な
くとも電界効果トランジスタのｆ側にあたる部分の電位
をコントロールすることかできる構造であれば良く、必
ずしもシリコン半導体基板の表面部に半導体ウェルを形
成し、その半導体基板上に絶縁層を介して電界効果トラ
ンジスタを形成した構造でなければならないというわけ
ではない。従って、本発明電界効果型半導体装置はＴＦ
Ｔ、５０１それからＧａＡｓ電界効電界効果型体１導 （Ｈ．発明の効果） 以上に述べたように、本発明電界効果型半導体装置は、
導電体の表面上に絶縁層が形成され、上記絶縁層上に少
なくとも一つの電界効果トランジスタが形成され、上記
導電体の表面部の上記絶縁層を介して上記電界効果トラ
ンジスタと吋向する領域に法える電位が可変にされてな
ることを特徴とする。
導電体の上側に絶縁層を介して形成され、導電体の少な
くとも電界効果トランジスタのｆ側にあたる部分の電位
をコントロールすることかできる構造であれば良く、必
ずしもシリコン半導体基板の表面部に半導体ウェルを形
成し、その半導体基板上に絶縁層を介して電界効果トラ
ンジスタを形成した構造でなければならないというわけ
ではない。従って、本発明電界効果型半導体装置はＴＦ
Ｔ、５０１それからＧａＡｓ電界効電界効果型体１導 （Ｈ．発明の効果） 以上に述べたように、本発明電界効果型半導体装置は、
導電体の表面上に絶縁層が形成され、上記絶縁層上に少
なくとも一つの電界効果トランジスタが形成され、上記
導電体の表面部の上記絶縁層を介して上記電界効果トラ
ンジスタと吋向する領域に法える電位が可変にされてな
ることを特徴とする。
従って、本発明電界効果型半導体装置によりば、電界効
果トランジスタがオンしたときのそのゲート電極とその
一Ｆ側に位置する領域との間の電位差を該領域に与える
電位によって制御することができ、延いてはチャンネル
に生じるそれと垂直な方向の電界の強度を制御すること
ができる。そして、電界効果トランジスタのチャンネル
を通るキャリアはチャンネルに生じるそれと重直な方向
の電界の電界強度によって移動度が変化するので、上記
領域に与える電位を変化できるようにすることにより電
界効果ｌ・ランジスタを用いた回路の出力信号の遅延量
を制御することができる。
果トランジスタがオンしたときのそのゲート電極とその
一Ｆ側に位置する領域との間の電位差を該領域に与える
電位によって制御することができ、延いてはチャンネル
に生じるそれと垂直な方向の電界の強度を制御すること
ができる。そして、電界効果トランジスタのチャンネル
を通るキャリアはチャンネルに生じるそれと重直な方向
の電界の電界強度によって移動度が変化するので、上記
領域に与える電位を変化できるようにすることにより電
界効果ｌ・ランジスタを用いた回路の出力信号の遅延量
を制御することができる。
第１図及び第２図は本発明電界効果型半導体装置の一つ
の実施例を説明するためのもので、第１図は、断面図、
第２図は回路図、第３図は本発明電界効果型半導体装置
の通用例であるＶＣＯの回路図、第４図、第５図は本発
明電界効果型半導体装置の第２の実施例を示すもので、
第４図は断面図、第５図は回路図、第６図は本発明電界
効果型半導体装置の他の適用例（可変デユーティ回路）
を示すもので、同図（Ａ）は回路図、同図（Ｂ）はタイ
ムチャート、第７図乃至第９図は背景技術を説明するた
めのもので、第７図はＶＣＯの回路図、第８図はＶＣＯ
を構成するＣＭＯＳインバータの回路図、第９図はＶｄ
ｄ−ｆｏ特性図である。 符号の説明 １・・・導電体、 ２・・・電界効果トランジスタの下側の部分、３・・・
絶縁層、 Ｍｐ，Ｍｎ・・・電界効果トランジスタ。 出 願 人 ソニー株式会社 ｊ− ６″ヲ 代理人弁理士 尾 川 秀 昭．（、＜、’
，ｌ；．：；．Ｊ．ｒ．。 Ｖｅ Ｖｇ 回路図 第２図
の実施例を説明するためのもので、第１図は、断面図、
第２図は回路図、第３図は本発明電界効果型半導体装置
の通用例であるＶＣＯの回路図、第４図、第５図は本発
明電界効果型半導体装置の第２の実施例を示すもので、
第４図は断面図、第５図は回路図、第６図は本発明電界
効果型半導体装置の他の適用例（可変デユーティ回路）
を示すもので、同図（Ａ）は回路図、同図（Ｂ）はタイ
ムチャート、第７図乃至第９図は背景技術を説明するた
めのもので、第７図はＶＣＯの回路図、第８図はＶＣＯ
を構成するＣＭＯＳインバータの回路図、第９図はＶｄ
ｄ−ｆｏ特性図である。 符号の説明 １・・・導電体、 ２・・・電界効果トランジスタの下側の部分、３・・・
絶縁層、 Ｍｐ，Ｍｎ・・・電界効果トランジスタ。 出 願 人 ソニー株式会社 ｊ− ６″ヲ 代理人弁理士 尾 川 秀 昭．（、＜、’
，ｌ；．：；．Ｊ．ｒ．。 Ｖｅ Ｖｇ 回路図 第２図
Claims (1)
- （１）導電体の表面上に絶縁層が形成され、上記絶縁層
上に少なくとも一つの電界効果トランジスタが形成され
、 上記導電体の表面部の上記絶縁層を介して上記電界効果
トランジスタと対向する領域に与える電位が可変にされ
てなる ことを特徴とする電界効果型半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174337A JPS6329965A (ja) | 1986-07-24 | 1986-07-24 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174337A JPS6329965A (ja) | 1986-07-24 | 1986-07-24 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329965A true JPS6329965A (ja) | 1988-02-08 |
Family
ID=15976873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174337A Pending JPS6329965A (ja) | 1986-07-24 | 1986-07-24 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329965A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0461160A (ja) * | 1990-06-22 | 1992-02-27 | Toshiba Corp | 半導体集積回路 |
| JPH069411U (ja) * | 1992-07-10 | 1994-02-08 | ヤンマー農機株式会社 | 長ねぎ移植機の前処理装置 |
| US5347152A (en) * | 1989-06-30 | 1994-09-13 | Texas Instruments Incorporated | Stacked CMOS latch with cross-coupled capacitors |
-
1986
- 1986-07-24 JP JP61174337A patent/JPS6329965A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347152A (en) * | 1989-06-30 | 1994-09-13 | Texas Instruments Incorporated | Stacked CMOS latch with cross-coupled capacitors |
| JPH0461160A (ja) * | 1990-06-22 | 1992-02-27 | Toshiba Corp | 半導体集積回路 |
| JPH069411U (ja) * | 1992-07-10 | 1994-02-08 | ヤンマー農機株式会社 | 長ねぎ移植機の前処理装置 |
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